KR20100124049A - 병-직렬 변환회로 및 병-직렬 변환방법 - Google Patents

병-직렬 변환회로 및 병-직렬 변환방법 Download PDF

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Abstract

본 발명은 병-직렬 변환회로에 관한 것으로, 본 발명에 따른 병-직렬 변환회로는, 제1라인의 데이터와 제2라인의 데이터에 순차적으로 응답해 출력노드를 구동하는 메인 선택부; 및 후행 제1라인의 데이터와 후행 제2라인의 데이터에 순차적으로 응답해 상기 출력노드를 구동하되, 상기 출력노드를 상기 후행 제1라인과 상기 후행 제2라인의 데이터의 반전된 값으로 구동하는 후행 선택부를 포함한다.
병-직렬 변환회로, ISI, 멀티플렉서

Description

병-직렬 변환회로 및 병-직렬 변환방법{CIRCUIT AND METHOD FOR PARARREL TO SERIAL CONVERTING}
본 발명은 병렬로 입력된 데이터를 직렬로 변환하여 출력하는 병-직렬 변환회로에 관한 것이다.
반도체 메모리장치의 고속화에 대한 요구는 점점 커지고 있지만, 반도체 메모리장치 내의 코어 영역(메모리 셀 어레이 영역)의 억세스 타임에는 물리적인 한계가 있다. 따라서 반도체 메모리장치는 내부적으로는 데이터를 병렬로 처리하고, 데이터의 입/출력시에는 데이터를 직렬화하여 고속으로 입/출력하는 방식을 사용함으로써, 코어 영역의 물리적인 한계를 극복하고 있다. 따라서 반도체 메모리장치에서는 내부적으로 병렬로 처리된 데이터를 직렬로 변환하여 칩 외부로 출력하기 위한 병-직렬 변환회로가 사용된다.
도 1은 종래의 병-직렬 변환회로의 구성도이다.
도 1에 도시된 바와 같이, 종래의 병-직렬 변환회로는 멀티플렉서(110) 및 인버터(121, 122)로 구성된 드라이버를 포함하여 구성된다.
제1라인(DATA1)과 제2라인(DATA2)으로는 각각 연속적인 데이터가 전달되며, 멀티플렉서(110)는 클럭(CLK)에 응답하여 제1라인의(DATA1) 데이터와 제2라인(DATA2)의 데이터를 순차적으로 선택하여 출력한다. 클럭(CLK)이 '하이'레벨인 구간에서는 제1라인(DATA)의 데이터를 자신의 출력단(NODE A)으로 출력하고, 클럭이 '로우'레벨인 구간에서는 제2라인(DATA2)의 데이터를 자신의 출력단(NODE A)으로 출력한다.
도 2는 도 1의 동작을 나타낸 타이밍도이다.
도 2에 도시된 바와 같이, 제1라인(DATA1)으로는 D0, D2, D4, D6의 순서로 데이터가 연속적으로 입력되고, 제2라인(DATA2)으로는 D1, D3, D5, D7의 순서로 데이터가 연속적으로 입력된다. 멀티플렉서(110)는 클럭(CLK)이 '하이'인 구간에는 제1라인(DATA1)의 데이터를 선택하여 출력단(NODE A)으로 출력하며, 클럭(CLK)이 '로우'인 구간에는 제2라인(DATA2)의 데이터를 선택하여 출력단으로 출력한다. 따라서 출력단(NODE A)으로는 두 라인(DATA1, DATA2)의 데이터가 직렬로 정렬되어 D0, D1, D2, D3, D4, D5, D6, D7의 순서로 출력된다.
직-병렬 변환회로의 출력단(NODQ A)으로는 2라인(DATA1, DATA2)에 실려있던 병렬 데이터가 직렬로 정렬되어 출력된다. 따라서 출력단(NODE A)의 데이터는 입력 단(DATA1, DATA2)의 데이터보다 2배 빠른 속도로 스윙한다. 이러한 상황에서 직-병렬 변환회로가 적용된 시스템의 속도가 올라갈수록 출력단(NODE A)의 신호가 풀리 스윙(fully swing)하지 못하는 상황이 발생하게 되고, 이로 인해 지터(jitter) 성분이 증가하는 등 ISI(InterSymbol Interference)와 관련된 문제들이 발생하게 된다.
게다가 멀티플렉서(110)는 병렬데이터를 직렬데이터로 만들어주는 기능을 하기 때문에, 서로 다른 경로(DATA1, DATA2)에서 오는 데이터가 만나는 노드(NODE A)가 필연적으로 생긴다. 이러한 노드(NODE A)에서는 캐패시턴스(capacitance)가 크게 형성될 수밖에 없기 때문에, 출력단(NODE A)의 신호는 더욱더 스윙폭이 제한될 수밖에 없으며, 그 결과 고주파수의 데이터는 아예 스윙을 못하여 아예 데이터가 사라지는 문제가 발생할 수도 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 고속 동작시에도 병-직렬 변환회로의 출력데이터가 제대로 스윙하도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 병-직렬 변환회로는, 제1라인의 데이터와 제2라인의 데이터에 순차적으로 응답해 출력노드를 구동하는 메인 선택부; 및 후행 제1라인의 데이터와 후행 제2라인의 데이터에 순차적으로 응답해 상기 출력노드를 구동하되, 상기 출력노드를 상기 후행 제1라인과 상기 후행 제2라인의 데이터의 반전된 값으로 구동하는 후행 선택부를 포함할 수 있다.
상기 제1라인과 상기 제2라인으로는 각각 연속적인 데이터가 전달되고, 상기 후행 제1라인은 상기 제1라인과 동일한 데이터를 전달하되 상기 제1라인보다 늦게 데이터를 전달하고, 상기 후행 제2라인은 상기 제2라인과 동일한 데이터를 전달하되 상기 제2라인보다 늦게 데이터를 전달하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 병-직렬 변환회로는, 다수의 라인; 다수의 후행 라인; 상기 다수의 라인의 데이터에 순차적으로 응답해 출력노드를 구동하는 메인 선택부; 및 상기 다수의 후행 라인의 데이터에 순차적으로 응답해 출력노드를 구동하되, 상기 출력노드를 상기 다수의 후행 라인의 데이터의 반전된 값으로 구동하는 후행 선택부를 포함할 수 있다.
상기 다수의 라인으로는 각각 연속적인 데이터가 전달되고, 상기 다수의 후행 라인은 상기 다수의 라인과 동일한 데이터를 전달하되 상기 다수의 라인보다 늦게 데이터를 전달하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 병-직렬 변환방법은, 다수의 라인으로 각각 연속적인 데이터가 전달되는 단계; 다수의 후행라인으로 각각 연속적인 데이터가 전달되는 단계; 상기 다수의 라인의 데이터를 순차적으로 강하게 출력노드로 구동하는 단계; 및 상기 다수의 후행 라인의 데이터를 반전하여 순차적으로 약하게 상기 출력노드로 구동하는 단계를 포함할 수 있다.
상기 다수의 후행 라인으로는 상기 다수의 라인과 동일한 데이터가 전달되지만, 상기 다수의 라인보다 늦게 데이터가 전달되는 것을 특징으로 할 수 있다.
본 발명의 병-직렬 변환회로는, 후행 데이터를 반전하여 구동하는 후행 선택부를 구비함으로써, 병-직렬 변환회로의 출력단에서 프리-앰파시스 동작이 일어나게 한다. 따라서 병-직렬 변환회로의 출력신호가 제대로 스윙하게 되며, 이로 인해 병-직렬 변환회로의 한계 속도를 끌어올릴 수 있다는 장점이 있다.
이하, 본 발명에 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 병-직렬 변환회로의 일실시예 구성도이다.
도 3에 도시된 바와 같이, 병-직렬 변환회로는, 제1라인(DATA1(t))의 데이터와 제2라인(DATA2(t))의 데이터에 순차적으로 응답해 출력노드(NODE A)를 구동하는 메인 선택부(310); 및 후행 제1라인(DATA1(t+1))의 데이터가 반전된 데이터와 후행 제2라인(DATA2(t+1))의 데이터가 반전된 데이터에 순차적으로 응답해 출력노드(NODE A)를 구동하는 후행 선택부(320)를 포함하여 구성된다.
제1라인(DATA1(t))과 제2라인(DATA2(t))은 각각 연속적으로 전달되는 데이터가 실리는 라인을 의미한다. 후행 제1라인(DATA1(t+1))이란 제1라인(DATA1(t))과 동일한 데이터를 전달하지만 제1라인(DATA1(t))보다 늦게 데이터를 전달하는 라인을 의미하며, 후행 제2라인(DATA2(t+1))이란 제2라인(DATA2(t))과 동일한 데이터를 전달하지만 제2라인(DATA2(t))보다 늦게 데이터를 전달하는 라인을 의미한다. 즉, 후행 제1라인(DATA1(t+1))은 제1라인(DATA1(t))보다 더 많은 지연(delay)회로 또는 쉬프트(shift) 회로를 거친 라인이며, 후행 제2라인(DATA2(t+1))은 제2라인(DATA2(t))보다 더 많은 지연회로 또는 쉬프트 회로를 거친 라인이라 생각할 수 있다. 도면에서는 후행 제1라인(DATA1(t-1))과 후행 제2라인(DATA2(t+1))은 제1라인(DATA1(t))과 제2라인(DATA2(t))보다 늦은 타이밍의 데이터를 전달한다는 것을 표시하기 위하여 (t+1)과 같이 표현했다.
메인 선택부(310)는 제1라인(DATA1(t))의 데이터와 제2라인(DATA2(t))의 데이터에 순차적으로 응답해 출력노드(NODE A)를 구동한다. 이러한 메인 선택부(310)는, 클럭(CLK)에 응답하여 제1라인(DATA1(t))과 제2라인(DATA2(t))의 데이터를 순차적으로 선택해 출력하는 멀티플렉서(311)를 포함하여 구성될 수 있다. 클럭(CLK)이 '하이'인 구간에서는 제1라인(DATA1(t))의 데이터를 출력하고, 클럭(CLK)이 '로우'인 구간에서는 제2라인(DATA2(t))의 데이터를 출력한다. 메인 선택부(310)는 종래의 일반적인 병-직렬 변환회로에 대응되는 구성이라 볼 수 있다.
후행 선택부(320)는 후행 제1라인(DATA1(t+1))의 데이터가 반전된 데이터와 후행 제2라인(DATA2(t+1))의 데이터가 반전된 데이터에 순차적으로 응답해 출력노드(NODE A)를 구동한다. 클럭(CLK)이 '하이'인 구간에서는 후행 제2라인(DATA2(t+1)의 데이터를 출력하고, 클럭(CLK)이 '로우'인 구간에서는 후행 제1라인(DATA1(t+1)의 데이터를 출력한다. 이러한 후행 선택부(320)는, 후행 제1라인(DATA1(t+1))을 반전하는 인버터(IV31); 후행 제2라인(DATA2(t+1))을 반전하는 인버터(IV32); 및 클럭(CLK)에 응답하여 인버터(IV31)의 출력 데이터와 인버터(IV32)의 출력 데이터를 순차적으로 선택해 출력하는 멀티플렉서(321)를 포함하여 구성될 수 있다. 후행 선택부(320)는 메인 선택부(310)를 보조하여 출력노드(NODE A)에서의 데이터의 천이가 제대로 일어날 수 있도록 돕기 위한 것이므로, 후행 선택부(320)는 메인 선택부(310)보다 약한 구동력을 갖는다. 그러므로, 후행 선택부(320)와 메인 선택부(310)가 서로 반대 논리의 신호로 출력노드(NODE A)를 구동한다고 하더라도 출력노드(NODE A) 신호의 논리값은 메인 선택부(310)에 의하 여 결정된다. 후행 선택부(320)가 메인 선택부(310)보다 약한 구동력을 갖게 하는 방법에는, 인버터(IV31, IV32)의 구동력을 약하게 설계한다거나, 멀티플렉서(321)의 구동력을 약하게 설계하는 등 여러 방법이 사용될 수 있다.
도 4는 본 발명에 따른 병-직렬 변환회로의 다른 실시예 도면이다.
도 4에 도시된 바와 같이, 병-직렬 변환회로는, 제1라인(DATA1(t))의 데이터와 제2라인(DATA2(t))의 데이터에 순차적으로 응답해 출력노드(NODE A)를 구동하는 메인 선택부(310); 및 후행 제1라인(DATA1(t+1))의 데이터가 반전된 데이터와 후행 제2라인(DATA2(t+1))의 데이터가 반전된 데이터에 순차적으로 응답해 출력노드(NODE A)를 구동하는 후행 선택부(320)를 포함하여 구성된다.
도 4는 후행 선택부(320)의 내부가 도 3과 다르게 설계된 실시예를 도시하는데, 도 4와 같이 후행 선택부(320)는 클럭(CLK)에 응답하여 후행 제1라인(DATA1(t+1))과 후행 제2라인(DATA2(t+1))의 데이터를 순차적으로 선택해 출력하는 멀티플렉서(421); 및 멀티플렉서(421)의 출력을 반전하는 인버터(IV41)를 포함하여 구성될 수 있다. 즉, 도 3은 데이터가 미리 반전되어 멀티플렉서(321)로 입력되는 구성되지만, 도 4는 멀티플렉서(421)의 출력 데이터를 반전하도록 구성된다.
도 4의 병-직렬 변환회로는 후행 선택부(320)의 내부 구성이 도 3과 다를 뿐, 기본적으로 도 3과 동일하게 동작하므로, 이에 대한 더 이상의 상세한 설명은 생략하기로 한다.
도 5는 본 발명에 따른 병-직렬 변환회로(도 3,4)의 동작을 나타낸 타이밍도이다.
도 5를 참조하면, 제1라인(DATA1(t))으로 데이터가 D0, D2, D4, D6의 순서로 입력되고, 제2라인(DATA2(t))으로 데이터가 D1, D3, D5, D7의 순서로 입력된다. 그리고 이보다 반클럭 늦게 후행 제1라인(DATA1(t+1))으로 데이터가 D0, D2, D4, D6의 순서로 입력되고, 후행 제2라인(DATA(t+1))으로 데이터가 D1, D3, D5, D7의 순서로 입력된다.
메인 선택부(310)의 출력단으로는 제1라인(DATA1(t))과 제2라인(DATA2(t))의 데이터가 직렬로 정렬되어 D0, D1, D2, D3, D4, D5, D6, D7의 순서로 출력된다. 그리고 후행 선택부(320)의 출력단으로는 후행 제1라인(DATA(t+1))과 후행 제2라인(DATA(t+1))의 데이터가 직렬로 정렬되고 반전되어 /D0, /D1, /D2, /D3, /D4, /D5, /D6, /D7의 순서로 출력된다(/ 와 도면의 윗줄은 반전되었음을 나타낸다).
도면의 하단에는 (D0, D1, D2, D3, D4, D5, D6, D7)이 (로우, 로우, 하이, 하이, 하이, 로우, 로우, 하이)의 레벨을 갖는 경우 메인 선택부(310)와 후행 선택부(320)의 출력단의 논리 레벨을 도시하였다(서로 간의 영향을 배제한 경우). 도면을 참조하면, 메인 선택부(310)는 구동력이 강하기 때문에 출력신호가 큰 폭으로 스윙하고, 후행 선택부(320)는 구동력이 약하기 때문에 출력신호가 작은 폭으로 스윙하는 것을 확인할 수 있다.
이러한 메인 선택부(310)와 후행 선택부(320)의 신호가 합쳐지면 출력단(NODE A)과 같은 파형이 된다. 출력단(NODE A)은 기본적은 논리 레벨은 메인 선 택부(310)의 출력파형에 의하여 결정되고, 신호가 천이하는 구간(501, 502, 503)에는 신호가 더욱 강하게 구동되는 프리-앰파시스(pre-emphasis) 동작이 이루어지는 것을 확인할 수 있다. 본 발명에 따른 병-직렬 변환회로의 출력단(NODE A)에서는 이와 같은 프리-앰파시스 동작이 이루어지기에, 종래와 같이 데이터가 충분히 스윙하지 못하는 문제가 발생하지 않게 된다.
비록, 프리-앰파시스 동작이 이루어지는 구간(501, 502, 503)을 제외한 구간 동안에는 신호가 강하게 구동되지 아니하지만, 이러한 구간은 이미 신호의 천이가 이루어진 이후의 구간으로 신호가 강하게 구동될 필요가 없으므로, 병-직렬 변환회로의 동작에는 아무런 문제가 되지 않는다.
도 6a은 본 발명에 따른 병-직렬 변환회로의 또 다른 실시예 구성도이다.
도 6a에 도시된 바와 같이, 병-직렬 변환회로는, 다수의 라인(DATA1(t), DATA2(t), DATA3(t), DATA4(t)); 다수의 후행 라인(DATA1(t+1), DATA2(t+1), DATA3(t+1), DATA4(t+1)); 다수의 라인(DATA1(t), DATA2(t), DATA3(t), DATA4(t))의 데이터를 순차적으로 응답해 출력노드(NODE A)를 구동하는 메인 선택부(610); 및 다수의 후행 라인(DATA1(t+1), DATA2(t+1), DATA3(t+1), DATA4(t+1))의 데이터가 반전된 데이터에 순차적으로 응답해 출력노드(NODE A)를 구동하는 후행 선택부(620)를 포함하여 구성된다.
다수의 라인(DATA1(t), DATA2(t), DATA3(t), DATA4(t))이란 각각 연속적으로 전달되는 데이터가 실리는 라인을 의미한다. 다수의 후행 라인(DATA1(t+1), DATA2(t+1), DATA3(t+1), DATA4(t+1))이란, 다수의 라인(DATA1(t), DATA2(t), DATA3(t), DATA4(t))과 동일한 데이터를 전달하지만 다수의 라인(DATA1(t), DATA2(t), DATA3(t), DATA4(t))보다 늦게 데이터를 전달하는 라인을 의미한다.
메인 선택부(610)는 다수의 라인(DATA1(t), DATA2(t), DATA3(t), DATA4(t))의 데이터에 순차적으로 응답해 출력노드(NODE A)를 구동한다. 이러한 메인 선택부(610)는, 적어도 하나 이상의 클럭(CLK<0>, CLK<1>, CLK<2>, CLK<3>)에 응답하여 다수의 라인(DATA1(t), DATA2(t), DATA3(t), DATA4(t))의 데이터를 순차적으로 선택해 출력하는 멀티플렉서(611)를 포함하여 구성될 수 있다. 클럭(CLK<0>, CLK<1>, CLK<2>, CLk<3>)은 도 6b에 도시된 바와 같이, 각각 서로 다른 활성화 구간을 가지므로, 이러한 클럭(CLK<0>, CLK<1>, CLK<2>, CLK<3>)을 이용하여 멀티플렉서(611)는 다수의 라인(DATA1(t), DATA2(t), DATA3(t), DATA4(t))의 데이터를 순차적으로 선택할 수 있다. 여기서 사용되는 클럭(CLK<0>, CLK<1>, CLK<2>, CLK<3>)의 갯수가 다수의 라인(DATA1(t), DATA2(t), DATA3(t), DATA4(t))의 갯수에 따라 달라질 수 있음은 당연하다.
후행 선택부(620)는 다수의 후행 라인(DATA1(t+1), DATA2(t+1), DATA3(t+1), DATA4(t+1))의 데이터가 반전된 데이터에 순차적으로 응답해 출력노드(NODE A)를 구동한다. 이러한 후행 선택부(620)는 다수의 후행 라인(DATA1(t+1), DATA2(t+1), DATA3(t+1), DATA4(t+1))의 데이터를 각각 반전하는 다수의 인버터(IV61, IV62, IV63, IV64); 및 하나 이상의 클럭(CLK<0>, CLK<1>, CLK<2>, CLK<3>)에 응답하여 다수의 인버터(IV61, IV62, IV63, IV64)의 출력 데이터를 순차적으로 선택해 출력 하는 멀티플렉서(621)를 포함하여 구성될 수 있다. 또한, 도 4에 도시된 바와 같이, 멀티플렉서(621)가 후행 라인(DATA1(t+1), DATA2(t+1), DATA3(t+1), DATA4(t+1))을 직접적으로 입력받고, 멀티플렉서(621)의 출력을 인버터 하나를 이용해 반전하도록 구성하는 것도 가능함은 당연하다. 후행 선택부(620)는 프리-앰파시스 구동을 위한 것이지, 출력노드(NODE A)의 논리레벨 자체를 변화시키기 위한 것이 아니다. 따라서 후행 선택부(620)는 메인 선택부(610)보다 작은 구동력을 갖는다.
도 6a에는 비록 4개의 라인(DATA1(t), DATA2(t), DATA3(t), DATA4(t))의 데이터를 직렬로 정렬하여 출력하는 병-직렬 변환회로를 도시하였지만, 병-직렬 변환회로가 8개, 16개 라인의 데이터를 직렬로 정렬하여 출력하도록 설계될 수도 있음은 당연하다.
도 6a에 따른 병-직렬 변환회로는 단지 라인의 갯수가 도 3과 다를 뿐이며, 동일한 원리로 구성되며 동일한 원리로 동작하므로, 이에 대한 더 이상의 상세한 설명은 생략하기로 한다.
도 3 내지 도 6을 다시 참조하여 본 발명에 따른 병-직렬 변환방법에 대해 살펴보기로 한다.
본 발명에 따른 병-직렬 변환방법은, 다수의 라인(DATA1(t)~DATA4(t))으로 각각 연속적인 데이터가 전달되는 단계; 다수의 후행 라인(DATA1(t+1)~DATA4(t+1))으로 각각 연속적인 데이터가 전달되는 단계; 다수의 라인(DATA1(t)~DATA4(t))의 데이터를 순차적으로 강하게 출력노드(NODE A)로 구동하는 단계; 및 다수의 후행 라인(DATA1(t+1)~DATA4(t+1))의 데이터를 반전하여 순차적으로 약하게 출력노드(NODE A)로 구동하는 단계를 포함한다.
다수의 후행 라인(DATA1(t+1)~DATA4(t+1)으로는 다수의 라인(DATA1(t)~DATA4(t))과 동일한 데이터가 전달되지만, 다수의 라인(DATA1(t)~DATA4(t)보다 늦게 데이터가 전달되는 것을 특징으로 한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 지식을 가진 자라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 종래의 병-직렬 변환회로의 구성도.
도 2는 도 1의 동작을 나타낸 타이밍도.
도 3은 본 발명에 따른 병-직렬 변환회로의 일실시예 구성도.
도 4는 본 발명에 따른 병-직렬 변환회로의 다른 실시예 도면.
도 5는 본 발명에 따른 병-직렬 변환회로(도 3,4)의 동작을 나타낸 타이밍도.
도 6a은 본 발명에 따른 병-직렬 변환회로의 또 다른 실시예 구성도.
도 6b는 도 6a에서 사용되는 클럭을 도시한 도면.

Claims (14)

  1. 제1라인의 데이터와 제2라인의 데이터에 순차적으로 응답해 출력노드를 구동하는 메인 선택부; 및
    후행 제1라인의 데이터와 후행 제2라인의 데이터에 순차적으로 응답해 상기 출력노드를 구동하되, 상기 출력노드를 상기 후행 제1라인과 상기 후행 제2라인의 데이터의 반전된 값으로 구동하는 후행 선택부
    를 포함하는 병-직렬 변환회로.
  2. 제 1항에 있어서,
    상기 제1라인과 상기 제2라인으로는 각각 연속적인 데이터가 전달되고,
    상기 후행 제1라인은 상기 제1라인과 동일한 데이터를 전달하되 상기 제1라인보다 늦게 데이터를 전달하고,
    상기 후행 제2라인은 상기 제2라인과 동일한 데이터를 전달하되 상기 제2라인보다 늦게 데이터를 전달하는 것을 특징으로 하는 병-직렬 변환회로.
  3. 제 2항에 있어서,
    상기 메인 선택부는 상기 후행 선택부보다 강한 구동력을 갖는 것을 특징으 로 하는 병-직렬 변환회로.
  4. 제 3항에 있어서,
    상기 메인 선택부는,
    클럭에 응답하여 상기 제1라인과 상기 제2라인의 데이터를 순차적으로 선택하여 출력하는 제1멀티플렉서
    를 포함하는 것을 특징으로 하는 병-직렬 변환회로.
  5. 제 4항에 있어서,
    상기 후행 선택부는,
    상기 후행 제1라인을 반전하는 제1인버터;
    상기 후행 제2라인을 반전하는 제2인버터; 및
    상기 클럭에 응답하여 상기 제1인버터의 출력 데이터와 상기 제2인버터의 출력 데이터를 순차적으로 선택해 출력하는 제2멀티플렉서
    를 포함하는 것을 특징으로 하는 병-직렬 변환회로.
  6. 제 4항에 있어서,
    상기 후행 선택부는,
    상기 클럭에 응답하여 상기 후행 제1라인과 상기 후행 제2라인의 데이터를 순차적으로 선택해 출력하는 제2멀티플렉서; 및
    상기 제2멀티플렉서의 출력을 반전하는 인버터
    를 포함하는 것을 특징으로 하는 병-직렬 변환회로.
  7. 다수의 라인;
    다수의 후행 라인;
    상기 다수의 라인의 데이터에 순차적으로 응답해 출력노드를 구동하는 메인 선택부; 및
    상기 다수의 후행 라인의 데이터에 순차적으로 응답해 출력노드를 구동하되, 상기 출력노드를 상기 다수의 후행 라인의 데이터의 반전된 값으로 구동하는 후행 선택부
    를 포함하는 병-직렬 변환회로.
  8. 제 7항에 있어서,
    상기 다수의 라인으로는 각각 연속적인 데이터가 전달되고,
    상기 다수의 후행 라인은 상기 다수의 라인과 동일한 데이터를 전달하되 상 기 다수의 라인보다 늦게 데이터를 전달하는 것을 특징으로 하는 병-직렬 변환회로.
  9. 제 8항에 있어서,
    상기 메인 선택부는 상기 후행 선택부보다 강한 구동력을 갖는 것을 특징으로 하는 병-직렬 변환회로.
  10. 제 9항에 있어서,
    상기 메인 선택부는,
    적어도 하나 이상의 클럭에 응답하여 상기 다수의 라인의 데이터를 순차적으로 선택해 출력하는 제1멀티플렉서
    를 포함하는 것을 특징으로 하는 병-직렬 변환회로.
  11. 제 10항에 있어서,
    상기 후행 선택부는,
    상기 다수의 후행 라인의 데이터를 각각 반전하는 다수의 인버터; 및
    상기 하나 이상의 클럭에 응답하여 상기 다수의 인버터의 출력 데이터를 순 차적으로 선택해 출력하는 제2멀티플렉서
    를 포함하는 것을 특징으로 하는 병-직렬 변환회로.
  12. 제 10항에 있어서,
    상기 후행 선택부는,
    상기 적어도 하나 이상의 클럭에 응답하여 상기 다수의 후행 라인의 데이터를 순차적으로 선택해 출력하는 제2멀티플렉서; 및
    상기 제2멀티플렉서의 출력을 반전하는 인버터
    를 포함하는 것을 특징으로 하는 병-직렬 변환회로.
  13. 다수의 라인으로 각각 연속적인 데이터가 전달되는 단계;
    다수의 후행 라인으로 각각 연속적인 데이터가 전달되는 단계;
    상기 다수의 라인의 데이터를 순차적으로 강하게 출력노드로 구동하는 단계; 및
    상기 다수의 후행 라인의 데이터를 반전하여 순차적으로 약하게 상기 출력노드로 구동하는 단계
    를 포함하는 병-직렬 변환방법.
  14. 제 13항에 있어서,
    상기 다수의 후행 라인으로는 상기 다수의 라인과 동일한 데이터가 전달되지만, 상기 다수의 라인보다 늦게 데이터가 전달되는 것을 특징으로 하는 병-직렬 변환방법.
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