CN116743184A - 一种四转二并串转换电路 - Google Patents
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Abstract
本申请提供一种四转二并串转换电路，属于集成电路技术领域，所述电路包括第一并串转换子电路和第二并串转换子电路；所述第一并串转换子电路用于基于目标差分时钟信号将第一数据信号和第三数据信号转换为第一串行数据信号，所述第二并串转换子电路用于基于所述目标差分时钟信号将第二数据信号和第四数据信号转换为第二串行数据信号；其中，第一至第四数据信号为数据速率相同的四路并行数据信号，所述目标差分时钟信号的时钟频率是所述数据速率的两倍，能够利用差分时钟的相位关系实现四路并行数据的并串转换，在保证并串转换准确性的基础上降低电路结构复杂度，进而降低电路面积和功耗。
Description
技术领域
本申请涉及集成电路技术领域，尤其涉及一种四转二并串转换电路。
背景技术
随着现代数据传输的速率越来越高，并串转换技术在数据的高速传输过程中被广泛应用，其目的在于根据实际需要将多路低速并行数据转换为高速串行数据，其中一种典型应用即四转二并串转换。
然而传统的四转二并串转换电路电路结构复杂，导致电路面积和功耗过大，同时并串转换得到的串行数据时序先后关系的准确性也无法保证。
发明内容
本申请提供一种四转二并串转换电路，以在保证并串转换准确性的基础上降低电路结构复杂度，进而降低电路面积和功耗。
本申请提供一种四转二并串转换电路，所述电路包括：
第一并串转换子电路和第二并串转换子电路；
所述第一并串转换子电路用于基于目标差分时钟信号将第一数据信号和第三数据信号转换为第一串行数据信号，所述第二并串转换子电路用于基于所述目标差分时钟信号将第二数据信号和第四数据信号转换为第二串行数据信号；
其中，第一至第四数据信号为数据速率相同的四路并行数据信号，所述目标差分时钟信号的时钟频率是所述数据速率的两倍。
根据本申请提供的一种四转二并串转换电路，所述目标差分时钟包括相位相反的第一时钟信号和第二时钟信号。
根据本申请提供的一种四转二并串转换电路，所述第一并串转换子电路和所述第二并串转换子电路的结构相同，均包括两条信号选通支路，其中，所述第一并串转换子电路包括第一信号选通支路和第三信号选通支路，所述第二并串转换子电路包括第二信号选通支路和第四信号选通支路，所述第一信号选通支路与所述第二信号选通支路结构相同，所述第三信号选通支路与所述第四信号选通支路结构相同；
所述第一信号选通支路和第三信号选通支路用于基于目标差分时钟信号分时输出所述第一数据信号和第三数据信号以得到第一串行数据信号，所述第二信号选通支路和第四信号选通支路用于基于目标差分时钟信号分时输出所述第二数据信号和第四数据信号以得到第二串行数据信号。
根据本申请提供的一种四转二并串转换电路，所述第一信号选通支路包括依次连接的第一D触发器、第一反相器、第一传输门和第一公共反相器，所述第三信号选通支路包括依次连接的第二D触发器、第三D触发器、第二反相器、第二传输门和第一公共反相器。
根据本申请提供的一种四转二并串转换电路，所述第一D触发器用于基于第一时钟信号对第一数据信号进行采样以得到第一采样信号，所述第一反相器用于对所述第一采样信号进行反相操作得到第一反相信号，所述第一传输门用于基于目标差分时钟的状态控制输出所述第一反相信号对应的第一目标信号；
所述第二D触发器用于基于第一时钟信号对第三数据信号进行采样以得到第三采样信号，所述第三D触发器用于基于第二时钟信号对所述第三采样信号进行采样以得到第三采样延时信号，所述第二反相器用于对所述第三采样延时信号进行反相操作得到第三反相信号，所述第二传输门用于基于目标差分时钟的状态控制输出所述第三反相信号对应的第三目标信号；
所述第一公共反相器用于对所述第一目标信号或第三目标信号进行反相操作以得到所述第一串行数据信号。
根据本申请提供的一种四转二并串转换电路，所述第一传输门的控制端输入第二时钟信号，所述第一传输门的互补控制端输入第一时钟信号；所述第二传输门的控制端输入第一时钟信号，所述第二传输门的互补控制端输入第二时钟信号。
根据本申请提供的一种四转二并串转换电路，所述第二信号选通支路包括依次连接的第四D触发器、第三反相器、第三传输门和第二公共反相器，所述第四信号选通支路包括依次连接的第五D触发器、第六D触发器、第四反相器、第四传输门和第二公共反相器。
根据本申请提供的一种四转二并串转换电路，所述第四D触发器用于基于第一时钟信号对第二数据信号进行采样以得到第二采样信号，所述第三反相器用于对所述第二采样信号进行反相操作得到第二反相信号，所述第三传输门用于基于目标差分时钟的状态控制输出所述第二反相信号对应的第二目标信号；
所述第五D触发器用于基于第一时钟信号对第四数据信号进行采样以得到第四采样信号，所述第六D触发器用于基于第二时钟信号对所述第四采样信号进行采样以得到第四采样延时信号，所述第四反相器用于对所述第四采样延时信号进行反相操作得到第四反相信号，所述第四传输门用于基于目标差分时钟的状态控制输出所述第四反相信号对应的第四目标信号；
所述第二公共反相器用于对所述第二目标信号或第四目标信号进行反相操作以得到所述第二串行数据信号。
根据本申请提供的一种四转二并串转换电路，所述第三传输门的控制端输入第二时钟信号，所述第三传输门的互补控制端输入第一时钟信号；所述第四传输门的控制端输入第一时钟信号，所述第二传输门的互补控制端输入第二时钟信号。
根据本申请提供的一种四转二并串转换电路，第一至第六D触发器均为上升沿触发。
本申请提供的四转二并串转换电路，所述电路包括：第一并串转换子电路和第二并串转换子电路；所述第一并串转换子电路用于基于目标差分时钟信号将第一数据信号和第三数据信号转换为第一串行数据信号，所述第二并串转换子电路用于基于所述目标差分时钟信号将第二数据信号和第四数据信号转换为第二串行数据信号；其中，第一至第四数据信号为数据速率相同的四路并行数据信号，所述目标差分时钟信号的时钟频率是所述数据速率的两倍，能够利用差分时钟的相位关系实现四路并行数据的并串转换，在保证并串转换准确性的基础上降低电路结构复杂度，进而降低电路面积和功耗。
附图说明
为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请提供的四转二并串转换电路的结构示意图；
图2是本申请提供的第一至第四数据信号及差分时钟信号的时序示意图；
图3是本申请提供的第一数据信号和第三数据信号转串行数据的时序示意图；
图4是本申请提供的第二数据信号和第四数据信号转串行数据的时序示意图；
图5是本申请提供的四转二并串转换的整体时序示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
图1是本申请提供的四转二并串转换电路的结构示意图，如图1所示，所述电路包括：
第一并串转换子电路和第二并串转换子电路；
所述第一并串转换子电路用于基于目标差分时钟信号将第一数据信号和第三数据信号转换为第一串行数据信号，所述第二并串转换子电路用于基于所述目标差分时钟信号将第二数据信号和第四数据信号转换为第二串行数据信号；
其中，第一至第四数据信号为数据速率相同的四路并行数据信号，所述目标差分时钟信号的时钟频率是所述数据速率的两倍。
具体的，如图1所示，所述目标差分时钟包括相位相反的第一时钟信号（即图1中CK）和第二时钟信号（即图1中CKB）。图2是本申请提供的第一至第四数据信号及差分时钟信号的时序示意图，如图2所示，第一至第四数据信号（对应于图1中D0-D3）为数据速率相同的四路并行数据信号，值得注意的是，所述目标差分时钟信号的时钟频率是所述数据速率的两倍（即CK和CKB的时钟频率与所述数据速率相同），基于此，通过所述目标差分时钟信号对所述第一至第四数据信号进行采样、延时及分时输出，才能保证输出数据的速率是输入数据的2倍，进而实现两路低速并行数据信号的并串转换。
更具体的，本申请实施例的四转二并串转换电路包括对称设置的第一并串转换子电路和第二并串转换子电路，所述第一并串转换子电路和所述第二并串转换子电路的结构相同，均包括两条信号选通支路，其中，所述第一并串转换子电路包括第一信号选通支路（即图1中支路1）和第三信号选通支路（即图1中支路3），所述第二并串转换子电路包括第二信号选通支路（即图1中支路2）和第四信号选通支路（即图1中支路4），所述第一信号选通支路与所述第二信号选通支路结构相同，所述第三信号选通支路与所述第四信号选通支路结构相同；
所述第一信号选通支路和第三信号选通支路用于基于目标差分时钟信号分时输出所述第一数据信号和第三数据信号以得到第一串行数据信号（即图1中EVEN），所述第二信号选通支路和第四信号选通支路用于基于目标差分时钟信号分时输出所述第二数据信号和第四数据信号以得到第二串行数据信号（即图1中ODD）。
对于第一并串转换子电路，所述第一信号选通支路包括依次连接的第一D触发器、第一反相器、第一传输门（即图1中T1）和第一公共反相器，所述第三信号选通支路包括依次连接的第二D触发器、第三D触发器、第二反相器、第二传输门（即图1中T2）和第一公共反相器。
所述第一D触发器用于基于第一时钟信号对第一数据信号（即图1中D0）进行采样以得到第一采样信号（即图1中E1），所述第一反相器用于对所述第一采样信号进行反相操作得到第一反相信号，所述第一传输门用于基于目标差分时钟的状态控制输出所述第一反相信号对应的第一目标信号；
所述第二D触发器用于基于第一时钟信号对第三数据信号（即图1中D2）进行采样以得到第三采样信号（即图1中E2），所述第三D触发器用于基于第二时钟信号对所述第三采样信号进行采样以得到第三采样延时信号（即图1中E3），所述第二反相器用于对所述第三采样延时信号进行反相操作得到第三反相信号，所述第二传输门用于基于目标差分时钟的状态控制输出所述第三反相信号对应的第三目标信号；
所述第一公共反相器用于对所述第一目标信号或第三目标信号进行反相操作以得到所述第一串行数据信号。
值得注意的是，所述第一至第三D触发器均为上升沿触发，所述第一传输门的控制端输入第二时钟信号，所述第一传输门的互补控制端输入第一时钟信号；所述第二传输门的控制端输入第一时钟信号，所述第二传输门的互补控制端输入第二时钟信号。基于此，当第一时钟信号为低电平，第二时钟信号为高电平时，第一传输门打开，第二传输门关闭，第一目标信号输入第一公共反相器。可以理解的是，由于第一反相器和第一公共反相器的共同作用，此时第一并串转换子电路输出的信号为D0。同时，由于第一反相器和第一公共反相器的共同作用能够起到整型和平衡信号延时的作用，保证后续得到的串行数据信号时序的准确性。同理，当第一时钟信号为高电平，第二时钟信号为低电平时，第一传输门关闭，第二传输门打开，第三目标信号输入第一公共反相器，此时第一并串转换子电路输出的信号为D2。
此处尤其需要注意的是，由于采用CKB作为第三D触发器的控制时钟，因此，第三采样延时信号相对于第三采样信号的延时为半个时钟周期，基于此，通过分时输出D0和D2能够在保证串行数据时序先后关系的准确性的基础上实现并串转换。图3是本申请提供的第一数据信号和第三数据信号转串行数据的时序示意图，如图3所示，CKB=1，CK=0时，T1打开，E1传输到EVEN端，CKB=0，CK=1时，T2打开，E3传输到EVEN端，通过E1、E3的分时输出，即可生成所述第一串行数据信号。可以理解的是，所述第一串行数据信号的数据速率为第一数据信号/第三数据信号的2倍，基于此实现了高速传输转换。
与第一并串转换子电路同理，对于所述第二并串转换子电路，所述第二信号选通支路包括依次连接的第四D触发器、第三反相器、第三传输门（即图1中T3）和第二公共反相器，所述第四信号选通支路包括依次连接的第五D触发器、第六D触发器、第四反相器、第四传输门（即图1中T4）和第二公共反相器。
所述第四D触发器用于基于第一时钟信号对第二数据信号（即图1中D1）进行采样以得到第二采样信号（即图1中O1），所述第三反相器用于对所述第二采样信号进行反相操作得到第二反相信号，所述第三传输门用于基于目标差分时钟的状态控制输出所述第二反相信号对应的第二目标信号；
所述第五D触发器用于基于第一时钟信号对第四数据信号（即图1中D3）进行采样以得到第四采样信号（即图1中O2），所述第六D触发器用于基于第二时钟信号对所述第四采样信号进行采样以得到第四采样延时信号（即图1中O3），所述第四反相器用于对所述第四采样延时信号进行反相操作得到第四反相信号，所述第四传输门用于基于目标差分时钟的状态控制输出所述第四反相信号对应的第四目标信号；
所述第二公共反相器用于对所述第二目标信号或第四目标信号进行反相操作以得到所述第二串行数据信号。
值得注意的是，所述第四至第六D触发器均为上升沿触发，所述第三传输门的控制端输入第二时钟信号，所述第三传输门的互补控制端输入第一时钟信号；所述第四传输门的控制端输入第一时钟信号，所述第二传输门的互补控制端输入第二时钟信号。基于此，当第一时钟信号为低电平，第二时钟信号为高电平时，第三传输门打开，第四传输门关闭，此时第二并串转换子电路输出的信号为D1；当第一时钟信号为高电平，第二时钟信号为低电平时，第三传输门关闭，第四传输门打开，第二并串转换子电路输出的信号为D3。
由于采用CKB作为第六D触发器的控制时钟，因此，第四采样延时信号相对于第四采样信号的延时为半个时钟周期，基于此，通过分时输出D1和D3能够在保证串行数据时序先后关系的准确性的基础上实现并串转换。图4是本申请提供的第二数据信号和第四数据信号转串行数据的时序示意图，如图4所示，CKB=1，CK=0时，T3打开，O1传输到ODD端，CKB=0，CK=1时，T4打开，O3传输到ODD端，通过O1、O3的分时输出，即可生成所述第二串行数据信号。所述第二串行数据信号的数据速率为第二数据信号/第四数据信号的2倍，基于此实现了高速传输转换。
图5是本申请提供的四转二并串转换的整体时序示意图，结合上述原理及图5可知，基于本申请实施例的四转二并串转换电路，能够在保证并串转换时序关系准确性的基础上降低电路结构复杂度，进而降低电路面积和功耗。
本申请实施例提供的电路，所述电路包括：第一并串转换子电路和第二并串转换子电路；所述第一并串转换子电路用于基于目标差分时钟信号将第一数据信号和第三数据信号转换为第一串行数据信号，所述第二并串转换子电路用于基于所述目标差分时钟信号将第二数据信号和第四数据信号转换为第二串行数据信号；其中，第一至第四数据信号为数据速率相同的四路并行数据信号，所述目标差分时钟信号的时钟频率是所述数据速率的两倍，能够利用差分时钟的相位关系实现四路并行数据的并串转换，在保证并串转换准确性的基础上降低电路结构复杂度，进而降低电路面积和功耗。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM、磁碟、光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。
Claims (10)
1.一种四转二并串转换电路，其特征在于，所述电路包括：
第一并串转换子电路和第二并串转换子电路；
所述第一并串转换子电路用于基于目标差分时钟信号将第一数据信号和第三数据信号转换为第一串行数据信号，所述第二并串转换子电路用于基于所述目标差分时钟信号将第二数据信号和第四数据信号转换为第二串行数据信号；
其中，第一至第四数据信号为数据速率相同的四路并行数据信号，所述目标差分时钟信号的时钟频率是所述数据速率的两倍。
2.根据权利要求1所述的四转二并串转换电路，其特征在于，所述目标差分时钟包括相位相反的第一时钟信号和第二时钟信号。
3.根据权利要求2所述的四转二并串转换电路，其特征在于，所述第一并串转换子电路和所述第二并串转换子电路的结构相同，均包括两条信号选通支路，其中，所述第一并串转换子电路包括第一信号选通支路和第三信号选通支路，所述第二并串转换子电路包括第二信号选通支路和第四信号选通支路，所述第一信号选通支路与所述第二信号选通支路结构相同，所述第三信号选通支路与所述第四信号选通支路结构相同；
所述第一信号选通支路和第三信号选通支路用于基于目标差分时钟信号分时输出所述第一数据信号和第三数据信号以得到第一串行数据信号，所述第二信号选通支路和第四信号选通支路用于基于目标差分时钟信号分时输出所述第二数据信号和第四数据信号以得到第二串行数据信号。
4.根据权利要求3所述的四转二并串转换电路，其特征在于，所述第一信号选通支路包括依次连接的第一D触发器、第一反相器、第一传输门和第一公共反相器，所述第三信号选通支路包括依次连接的第二D触发器、第三D触发器、第二反相器、第二传输门和第一公共反相器。
5.根据权利要求4所述的四转二并串转换电路，所述第一D触发器用于基于第一时钟信号对第一数据信号进行采样以得到第一采样信号，所述第一反相器用于对所述第一采样信号进行反相操作得到第一反相信号，所述第一传输门用于基于目标差分时钟的状态控制输出所述第一反相信号对应的第一目标信号；
所述第二D触发器用于基于第一时钟信号对第三数据信号进行采样以得到第三采样信号，所述第三D触发器用于基于第二时钟信号对所述第三采样信号进行采样以得到第三采样延时信号，所述第二反相器用于对所述第三采样延时信号进行反相操作得到第三反相信号，所述第二传输门用于基于目标差分时钟的状态控制输出所述第三反相信号对应的第三目标信号；
所述第一公共反相器用于对所述第一目标信号或第三目标信号进行反相操作以得到所述第一串行数据信号。
6.根据权利要求5所述的四转二并串转换电路，其特征在于，所述第一传输门的控制端输入第二时钟信号，所述第一传输门的互补控制端输入第一时钟信号；所述第二传输门的控制端输入第一时钟信号，所述第二传输门的互补控制端输入第二时钟信号。
7.根据权利要求6所述的四转二并串转换电路，其特征在于，所述第二信号选通支路包括依次连接的第四D触发器、第三反相器、第三传输门和第二公共反相器，所述第四信号选通支路包括依次连接的第五D触发器、第六D触发器、第四反相器、第四传输门和第二公共反相器。
8.根据权利要求7所述的四转二并串转换电路，其特征在于，所述第四D触发器用于基于第一时钟信号对第二数据信号进行采样以得到第二采样信号，所述第三反相器用于对所述第二采样信号进行反相操作得到第二反相信号，所述第三传输门用于基于目标差分时钟的状态控制输出所述第二反相信号对应的第二目标信号；
所述第五D触发器用于基于第一时钟信号对第四数据信号进行采样以得到第四采样信号，所述第六D触发器用于基于第二时钟信号对所述第四采样信号进行采样以得到第四采样延时信号，所述第四反相器用于对所述第四采样延时信号进行反相操作得到第四反相信号，所述第四传输门用于基于目标差分时钟的状态控制输出所述第四反相信号对应的第四目标信号；
所述第二公共反相器用于对所述第二目标信号或第四目标信号进行反相操作以得到所述第二串行数据信号。
9.根据权利要求8所述的四转二并串转换电路，其特征在于，所述第三传输门的控制端输入第二时钟信号，所述第三传输门的互补控制端输入第一时钟信号；所述第四传输门的控制端输入第一时钟信号，所述第二传输门的互补控制端输入第二时钟信号。
10.根据权利要求9所述的四转二并串转换电路，其特征在于，第一至第六D触发器均为上升沿触发。
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