CN111641414A - 一种基于群延迟滤波器的dac多芯片同步设计 - Google Patents

Abstract

本发明提供一种基于群延迟滤波器的DAC多芯片同步方案和电路，包括数个集成了群延迟滤波器的DAC芯片和时间数字转换器，DAC芯片内部包含D触发器、N1倍分频器、N2倍分频器、DA数据处理、群延迟滤波器和DA转换器模块，利用DAC内部产生的同步控制信号SYNCOUT检测到各路DAC芯片的相位差，动态调整群延迟滤波器的整数和小数延迟单元的延迟值，消除DAC芯片时钟信号CLK间的传输延迟不同步带来的相位差。

Description

一种基于群延迟滤波器的DAC多芯片同步设计

技术领域

本发明属于集成电路设计技术领域，具体涉及一种多片DAC同步技术。

背景技术

DAC是模拟世界和数字世界相互联系的重要桥梁，广泛应用于计算机、通信、仪器仪表、雷达、电子对抗等领域，随着系统对带宽和分辨率的要求越来越高，促进了DAC应用向阵列形式的发展，对组成阵列的各个DAC芯片的要求是实时同步且相位可控。

在高速相控阵系统中，通道间时钟的延迟误差和分频电路的初始相位不确定性，是决定DAC多芯片同步的两个主要因素。传统的DAC多芯片同步校准方案，首先使用同步控制输入信号SYNCIN对DAC芯片内部分频器进行复位，使不同DAC芯片中的分频器初始相位一致，并与输入到芯片中的SYNCIN对齐；然后使DAC芯片输出特定的波形，并采用片外模数转换器或鉴相器，量化各DAC芯片输出信号的相位差异；最后根据相位差异调整各DAC芯片内部或系统路径上时钟CLK或同步控制输入信号SYNCIN的延迟，直至DAC输出信号的相位达到对齐，完成多芯片同步校准。

传统多芯片同步方案存在两个不足：一是需要对DAC输出信号进行相位检测，由于该信号为模拟信号，需要采用高精度模数转换器或模拟鉴相器，相位检测电路较为复杂；二是如果只对SYNCIN信号进行调整，则相位调整精度仅为整数个时钟CLK周期，如果对CLK延迟进行调整，无论采用片内或片外方案，均会在时钟链路上引入噪声，恶化DAC输出噪底和相位噪声。

发明内容

本发明为了解决现有技术存在的问题，提出了一种基于群延迟滤波器的DAC多芯片同步设计，为了实现上述目的，本发明采用了以下技术方案。

电路包括数个集成了群延迟滤波器的DAC芯片和时间数字转换器，DAC芯片内部包含D触发器、N1倍分频器、N2倍分频器、DA数据处理器、群延迟滤波器和DA转换器。

电路使用共同的时钟信号CLK和同步控制输入信号SYNCIN，分别输入多片DAC芯片中，DAC输出与自身数据同步的低速同步输出信号SYNCOUT，时间数字转换器对各芯片间SYNCOUT的相位差进行量化，并转换为数字控制字信号CTRL，控制各DAC芯片内部群延迟滤波器中的整数延迟和小数延迟单元，最终使得各DAC芯片输出相位同步。

D触发器对同步控制输入信号SYNCIN采样和锁存，输出与时钟CLK边沿对齐的同步控制信号SYNC_DFF，该信号将N1倍分频器和N2倍分频器复位，分别产生内部分频时钟CLKDIV和标志时钟SYNCCLK，这两个时钟均与SYNC_DFF同步。

SYNCOUT信号的脉宽和频率可配置，使时间数字转换器在较低的频率下测量相位，SYNCOUT的初始相位由同步控制输入信号SYNCIN和时钟CLK决定，SYNCOUT与DAC自身采样时钟边沿对齐，各芯片间SYNCOUT的相位差异代表了DAC芯片的相位差异。

DA数据处理器包括插值滤波器、调制器、反sinc函数滤波器和SYNCCLK延迟单元，SYNCCLK延迟单元与数据相同延迟，经过DA数据处理器后的DAC数据data_pre和同步标志时钟SYNCP相位同步。

群延迟滤波器包括整数延迟单元和小数延迟单元，延迟大小由时间数字转换器输出的控制字信号决定，在延迟控制信号CTRL的控制下，同时对data_pre和SYNCP进行整数延迟和小数延迟，不改变同步信号和DAC数据间的相位关系，输出同步控制输出信号SYNCOUT和同步后的DAC数据data_pst，SYNCOUT与data_pst边沿对齐，均为数字信号，且SYNCOUT的脉宽为data_pst的N1xN2倍，data_pst的脉宽为一个时钟CLK周期。

DA转换器指DAC芯片内部数字模拟转换单元，不包括数据处理和锁存单元，引起的相位差仅由开关时序和DAC输出信号线不一致所产生，对整个DAC相位不同步的影响可忽略，当data_pst达到同步时，DAC输出模拟信号DAOUT也实现了相位同步。

时间数字转换器可以是DAC片内模块或者片外独立模块，检测需要同步的各路DAC芯片的SYNCOUT间的相位差，向各自对应的群延迟滤波器输出延迟控制信号CTRL，直至各路DAC的SYNCOUT信号达到同步状态，此时DAC内部同步后的数据data_pst也达到了同步状态。

时间数字转换器量化出的各芯片间的相位差，包括整数时钟周期部分和小数时钟周期部分，整数时钟周期相位差代表了SYNCIN不一致导致的分频器不同步，通过调整群延迟滤波器中的整数延迟单元进行同步补偿，小数时钟周期相位差代表了时钟CLK间的相位差，通过调整群延迟滤波器中的小数延迟单元进行同步补偿，DAC芯片多芯片同步的所有校准过程均在数字信号域内完成。

本发明利用DAC内部产生的同步控制信号SYNCOUT进行相位检测，该信号脉宽为时钟周期的N1*N2倍，其中N2的值可配置，因此SYNCOUT为低速周期信号，降低了时间数字转换器的复杂度；时钟数字转换器检测到各路DAC芯片的SYNCOUT信号相位差后，动态调整群延迟滤波器的整数和小数延迟单元的延迟值，对DAC数据进行延迟处理，引入的噪声相比于在时钟路径上增加延迟单元可忽略不计；整数延迟单元可用于调整分频器初始相位不同所带来的整数个周期的不同步，小数延迟单元可用于调整各DAC芯片时钟信号CLK之间的传输延迟不同步。

附图说明

图1是传统的DAC多芯片同步校准方案，图2是基于群延迟滤波器的DAC多芯片同步电路，图3是DAC芯片内部结构，图4是群延迟滤波器电路，图5是DAC芯片同步校准流程，图6是整数部分调整时序波形，图7是小数部分调整时序波形。

具体实施方式

以下结合附图对本发明的技术方案做具体的说明。

传统的DAC多芯片同步校准方案如图1所示，首先使用同步控制输入信号SYNCIN对DAC芯片内部分频器进行复位，使不同DAC芯片中的分频器初始相位一致并与输入到芯片中的SYNCIN对齐；然后使DAC芯片输出特定的波形，并采用片外模数转换器或鉴相器量化各DAC芯片输出信号的相位差异；最后根据相位差异调整各DAC芯片内部或系统路径上时钟CLK或同步控制输入信号SYNCIN的延迟，直至DAC输出信号的相位达到对齐，完成多芯片同步校准。

基于群延迟滤波器的DAC多芯片同步电路如图2所示，可以根据实际使用需要，拓展m个相同的集成了群延迟滤波器的DAC芯片和时间数字转换器，时间数字转换器可以集成在DAC芯片内，也可以是独立的芯片或模块。

以两片DAC芯片和一个独立的时间数字转换器为例，整个系统提供同一的时钟信号CLK和同步控制输入信号SYNCIN，分别输入到DAC芯片1和DAC芯片2，两片DAC的输入数据DATA1和DATA2可以是任意值。

DAC芯片1输出模拟信号DAOUT1和边沿对齐的同步输出信号SYNCOUT1，DAC芯片2输出模拟信号DAOUT2和边沿对齐的同步输出信号SYNCOUT2，SYNCOUT1和SYNCOUT2的周期相同，时间数字转换器模块接收SYNCOUT1和SYNCOUT2信号，并将其相位差转换为数字控制字信号CTRL1和CTRL2，分别输入到DAC芯片1和DAC芯片2中，调整DAC内部集成的群延迟滤波器，使SYNCOUT1和SYNCOUT2达到相位同步。

DAC芯片内部结构如图3所示，包括D触发器、N1倍分频器、N2倍分频器、DA数据处理器、群延迟滤波器和DA转换器。

D触发器用于对同步控制输入信号SYNCIN进行采样和锁存，D触发器的时钟信号为DAC采样时钟CLK，D触发器输出与CLK边沿对齐的DAC芯片内部同步控制信号SYNC_DFF，将N1倍分频器和N2倍分频器复位，使分频后的信号CLKDIV和SYNCCLK初始相位可控。

N1倍分频器的输入信号为DAC的时钟CLK，通过分频产生DAC内部数字电路工作时钟CLKDIV，对于高速DAC芯片，N1通常为4、8或者更大的值，对于中低速DAC芯片，N1通常为1，可以不需要该模块。

N2倍分频器的输入信号为N1倍分频器的输出时钟CLKDIV，通过分频产生标志时钟SYNCCLK，为降低时间数字转换器的复杂度，N2可设置为一个较大的值。

还是以两片DAC芯片为例，SYNCIN1和SYNCIN2、CLK1和CLK2分别经过不同的延迟路径，两对信号到达DAC芯片1和DAC芯片2的相位不对齐，会导致DAC芯片1中的SYNC_DFF相对于CLK1的相位差及DAC芯片2中的SYNC_DFF相对于CLK2的相位差，相差若干个时钟周期，定义为ΔNT，而CLK1和CLK2也存在相位差，定义为Δt，可以得出DAC芯片1和DAC芯片2的SYNC_DFF信号的相位差为ΔNT+Δt，在同一片芯片内部，SYNC_DFF和CLKDIV具有确定的相位关系，也可以保证SYNCCLK和CLKDIV的具有确定的相位关系，因而DAC芯片1和DAC芯片2的SYNCCLK信号的相位差也为ΔNT+Δt。

DA数据处理器包括插值滤波器、调制器、反sinc函数滤波器、群延迟滤波器，DA数据处理器将DAC芯片的输入数据DATA和SYNCCLK经过相同的延迟路径，DAC芯片1和DAC芯片2输入到DA转换器的数据data_pst间的相位差，与SYNCOUT1和SYNCOUT2的相位差相同，均为ΔNT+Δt。

群延迟滤波器的电路如图4所示，对DAC数据data_pst和输出同步信号SYNCOUT进行同步处理，当DAC芯片1的SYNCOUT1和DAC芯片2的SYNCOUT2达到同步时，两片芯片内的DAC数据data_pst也达到了同步状态。

DA转换器不包括数据处理和锁存单元，引起的相位差仅由开关时序和DAC输出信号线不一致产生，对整个DAC相位不同步的影响可以忽略，当data_pst达到同步时，DAC输出模拟信号DAOUT也实现了相位同步。

DAC芯片同步校准流程如图5所示，SYNCOUT1和SYNCOUT2之间的相位差ΔNT+Δt被时间数字转换器电路量化，通过相应的控制信号CTRL1和CTRL2分别控制DAC芯片1和DAC芯片2中的群延迟滤波器，当时间数字转换器检测到SYNCOUT1和SYNCOUT2之间的相位差大于1个CLK周期时，首先调整DAC芯片1或DAC芯片2中群延迟滤波器的整数延迟部分，直至SYNCOUT1和SYNCOUT2的相位差小于1个CLK周期。

整数部分调整时序波形如图6所示，通常由SYNCIN不同步造成，当SYNCOUT1和SYNCOUT2之间的相位差小于1个CLK周期时，开始调整DAC芯片1或DAC芯片2中群延迟滤波器的小数延迟部分。

小数部分调整时序波形如图7所示，通常由CLK不同步造成。

对于多片DAC芯片，重复上述操作，直到所有芯片的SYNCOUT信号达到同步要求，完成所有DAC芯片的同步。

上述作为本发明的实施例，并不限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均包含在本发明的保护范围之内。

Claims (10)

1.一种基于群延迟滤波器的DAC多芯片同步设计，其特征在于，包括：数个DAC芯片和时间数字转换器，根据实际使用需要调整DAC芯片和时间数字转换器的数量；DAC芯片内部包括D触发器、N1倍分频器、N2倍分频器、DA数据处理器、群延迟滤波器和DA转换器，时间数字转换器集成在DAC芯片内部或配置为DAC芯片外部的独立器件；将共同的时钟信号CLK和同步控制输入信号SYNCIN，分别输入各DAC芯片，各DAC芯片分别产生与自身数据同步的信号SYNCOUT，分别输入各自的时间数字转换器；时间数字转换器量化各DAC芯片输出信号SYNCOUT的相位差，转换为数字控制信号CTRL，分别输入各DZC芯片，调整各DAC芯片的整数延迟和小数延迟，使各DAC芯片输出相位同步。

2.根据权利要求1所述的基于群延迟滤波器的DAC多芯片同步设计，其特征在于，所述DAC芯片，包括：时钟信号CLK输入D触发器、N1倍分频器和DA转换器，数字控制信号CTRL输入群延迟滤波器，输入数据DATA经DA数据处理器、群延迟滤波器和DA转换器产生输出数据DAOUT。

3.根据权利要求2所述的基于群延迟滤波器的DAC多芯片同步设计，其特征在于，所述DAC芯片，包括：同步控制输入信号SYNCIN输入D触发器，采样和锁存，产生与时钟信号CLK边沿对齐的同步控制信号SYNC_DFF，分别输入N1倍分频器和N2倍分频器，将N1倍分频器和N2倍分频器复位。

4.根据权利要求3所述的基于群延迟滤波器的DAC多芯片同步设计，其特征在于，所述N1倍分频器和N2倍分频器，包括：N1倍分频器产生内部分频时钟CLKDIV，分别输入N2倍分频器、DA数据处理器和群延迟滤波器，N2倍分频器产生标志时钟SYNCCLK，分频时钟CLKDIV和标志时钟SYNCCLK与SYNC_DFF同步，输入DA数据处理器。

5.根据权利要求4所述的基于群延迟滤波器的DAC多芯片同步设计，其特征在于，所述DA数据处理器，包括：插值滤波器、调制器、反sinc函数滤波器和SYNCCLK延迟单元，产生同步标志时钟SYNCP和数据data_pre，同步标志时钟SYNCP和数据data_pre相位同步、延迟相同，输入群延迟滤波器。

6.根据权利要求5所述的基于群延迟滤波器的DAC多芯片同步设计，其特征在于，所述群延迟滤波器，包括：整数延迟单元和小数延迟单元，在延迟控制信号CTRL的控制下，同时对data_pre和SYNCP整数延迟和小数延迟，不改变同步标志时钟SYNCP和数据data_pre的相位关系，产生边沿对齐的同步控制输出信号SYNCOUT和数据data_pst，数据data_pst输入DA转换器。

7.根据权利要求6所述的基于群延迟滤波器的DAC多芯片同步设计，其特征在于，所述同步控制输出信号SYNCOUT和数据data_pst均为数字信号，SYNCOUT的脉宽为data_pst的N1乘以N2倍，data_pst的脉宽为一个时钟CLK周期。

8.根据权利要求7所述的基于群延迟滤波器的DAC多芯片同步设计，其特征在于，所述DA转换器将数字信号data_pst转换为模拟信号DAOUT。

9.根据权利要求8所述的基于群延迟滤波器的DAC多芯片同步设计，其特征在于，所述各DAC芯片的CLK相位差定义为Δt，各DAC芯片的SYNC_DFF相对于CLK的相位差的差定义为ΔNT，各DAC芯片的SYNCOUT信号的相位差定义为ΔNT+Δt。

10.根据权利要求9所述的基于群延迟滤波器的DAC多芯片同步设计，其特征在于，所述时间数字转换器，量化各DAC芯片的SYNCOUT信号的相位差ΔNT+Δt，若相位差大于1个CLK周期，调整各DAC芯片中群延迟滤波器的整数延迟单元，若相位差小于1个CLK周期，调整各DAC芯片中群延迟滤波器的小数延迟单元。

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