CN109586724A - Dac输出信号初相位调节方法及多通道dac同步方法 - Google Patents

Dac输出信号初相位调节方法及多通道dac同步方法 Download PDF

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Abstract

本发明提供了一种DAC输出信号初相位调节方法及多通道DAC同步方法，涉及DAC技术领域，所述DAC的输入端前顺序连接采样时钟和延时芯片，所述方法包括：确定所述采样时钟的采样频率和所述DAC的输出频率；确定需要DAC输出信号的初始相位值；根据所述采样频率、所述输出频率以及所述初始相位值确定所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值；根据所述第一调节值调节所述延时芯片的延时步数，根据所述第二调节值调节DAC的相位控制字，本发明采用同时调节延时芯片步数和DAC的相位控制字的组合调节方式来调节DAC输出信号的初相位，能够避免仅采用一种方法，而导致无法同时满足最大相位调节范围和高精相位调节分辨率。

Description

DAC输出信号初相位调节方法及多通道DAC同步方法
技术领域
本发明属于DAC技术领域，特别是一种DAC输出信号初相位调节方法及多通道DAC同步方法。
背景技术
在多通道DAC系统中，往往需要各个通道的DAC输出信号相互之间具有精确的相位的关系，例如，在两通道DAC系统中，往往要求两个DAC通道输出的相位差为0°(即对齐)、45°或90°，而控制的核心，就是通过控制各个DAC时钟的输出信号的初始相位值，来实现多个DAC输出信号之间的相位的关系控制。
在同步技术，或者说单通道DAC输出信号的初相位控制技术中，有两个主要的技术指标，分别为“相位调节分辨率”和“相位调整范围”，“相位调节分辨率”指的输出信号的初相位的最小相位变化量，用角度单位表示；相位调节分辨率越小，说明在多通道DAC系统中，各通道相位关系误差可以做到很小，也即越精准。“相位调整范围”是指相位关系能够变化的范围，例如45°到180°，通常，“相位调整范围”的最大值是0°到360°，表明在多通道DAC中，两个DAC输出信号的可以设置成任意关系。
在现有技术中存在两种方法进行相位调节，一种是软件调节方法，一种是延时调节方法。
软件调节方法，是通过软件调节相位控制字来进行相位调节，该方法在输出信号频率远小于采样频率时是适用的，能够保证相位调节分辨率和相位调节范围，但是当输出信号频率接近采样频率时则不能同时保证相位调节分辨率和相位调节范围，比如AWG(任意波形发生器)这种输出信号需要从DC到1GHz带宽的应用中，当采样频率为2GHz，输出信号频率为1GHz时，相位分辨率的值高达90°，这是非常低的分辨率。
延时调节方法，是在各个通道的DAC前接商用延时芯片。往往商用延时芯片的步数和时间分辨率都是固定的，例如采用商用延时芯片NB6L295，它的步数1000步，每步10ps，最大调节延时时间为10ns。在低频输出时，由于输出信号周期非常大，例如输出10MHz，输出信号周期为100ns，10ns无法覆盖100ns的输出信号范围，导致相位调节无法覆盖0°到360°。
综上，目前还没有任何技术能够使得在采样频率固定的情况下，输出频率在较宽范围内，可以同时满足输出信号的初相位最大调节范围在0°到360°之间，并且维持高精分辨率。
发明内容
本发明的目的是提供一种DAC输出信号初相位调节方法，以解决现有技术中的不足，本发明采用组合调节方式能够避免仅采用一种方法，而导致无法同时满足最大相位调节范围和高精分辨率。
本发明采用的技术方案如下：
一种DAC输出信号初相位调节方法，所述DAC的输入端顺序电连接延时芯片和采样时钟，其中，所述延时芯片的延时调节时间范围为[0,p]，延时总步数为N，所述方法包括：
确定所述采样时钟的采样频率和所述DAC的输出频率；
确定需要DAC输出信号的初始相位值；
根据所述采样频率、所述输出频率以及所述初始相位值确定所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值；
根据所述第一调节值调节所述延时芯片的延时步数，根据所述第二调节值调节DAC的相位控制字。
进一步的，根据所述采样频率、所述输出频率以及所述初始相位值确定所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值，包括:
根据下式：
根据所述k值分别确定m值和n值，其中：所述m值为所述k值的整数部分，所述n值为所述k值的小数部分；
根据下式：
将所述m值确定为所述DAC相位控制字的第二调节值，将所述j值确定为所述延时芯片的第一调节值。
一种多通道DAC同步方法，所述多通道DAC的前端配置有采样时钟，所述多通道DAC中的每一通道中的所述DAC前均电连接延时芯片，其中，所述延时芯片的延时调节时间范围为[0,p]，延时总步数为N，所述方法包括：
确定所述采样时钟的采样频率和所述DAC的输出频率；
确定需要各路所述DAC通道中的所述DAC输出信号的初始相位值；
根据所述采样频率、所述输出频率以及各路所述初始相位值分别确定各路所述DAC通道中所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值；
根据各路所述DAC通道中的所述第一调节值分别调节各路所述DAC通道中的所述延时芯片的延时步数，根据各路所述DAC通道中的所述第二调节值分别调节各路所述DAC通道中所述DAC的相位控制字。
进一步的，根据所述采样频率、所述输出频率以及各路所述初始相位值分别确定各路DAC通道中所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值，包括：
根据下式：
根据各路所述k值分别确定各路m值和n值，其中：各路所述m值为各路k值的整数部分，各路所述n值为各路所述k值的小数部分；
根据下式：
将各路所述m值分别确定为各路所述DAC相位控制字的第二调节值，将各路所述j值确定为所述延时芯片的第一调节值。
一种多通道DAC同步方法，所述多通道DAC的前端配置有采样时钟，所述多通道DAC中的每一通道中的所述DAC前均电连接延时芯片，其中，所述延时芯片的延时调节时间范围为[0,p]，延时总步数为N，所述方法包括：
确定所述采样时钟的采样频率和所述DAC的输出频率；
确定需要各路所述DAC通道中的所述DAC输出信号的初始相位值；
根据所述延时芯片最大延时调节时间和所述采样时钟的采样频率确定第一阈值；
根据所述DAC的输出信号相位调节分辨率预设值确定第二阈值；
若所述采样频率和所述输出频率的比值小于所述第一阈值，则采用第一预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值；
若所述采样频率和所述输出频率的比值大于所述第一阈值，则采用第二预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值；
若所述采样频率和所述输出频率的比值在所述第一阈值和所述第二阈值之前，则采用第三预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值。
进一步的，所述根据所述延时芯片最大延时调节时间和所述采样时钟的采样频率确定第一阈值，其中，所述第一阈值的确定方法为：
第一阈值＝p*采样频率
进一步的，所述若所述采样频率和所述输出频率的比值小于所述第一阈值，则采用第一预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值，包括：
根据各路所述DAC通道中的所述DAC输出信号的初始相位值分别确定各路所述DAC通道中所述延时芯片的第一调节值；
根据各路所述DAC通道中的所述第一调节值分别调节各路所述DAC通道中的所述延时芯片的延时步数。
进一步的，若所述采样频率和所述输出频率的比值大于所述第二阈值，则采用第二预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值，包括：
根据各路所述DAC通道中的所述DAC输出信号的初始相位值分别确定各路所述DAC通道中所述DAC的第二调节值；
根据各路所述DAC通道中的所述第二调节值分别调节各路所述DAC通道中的所述DAC的相位控制字。
进一步的，所述若所述采样频率和所述输出频率的比值在所述第一阈值和所述第二阈值之前，则采用第三预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值，包括：
根据所述采样频率、所述输出频率以及各路所述初始相位值分别确定各路所述DAC通道中所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值；
根据各路所述DAC通道中的所述第一调节值分别调节各路所述DAC通道中的所述延时芯片的延时步数，根据各路所述DAC通道中的所述第二调节值分别调节各路所述DAC通道中所述DAC的相位控制字。
进一步的，根据所述采样频率、所述输出频率以及各路所述初始相位值分别确定各路DAC通道中所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值，包括：
根据下式：
根据各路所述k值分别确定各路m值和n值，其中：各路所述m值为各路k值的整数部分，各路所述n值为各路所述k值的小数部分；
根据下式：
将各路所述m值分别确定为各路所述DAC相位控制字的第二调节值，将各路所述j值确定为所述延时芯片的第一调节值。
一种多通道DAC同步装置，所述多通道DAC的前端配置有采样时钟，所述多通道DAC中的每一通道中的所述DAC前均电连接延时芯片，其中，所述延时芯片的延时调节时间范围为[0,p]，延时总步数为N，所述多通道DAC同步装置包括：
第一确定模块，用于确定所述采样时钟的采样频率和所述DAC的输出频率；
第二确定模块，用于确定需要各路所述DAC通道中的所述DAC输出信号的初始相位值；
第三确定模块，用于根据所述延时芯片最大延时调节时间和所述采样时钟的采样频率确定第一阈值；
第四确定模块，用于根据所述DAC的输出信号相位调节分辨率预设值确定第二阈值；
第一处理模块，用于当所述采样频率和所述输出频率的比值小于所述第一阈值，采用第一预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值；
第二处理模块，用于当所述采样频率和所述输出频率的比值大于所述第一阈值，采用第二预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值；
第三处理模块，用于所述采样频率和所述输出频率的比值在所述第一阈值和所述第二阈值之前，采用第三预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值。
一种存储介质，所述存储介质中存储有计算机程序，所述计算机程序被设置为运行时执行上述任一项所述的方法.
一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现如上述任一项所述的方法。
与现有技术相比，本发明提供了一种单通道DAC输出信号初相位调节方法，通过采用分别调节延时芯片的调节步数和DAC的相位控制字，来达到实现所需要DAC输出信号的初相位，避免了仅采用调节相位控制字的系数的方法来调节DAC的输出信号的初相位或仅采用调节延时芯片的调节步数来调节DAC输出信号的初相位，仅采用前者，会导致在采样频率和输出频率较为接近时，相位调节分辨率变的很大，从而不利于精准调节，仅采用后者，会导致在延时芯片的参数确定的情况，当输出低频输出信号时，由于低频输出信号周期非常大，延时芯片的最大延时调节范围无法覆盖一个输出信号的周期，导致相位调节范围无法覆盖0°到360°。
附图说明
图1是本发明背景技术仅采用软件调节方法调节DAC输出信号初相位的原理图；
图2是本发明背景技术仅采用延时调节方法调节DAC输出信号初相位的原理图；
图3是本发明实施例1中一种DAC输出信号初相位调节方法的流程图；
图4是本发明实施例2中一种多通道DAC同步方法的流程图；
图5是本申请实施例3中的一种多通道DAC同步方法的计算机终端的硬件结构框图
图6是本发明实施例3中一种多通道DAC同步方法的流程图；
图7是本发明实施例3中一种多通道DAC同步方法硬件结构连接图。
图8是本发明实施例3中一种多通道DAC同步方法程序图。
具体实施方式
下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
在背景技术中给出现有技术中两种输出信号的初相位调节方法，一种是软件调节方法，一种是延时调节方法。
具体的，软件调节方法，是通过软件调节相位控制字来进行相位调节，如图1所示，为软件调节相位的原理图。
图1是DAC的寄存器和波形关系图，其中下半部分与上半部分进行对比的，R0到RM是数据寄存器的寄存器号，寄存器容量大小M和采样频率fs以及信号输出频率fo直接相关，关系如下：
对DAC输出波形的控制，就是往数据寄存器R0到RM的部分写入相应的值，也就是D0到DM部分，频率控制字就是指D0到DM这个数据序列。
相位控制字Psoft表示频率控制字向右移动的位数，在上面的图示中，频率控制字Psoft＝2，表示频率控制字向右移动了2位，移动后的波形滞后于移动前的波形时间为：
Tphase＝Psoft*Ts
这里的Ts表示采样周期，其值等于采样频率的倒数：1/fs，Tphase表示相位延迟时间，也叫波形延迟时间。由上面的条件，可以求出相位关系：
该方法在输出信号频率远小于采样频率时是适用的，但是当输出信号频率阶接近采样频率时，比如AWG(任意波形发生器)这种输出信号需要从DC到1GHz带宽的应用中，由于采样频率因为系统处理效率不可能做的太高，当采样频率为2GHz，而输出信号频率为1GHz时，相位分辨率的值高达90°，这是非常低的分辨率。
延时调节方法，在各个通道的DAC前连接接商用延时芯片来实现，如图2所示为延时调节方法的原理图；
延时芯片控制相位和软件相位控制字调节相位的不同在于，延时芯片控制相位不需要移位调整DAC的数据寄存器，以商用延时芯片以NB6L295为例，该芯片的延时调节分辨率ΔT295＝10ps，假设延时芯片控制字为P295Delay，则由延时芯片实现的延时：
Tphase＝ΔT295*P295Delay
由上面的条件，可以求出相位关系：
采用延时调节的弊端在于，往往延时芯片的总调节步数和延时调节分辨率都是固定的，所以最大调节延时时间是固定的，如果最大调节延时时间无法覆盖输出信号的周期，则无法实现输出信号的相位0°到360°调节，例如采用延时芯片NB6L295，它的步数1000步，每步10ps，最大调节延时时间为10ns，在低频输出时，由于输出信号周期非常大，例如输出10MHz，输出信号周期为100ns，10ns无法覆盖100ns的输出信号范围，导致相位调节无法覆盖0°到360°。
综上，目前还没有任何技术能够使得在采样频率固定的情况下，输出频率在较宽范围内，可以同时满足输出信号的初相位最大调节范围在0°到360°之间，并且维持高精分辨率。
实施例1
本发明的实施例1提供了一种单通道DAC输出信号初相位调节方法，所述DAC的输入端顺序连接延时芯片和采样时钟，图3是本实施例1一种单通道DAC输出信号初相位调节方法的流程图，所述方法包括以下步骤：
步骤S1：确定所述采样时钟的采样频率和所述DAC的输出频率；
步骤S2：确定需要DAC输出信号的初始相位值；
步骤S3：根据所述采样频率、所述输出频率以及所述初始相位值确定所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值；
步骤S4：根据所述第一调节值调节所述延时芯片的延时步数，根据所述第二调节值调节DAC的相位控制字。
通过上述步骤，在一开始先确定所述采样时钟的采样频率和所述DAC的输出频率，再通过采样频率、输出频率以及所需要DAC输出初相位的值，分别确定调节延时芯片的第一调节值和DAC的相位控制字的第二调节值，通过第一调节值和第二调节值分别调节延时芯片的调节步数和DAC的相位控制字，来达到实现所需要DAC输出信号的初相位，避免了仅采用调节相位控制字的方法来调节DAC的输出信号的初相位或仅采用调节延时芯片的调节步数来调节DAC输出信号的初相位，仅采用前者，会导致在采样频率和输出频率较为接近时，相位调节分辨率变的过大，从而不利于精准调节，仅采用后者，会导致在延时芯片的参数确定的情况下，无法保证相位调节范围，当输出低频输出信号时，由于低频输出信号周期非常大，延时芯片的最大延时调节范围无法覆盖一个输出信号的周期，导致相位调节范围无法覆盖0°到360°，而采用本发明的方法，可以同时解决单纯软件调节方法和单纯采用延时芯片的方法的弊端，使得所述DAC输出信号的初相位可以一直覆盖在0°到360°，同时维持高精相位调节分辨率。
在步骤S3中，具体的，根据所述采样频率、所述输出频率以及所述初始相位值确定所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值，包括:
根据下式：
根据上式得出的所述k值分别确定m值和n值，其中：所述m值为所述k值的整数部分，所述n值为所述k值的小数部分；
根据下式：
将所述m值确定为所述DAC相位控制字的第二调节值，将所述j值确定为所述延时芯片的第一调节值，而此时的相位调节分辨率为此时仅采用延时调节方法的相位调节分辨率和仅采用软件调节方法的相位调节分辨率两者之中的最小值。
基于实施例1，以下给出一个具体的工作原理流程：
设采样频率fs为2GHz，输出信号频率f0为50Mhz，所需DAC输出的初相位为44°；
采用的延时芯片以NB6L295为例，该延时芯片的延时调节范围为[0,10ns]，即p为10ns，延时总步数N为1000步，每步时间间隔为10ps。
根据下式：
将上式中k值4.88的整数部分作为m的取值，即m取4，将k值4.88的小数部分作为n的取值，即n取0.88；
再根据下式：
将所述m值(即4)确定为所述DAC相位控制字的第二调节值，将所述j值(44)确定为所述延时芯片的第一调节值，再通过第一调节值和第二调节值分别调节所述延时芯片的调节步数和DAC的相位控制字，进而实现所需输出信号的初相位44°。
本方法的相位调节分辨率为此时仅采用延时调节方法的相位调节分辨率和仅采用软件调节方法的相位调节分辨率两者之中的最小值。
实施例2
本实施例提供了一种多通道DAC同步方法，所述多通道DAC的前端配置有采样时钟，所述多通道DAC的每一通道中均包括顺序电连接的延时芯片和DAC，图4是根本实施例2多通道DAC同步方法的流程图，所述方法包括以下步骤：
步骤S1：确定所述采样时钟的采样频率和所述DAC的输出频率；
步骤S2：确定需要各路所述DAC通道中的所述DAC输出信号的初始相位值；
步骤S3：根据所述采样频率、所述输出频率以及各路所述初始相位值分别确定各路所述DAC通道中所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值；
步骤S4：根据各路所述DAC通道中的所述第一调节值分别调节各路所述DAC通道中的所述延时芯片的延时步数，根据各路所述DAC通道中的所述第二调节值分别调节各路所述DAC通道中所述DAC的相位控制字。
通过上述步骤，在一开始先确定所述采样时钟的采样频率和所述DAC的输出频率，再通过采样频率、输出频率以及各路所述DAC通道中所需要DAC输出初相位的值，分别确定各路所述DAC通道中的调节延时芯片的调节步数(即第一调节值)和DAC的相位控制字的调节系数(即第二调节值)，分别通过各路所述第一调节值和所述第二调节值分别调节所述各路DAC通道中的所述延时芯片的调节步数和所述DAC的相位控制字的系数，来达到实现各路所述DAC所需要DAC输出信号的初相位，避免了仅采用调节相位控制字的系数的方法来调节DAC的输出信号的初相位或仅采用调节延时芯片的调节步数来调节DAC输出信号的初相位。仅采用前者，会导致在采样频率和输出频率较为接近时，相位调节分辨率变的很大，从而不利于精准调节；仅采用后者，会导致在延时芯片的参数确定的情况，当输出低频输出信号时，由于低频输出信号周期非常大，延时芯片的最大延时调节范围无法覆盖一个输出信号的周期，导致相位调节范围无法覆盖0°到360°。采用本发明的方法，可以同时解决单纯软件调节方法和单纯采用延时芯片的方法的弊端，使得各路所述DAC输出信号的初相位可以一直覆盖在0°到360°，并同时维持高精相位调节分辨率，从而根据需求精准的调节各路DAC输出信号的初相位之间的关系。
步骤S3，根据所述采样频率、所述输出频率以及各路所述初始相位值分别确定各路DAC通道中所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值，包括：
根据下式：
根据各路所述k值分别确定各路m值和n值，其中：各路所述m值为各路k值的整数部分，各路所述n值为各路所述k值的小数部分；
根据下式：
将各路所述m值分别确定为各路所述DAC相位控制字的第二调节值，将各路所述j值确定为所述延时芯片的第一调节值。
实施例3
本申请实施例3所提供的方法实施例可以在计算机终端、计算机终端或者类似的运算装置中执行。以运行在计算机终端上为例，图5是本申请实施例的一种量子比特读取信号的解调分析方法的计算机终端的硬件结构框图。如图5所示，计算机终端10可以包括一个或多个(图5中仅示出一个)处理器102(处理器102可以包括但不限于微处理器MCU或可编程逻辑器件FPGA等的处理装置)和用于存储数据的存储器104，可选地，上述计算机终端还可以包括用于通信功能的传输装置106以及输入输出设备108。本领域普通技术人员可以理解，图5所示的结构仅为示意，其并不对上述计算机终端的结构造成限定。例如，计算机终端10还可包括比图5中所示更多或者更少的组件，或者具有与图5所示不同的配置。
存储器104可用于存储应用软件的软件程序以及模块，如本申请实施例中的一种量子比特读取信号的解调分析方法对应的程序指令/模块，处理器102通过运行存储在存储器104内的软件程序以及模块，从而执行各种功能应用以及数据处理，即实现上述的方法。存储器104可包括高速随机存储器，还可包括非易失性存储器，如一个或者多个磁性存储装置、闪存、或者其他非易失性固态存储器。在一些实例中，存储器104可进一步包括相对于处理器102远程设置的存储器，这些远程存储器可以通过网络连接至计算机终端10。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
传输装置106用于经由一个网络接收或者发送数据。上述的网络具体实例可包括计算机终端10的通信供应商提供的无线网络。在一个实例中，传输装置106包括一个网络适配器(Network Interface Controller，NIC)，其可通过基站与其他网络设备相连从而可与互联网进行通讯。在一个实例中，传输装置106可以为射频(Radio Frequency，RF)模块，其用于通过无线方式与互联网进行通讯。
本申请文件的方案可以应用于上述计算机终端。
本实施例3提供了一种多通道DAC同步方法，如图7所示，所述多通道DAC前配置有采样时钟，所述多通道DAC中的每一通道中均包括顺序电连的延时芯片和DAC，图6是本实施例3多通道DAC同步方法的流程图，所述方法包括以下步骤：
步骤S1：确定所述采样时钟的采样频率和所述DAC的输出频率；
步骤S2：确定需要各路所述DAC通道中的所述DAC输出信号的初始相位值；
步骤S3：根据所述延时芯片最大延时调节时间和所述采样时钟的采样频率确定第一阈值；
步骤S4：根据所述DAC的输出信号相位调节分辨率预设值确定第二阈值；
步骤S5：若所述采样频率和所述输出频率的比值小于所述第一阈值，则采用第一预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值；
步骤S6：若所述采样频率和所述输出频率的比值大于所述第一阈值，则采用第二预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值；
步骤S7：若所述采样频率和所述输出频率的比值在所述第一阈值和所述第二阈值之前，则采用第三预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值。
根据上述步骤，通过先确定第一阈值和第二阈值，再通过采样频率和所述输出频率的比值与第一阈值和第二阈值的大小关系，来确定采用预设方法来分别调节各路所述DAC通道中所述DAC输出信号的初始相位值，与现有技术相比，本方法可以分别在不同的条件下，采用不同的预设方法，来进行调节所述DAC输出信号的初始相位值，避免了单独采用某一种方法，而可能造成的相位调节分辨率过大或相位调节范围无法覆盖0°到360°的问题。
步骤S3中，所述第一阈值的确定方法包括：
第一阈值＝p*采样频率
步骤S5中，若所述采样频率和所述输出频率的比值小于所述第一阈值，则采用第一预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值，包括：
根据各路所述DAC通道中的所述DAC输出信号的初始相位值分别确定各路所述DAC通道中所述延时芯片的第一调节值；
根据各路所述DAC通道中的所述第一调节值分别调节各路所述DAC通道中的所述延时芯片的延时步数；
当采样频率和所述输出频率的比值小于所述第一阈值时，即：
从上式可以得出输出信号的周期小于p(延时芯片的最大可调延时时间)，从而可以使得当仅采用调节延时芯片的步数来调节DAC输出信号的初相位时，初相位可以在0°到360°的范围中进行调节，而此时相位调节分辨率即为仅采用延时芯片进行调节时的相位调节分辨率。
步骤S6中，若所述采样频率和所述输出频率的比值大于所述第二阈值，则采用第二预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值，包括：
根据各路所述DAC通道中的所述DAC输出信号的初始相位值分别确定各路所述DAC通道中所述DAC的第二调节值；
根据各路所述DAC通道中的所述第二调节值分别调节各路所述DAC通道中的所述DAC的相位控制字；
第二阈值取值可以根据所需要的最小相位分辨率来进行取值，采用这种方法进行调节，调节范围为0°到360°，但是此时相位调节分辨率为：
例如可以人为决定需要的最小分辨率为3.6°，那么根据上式可以计算得出，此时第二阈值取100，那么当采样频率和所述输出频率的比值越大时，相位调节分辨率的数值就越小，从而越精准。
步骤S7中，所述若所述采样频率和所述输出频率的比值在所述第一阈值和所述第二阈值之前，则采用第三预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值，包括：
根据所述采样频率、所述输出频率以及各路所述初始相位值分别确定各路所述DAC通道中所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值；
根据各路所述DAC通道中的所述第一调节值分别调节各路所述DAC通道中的所述延时芯片的延时步数，根据各路所述DAC通道中的所述第二调节值分别调节各路所述DAC通道中所述DAC的相位控制字。
具体的，根据所述采样频率、所述输出频率以及各路所述初始相位值分别确定各路DAC通道中所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值，包括：
根据下式：
根据各路所述k值分别确定各路m值和n值，其中：各路所述m值为各路k值的整数部分，各路所述n值为各路所述k值的小数部分；
根据下式：
将各路所述m值分别确定为各路所述DAC相位控制字的第二调节值，将各路所述j值确定为所述延时芯片的第一调节值，而此时的相位调节分辨率为此时仅采用延时调节方法的相位调节分辨率和仅采用软件调节方法的相位调节分辨率两者之中的最小值。
基于实施例3，图3是根据本申请实施例3中一种多通道DAC同步方法的程序流程示意图。
以下给出一个具体的工作原理流程：
设采样频率fs为2GHz，所需DAC输出的初相位为44°；
采用的延时芯片以NB6L295为例，该延时芯片的延时调节范围为[0,10ns]，即p为10ns，延时总步数N为1000步，每步时间间隔为10ps。
首先确定第一阈值为p*采样频率，即等于20；人为决定第二阈值为100倍，此时软件调节的相位调节分辨率的值最大为3.6°；
(1)若输出频率为500Mhz，此时采样频率和输出频率的比值为4，由于小于第一阈值，那么此时单纯采用延时调节方法；
为使得输出信号的初相位为44°，那么此时延时芯片的调节步数即第一调节值为：
此时相位调节分辨率为：
其中，此时延时芯片的调节步数即第一调节值也可以通过44°/1.8°＝24步得出；
(2)若输出频率为5MHz，此时采样频率和输出评率的比值为400，由于大于第二阈值，那么此时单纯采用软件调节方法；
为使得输出信号的初相位为44°，那么此时所述DAC的相位控制字的调节系数即第二调节值为：
此时相位分辨率为：
其中，此时所述DAC的相位控制字的调节系数即第二调节值也可以通过44°/0.9°＝49步得出；
(3)若输出频率为50MHz，此时此时采样频率和输出评率的比值为40，位于第一阈值和第二阈值之间，那么此时采用软件调节方法和延时调节方法组合的方法；
根据下式：
将上式中k值4.88的整数部分作为m的取值，即m取4，将k值4.88的小数部分作为n的取值，即n取0.88；
再根据下式：
将所述m值即4确定为所述DAC相位控制字的第二调节值，将所述j值即44确定为所述延时芯片的第一调节值，再通过第一调节值和第二调节值分别调节所述延时芯片的调节步数和DAC的相位控制字的系数，进而实现所需输出信号的初相位44°。
本方法的相位调节分辨率为此时仅采用延时调节方法的相位调节分辨率和仅采用软件调节方法的相位调节分辨率两者之中的最小值。
在本实施例中，还提供了一种多通道DAC同步装置，所述多通道DAC的前端配置有采样时钟，所述多通道DAC中的每一通道中的所述DAC前均电连接延时芯片，其中，所述延时芯片的延时调节时间范围为[0,p]，延时总步数为N，所述同步装置包括：
第一确定模块，用于确定所述采样时钟的采样频率和所述DAC的输出频率；
第二确定模块，用于确定需要各路所述DAC通道中的所述DAC输出信号的初始相位值；
第三确定模块，用于根据所述延时芯片最大延时调节时间和所述采样时钟的采样频率确定第一阈值；
第四确定模块，用于根据所述DAC的输出信号相位调节分辨率预设值确定第二阈值；
第一处理模块，用于当所述采样频率和所述输出频率的比值小于所述第一阈值，采用第一预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值；
第二处理模块，用于当所述采样频率和所述输出频率的比值大于所述第一阈值，采用第二预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值；
第三处理模块，用于所述采样频率和所述输出频率的比值在所述第一阈值和所述第二阈值之前，采用第三预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值。
一种存储介质，所述存储介质中存储有计算机程序，所述计算机程序被设置为运行时执行上述任一项所述的方法.
一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现上述任一项所述的方法
以上依据图式所示的实施例详细说明了本发明的构造、特征及作用效果，以上所述仅为本发明的较佳实施例，但本发明不以图面所示限定实施范围，凡是依照本发明的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本发明的保护范围内。

Claims (13)

1.一种DAC输出信号初相位调节方法，所述DAC的输入端顺序电连接延时芯片和采样时钟，其中，所述延时芯片的延时调节时间范围为[0,p]，延时总步数为N，其特征在于，所述方法包括：
确定所述采样时钟的采样频率和所述DAC的输出频率；
确定需要DAC输出信号的初始相位值；
根据所述采样频率、所述输出频率以及所述初始相位值确定所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值；
根据所述第一调节值调节所述延时芯片的延时步数，根据所述第二调节值调节DAC的相位控制字。
2.根据权利要求1所述的DAC输出信号初相位调节方法，其特征在于，根据所述采样频率、所述输出频率以及所述初始相位值确定所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值，包括:
根据下式：
根据所述k值分别确定m值和n值，其中：所述m值为所述k值的整数部分，所述n值为所述k值的小数部分；
根据下式：
将所述m值确定为所述DAC相位控制字的第二调节值，将所述j值确定为所述延时芯片的第一调节值。
3.一种多通道DAC同步方法，所述多通道DAC的前端配置有采样时钟，所述多通道DAC中的每一通道中的所述DAC前均电连接延时芯片，其中，所述延时芯片的延时调节时间范围为[0,p]，延时总步数为N，其特征在于，所述方法包括：
确定所述采样时钟的采样频率和所述DAC的输出频率；
确定需要各路所述DAC通道中的所述DAC输出信号的初始相位值；
根据所述采样频率、所述输出频率以及各路所述初始相位值分别确定各路所述DAC通道中所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值；
根据各路所述DAC通道中的所述第一调节值分别调节各路所述DAC通道中的所述延时芯片的延时步数，根据各路所述DAC通道中的所述第二调节值分别调节各路所述DAC通道中所述DAC的相位控制字。
4.根据权利要求3所述的多通道DAC同步方法，其特征在于，根据所述采样频率、所述输出频率以及各路所述初始相位值分别确定各路DAC通道中所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值，包括：
根据下式：
根据各路所述k值分别确定各路m值和n值，其中：各路所述m值为各路k值的整数部分，各路所述n值为各路所述k值的小数部分；
根据下式：
将各路所述m值分别确定为各路所述DAC相位控制字的第二调节值，将各路所述j值确定为所述延时芯片的第一调节值。
5.一种多通道DAC同步方法，所述多通道DAC的前端配置有采样时钟，所述多通道DAC中的每一通道中的所述DAC前均电连接延时芯片，其中，所述延时芯片的延时调节时间范围为[0,p]，延时总步数为N，其特征在于，所述方法包括：
确定所述采样时钟的采样频率和所述DAC的输出频率；
确定需要各路所述DAC通道中的所述DAC输出信号的初始相位值；
根据所述延时芯片最大延时调节时间和所述采样时钟的采样频率确定第一阈值；
根据所述DAC的输出信号相位调节分辨率预设值确定第二阈值；
若所述采样频率和所述输出频率的比值小于所述第一阈值，则采用第一预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值；
若所述采样频率和所述输出频率的比值大于所述第一阈值，则采用第二预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值；
若所述采样频率和所述输出频率的比值在所述第一阈值和所述第二阈值之前，则采用第三预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值。
6.根据权利要求5所述的多通道DAC同步方法，其特征在于，所述根据所述延时芯片最大延时调节时间和所述采样时钟的采样频率确定第一阈值，其中，所述第一阈值的确定方法为：
第一阈值＝p*采样频率。
7.根据权利要求6所述的多通道DAC同步方法，其特征在于，所述若所述采样频率和所述输出频率的比值小于所述第一阈值，则采用第一预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值，包括：
根据各路所述DAC通道中的所述DAC输出信号的初始相位值分别确定各路所述DAC通道中所述延时芯片的第一调节值；
根据各路所述DAC通道中的所述第一调节值分别调节各路所述DAC通道中的所述延时芯片的延时步数。
8.根据权利要求7所述的多通道DAC同步方法，其特征在于，若所述采样频率和所述输出频率的比值大于所述第二阈值，则采用第二预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值，包括：
根据各路所述DAC通道中的所述DAC输出信号的初始相位值分别确定各路所述DAC通道中所述DAC的第二调节值；
根据各路所述DAC通道中的所述第二调节值分别调节各路所述DAC通道中的所述DAC的相位控制字。
9.根据权利要求8所述的多通道DAC同步方法，其特征在于，所述若所述采样频率和所述输出频率的比值在所述第一阈值和所述第二阈值之前，则采用第三预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值，包括：
根据所述采样频率、所述输出频率以及各路所述初始相位值分别确定各路所述DAC通道中所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值；
根据各路所述DAC通道中的所述第一调节值分别调节各路所述DAC通道中的所述延时芯片的延时步数，根据各路所述DAC通道中的所述第二调节值分别调节各路所述DAC通道中所述DAC的相位控制字。
10.根据权利要求9所述的多通道DAC同步方法，其特征在于，根据所述采样频率、所述输出频率以及各路所述初始相位值分别确定各路DAC通道中所述延时芯片的第一调节值以及所述DAC的相位控制字的第二调节值，包括：
根据下式：
根据各路所述k值分别确定各路m值和n值，其中：各路所述m值为各路k值的整数部分，各路所述n值为各路所述k值的小数部分；
根据下式：
将各路所述m值分别确定为各路所述DAC相位控制字的第二调节值，将各路所述j值确定为所述延时芯片的第一调节值。
11.一种多通道DAC同步装置，所述多通道DAC的前端配置有采样时钟，所述多通道DAC中的每一通道中的所述DAC前均电连接延时芯片，其中，所述延时芯片的延时调节时间范围为[0,p]，延时总步数为N，其特征在于，所述多通道DAC同步装置包括：
第一确定模块，用于确定所述采样时钟的采样频率和所述DAC的输出频率；
第二确定模块，用于确定需要各路所述DAC通道中的所述DAC输出信号的初始相位值；
第三确定模块，用于根据所述延时芯片最大延时调节时间和所述采样时钟的采样频率确定第一阈值；
第四确定模块，用于根据所述DAC的输出信号相位调节分辨率预设值确定第二阈值；
第一处理模块，用于当所述采样频率和所述输出频率的比值小于所述第一阈值，采用第一预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值；
第二处理模块，用于当所述采样频率和所述输出频率的比值大于所述第一阈值，采用第二预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值；
第三处理模块，用于所述采样频率和所述输出频率的比值在所述第一阈值和所述第二阈值之前，采用第三预设方法分别调节各路所述DAC通道中所述DAC输出信号的初始相位值。
12.一种存储介质，其特征在于，所述存储介质中存储有计算机程序，所述计算机程序被设置为运行时执行所述权利要求5-10任一项所述的方法。
13.一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现如权利要求5-10任一项所述的方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111641414A (zh) * 2020-06-11 2020-09-08 中国电子科技集团公司第十四研究所 一种基于群延迟滤波器的dac多芯片同步设计
CN113708764A (zh) * 2021-07-30 2021-11-26 西安空间无线电技术研究所 一种基于fpga的多片高速dac同步系统

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010015664A1 (en) * 2000-02-23 2001-08-23 Fujitsu Limited Delay time adjusting method of delaying a phase of an output signal until a phase difference between an input signal and the output signal becomes an integral number of periods other than zero
CN201523374U (zh) * 2009-07-28 2010-07-07 北京物资学院 相位控制字的生成装置及信号发生器
CN101917362A (zh) * 2010-06-25 2010-12-15 杭州万工科技有限公司 一种对多通道模数转换信号的相位补偿方法
CN104993827A (zh) * 2015-07-08 2015-10-21 中国电子科技集团公司第二十四研究所 模数转换器误差估计校正的装置及其方法
CN106569543A (zh) * 2016-09-12 2017-04-19 深圳市鼎阳科技有限公司 一种双通道信号发生器及其输出波形同步方法
CN106612151A (zh) * 2016-12-12 2017-05-03 武汉滨湖电子有限责任公司 一种多通道dds间同步输出设备及同步方法
CN107181491A (zh) * 2016-03-09 2017-09-19 美国亚德诺半导体公司 来自多个数模转换器的输出的同步
CN108631782A (zh) * 2018-05-11 2018-10-09 国蓉科技有限公司 一种基于多通道高速adc相位自校正方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010015664A1 (en) * 2000-02-23 2001-08-23 Fujitsu Limited Delay time adjusting method of delaying a phase of an output signal until a phase difference between an input signal and the output signal becomes an integral number of periods other than zero
CN201523374U (zh) * 2009-07-28 2010-07-07 北京物资学院 相位控制字的生成装置及信号发生器
CN101917362A (zh) * 2010-06-25 2010-12-15 杭州万工科技有限公司 一种对多通道模数转换信号的相位补偿方法
CN104993827A (zh) * 2015-07-08 2015-10-21 中国电子科技集团公司第二十四研究所 模数转换器误差估计校正的装置及其方法
CN107181491A (zh) * 2016-03-09 2017-09-19 美国亚德诺半导体公司 来自多个数模转换器的输出的同步
CN106569543A (zh) * 2016-09-12 2017-04-19 深圳市鼎阳科技有限公司 一种双通道信号发生器及其输出波形同步方法
CN106612151A (zh) * 2016-12-12 2017-05-03 武汉滨湖电子有限责任公司 一种多通道dds间同步输出设备及同步方法
CN108631782A (zh) * 2018-05-11 2018-10-09 国蓉科技有限公司 一种基于多通道高速adc相位自校正方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111641414A (zh) * 2020-06-11 2020-09-08 中国电子科技集团公司第十四研究所 一种基于群延迟滤波器的dac多芯片同步设计
CN113708764A (zh) * 2021-07-30 2021-11-26 西安空间无线电技术研究所 一种基于fpga的多片高速dac同步系统
CN113708764B (zh) * 2021-07-30 2023-12-12 西安空间无线电技术研究所 一种基于fpga的多片高速dac同步系统

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