CN113708764A - 一种基于fpga的多片高速dac同步系统 - Google Patents
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Abstract
本发明公开了一种基于FPGA的多片高速DAC同步系统，包括：同步检测模块，用于对若干片高速DAC器件进行同步性检测，根据同步性检测结果，生成并输出复位使能信号；以及，生成并输出相位调整信号；DAC复位模块，用于复位信号RST的产生与相位调整；数据相位调整模块，用于根据相位调整信号对各高速DAC器件的输入数据进行相位调整；采样时钟产生模块，用于产生各高速DAC器件的采样时钟和FPGA的数据时钟；高速DAC器件，用于在相位调整后的复位信号的驱动下进行复位；以及，在采样时钟控制下，对相位调整后的输入数据进行数模转换后输出。本发明实现了多片高速DAC器件的快速同步，实时保证高速DAC器件对输入数据的正确采样。
Description
技术领域
本发明属于卫星数据处理与传输技术领域，尤其涉及一种基于FPGA的多片高速DAC同步系统。
背景技术
为充分利用频率资源，提高有限频带带宽的数据速率和频谱利用率，需要使用高阶调制方式和数字成型滤波技术，并使用多通道同时传输射频信号。高速DAC器件将完成关键的数字/模拟转换功能，在工程实现时，需要使多片高速DAC同时进行数字/模拟转换，如何保证多片高速DAC的同步成为了关键问题，其同步性能直接影响调制性能。
发明内容
本发明的技术解决问题：克服现有技术的不足，提供一种基于FPGA的多片高速DAC同步系统，根据高速DAC器件的同步性检测结果实现对复位信号和输入数据相位的动态调整，使多片高速DAC器件能够快速同步，实时保证高速DAC器件对输入数据的正确采样，可适用于星载编码调制器等需要使多片高速DAC器件输入输出同步的设计中。
为了解决上述技术问题，本发明公开了一种基于FPGA的多片高速DAC同步系统，包括：同步检测模块、DAC复位模块、数据相位调整模块、采样时钟产生模块和若干片高速DAC器件；其中，同步检测模块、DAC复位模块和数据相位调整模块设置在FPGA芯片上；
同步检测模块，用于对若干片高速DAC器件进行同步性检测，根据同步性检测结果，生成并输出复位使能信号；以及，生成并输出相位调整信号；
DAC复位模块，用于接收同步检测模块输出的复位使能信号，对复位信号RST进行相位调整，得到相位调整后的复位信号，将相位调整后的复位信号输出至各高速DAC器件；
数据相位调整模块，用于接收同步检测模块输出的相位调整信号，根据相位调整信号对各高速DAC器件的输入数据进行相位调整，得到相位调整后的输入数据；
采样时钟产生模块，用于产生各高速DAC器件的采样时钟和FPGA的数据时钟；
高速DAC器件，用于在DAC复位模块输出的相位调整后的复位信号的驱动下进行复位；以及，在采样时钟产生模块输出的采样时钟控制下，对相位调整后的输入数据进行数模转换后输出。
在上述基于FPGA的多片高速DAC同步系统中，高速DAC器件，还用于接收同步检测模块输出的IDC信号，根据的IDC信号进行检测，输出STVF信号和HTVF信号；其中，STVF信号为采样建立时间标志信号，HTVF信号为采样保持时间标志信号。
在上述基于FPGA的多片高速DAC同步系统中，同步检测模块在对若干片高速DAC器件进行同步性检测，根据同步性检测结果，生成并输出复位使能信号时，包括：
(1)产生IDC信号，将IDC信号输出至各高速DAC器件；其中，IDC信号为采样基准信号；
(2)接收各高速DAC器件返回的STVF信号和HTVF信号；
(3)确定各高速DAC器件返回的STVF信号和HTVF信号的判决结果，并记录各判决结果对应的IDC信号的相位；
(4)对IDC信号的相位进行步进调整，并重复(1)～(3)，直至IDC信号的相位遍历了高速DAC器件输入数据的一个数据周期以上；
(5)获取正确相位范围，根据正确相位范围判断各高速DAC器件的同步性，得到高速DAC器件的同步性检测结果；其中，正确相位范围为：STVF信号和HTVF信号均正确时IDC信号的相位范围；
(6)根据同步性检测结果，生成并输出复位使能信号。
在上述基于FPGA的多片高速DAC同步系统中，当STVF信号和HTVF信号均正确，且STVF信号和HTVF信号对应的IDC信号的相位位于正确相位范围内时，确定各高速DAC器件同步；否则，确定各高速DAC器件不同步。
在上述基于FPGA的多片高速DAC同步系统中，当确定各高速DAC器件不同步时，生成并输出复位使能信号。
在上述基于FPGA的多片高速DAC同步系统中，确定各高速DAC器件返回的STVF信号和HTVF信号的判决结果，包括：
当STVF信号为低电平时，确定STVF信号正确；当STVF信号为高电平，确定STVF信号错误；
当HTVF信号为低电平时，确定HTVF信号正确；当HTVF信号为高电平时，确定HTVF信号错误。
在上述基于FPGA的多片高速DAC同步系统中，DAC复位模块在对复位信号RST进行相位调整，得到相位调整后的复位信号，将相位调整后的复位信号输出至各高速DAC器件时，包括：
采样步进方式调整复位信号RST的相位；
将相位调整后的复位信号输出至各高速DAC器件。
在上述基于FPGA的多片高速DAC同步系统中，同步检测模块在生成并输出相位调整信号时，包括：
对各高速DAC器件返回的STVF信号和HTVF信号进行实时采样，得到实时采样数据；
对实时采样数据进行统计和滤毛刺处理，得到相位调整信号；其中，相位调整信号，包括：STPS信号和HTPS信号；其中，STPS信号为数据建立时间相移信号，HTPS信号为数据保持时间相移信号；
将STPS信号和HTPS信号输出至数据相位调整模块。
在上述基于FPGA的多片高速DAC同步系统中，数据相位调整模块，具体用于：
接收同步检测模块输出的STPS信号和HTPS信号；
根据STPS信号和HTPS信号，对高速DAC器件的输入数据DATA进行相位步进调整；其中，当STPS信号有效时，输入数据DATA相位值减小；当HTPS信号有效时，输入数据DATA相位值增加，以保证高速DAC器件对输入数据DATA的正确采样。
在上述基于FPGA的多片高速DAC同步系统中，DAC复位模块在对复位信号RST进行相位调整之前还包括：
判断接收到的复位使能信号是否有效；
若确定接收到的复位使能信号有效，则对复位信号RST进行相位调整。
本发明具有以下优点：
本发明公开了一种基于FPGA的多片高速DAC同步系统，解决了多片高速DAC器件的同步设计问题，根据同步性检测结果对复位信号的相位进行动态调整，避免了由复位信号相位固定导致的多次复位不成功问题，缩短了同步时间；同时，根据同步性检测的实时结果对高速DAC器件输入数据的相位进行动态调整，避免了高速DAC器件对输入数据采样错误问题，实时保证高速DAC器件对输入数据的正确采样。
附图说明
图1是本发明实施例中一种基于FPGA的多片高速DAC同步系统的结构框图；
图2是本发明实施例中一种同步检测模块的工作流程示意图；
图3是本发明实施例中一种DAC复位模块的工作流程示意图；
图4是本发明实施例中一种基于FPGA的多片高速DAC同步系统的工作流程示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明公开的实施方式作进一步详细描述。
如图1，在本实施例中，该基于FPGA的多片高速DAC同步系统，包括：同步检测模块、DAC复位模块、数据相位调整模块、采样时钟产生模块和若干片高速DAC器件。其中，同步检测模块、DAC复位模块和数据相位调整模块设置在FPGA芯片上。
优选的，该基于FPGA的多片高速DAC同步系统的各模块的实现功能如下：
同步检测模块，用于对若干片高速DAC器件进行同步性检测，根据同步性检测结果，生成并输出复位使能信号；以及，生成并输出相位调整信号。
在本实施例中，IDC信号为采样基准信号。STVF信号为采样建立时间标志信号，HTVF信号为采样保持时间标志信号；当STVF信号为低电平时，确定STVF信号正确；当STVF信号为高电平，确定STVF信号错误；当HTVF信号为低电平时，确定HTVF信号正确；当HTVF信号为高电平时，确定HTVF信号错误。CLKD为高速DAC器件采样时钟的分频时钟(由具体的高速DAC器件的使用要求确定)。
优选的，如图2，同步检测模块生成并输出复位使能信号的具体流程可以如下：
步骤(1)，产生IDC信号，将IDC信号输出至各高速DAC器件。
步骤(2)，接收各高速DAC器件返回的STVF信号和HTVF信号。
步骤(3)，确定各高速DAC器件返回的STVF信号和HTVF信号的判决结果，并记录各判决结果对应的IDC信号的相位。
步骤(4)，对IDC信号的相位进行步进调整，并重复步骤(1)～(3)，直至IDC信号的相位遍历了高速DAC器件输入数据的一个数据周期以上。
步骤(5)，获取正确相位范围，根据正确相位范围判断各高速DAC器件的同步性，得到高速DAC器件的同步性检测结果。其中，正确相位范围是指：STVF信号和HTVF信号均正确时IDC信号的相位范围。
步骤(6)，根据同步性检测结果，生成并输出复位使能信号。其中，当STVF信号和HTVF信号均正确，且STVF信号和HTVF信号对应的IDC信号的相位位于正确相位范围内时，确定各高速DAC器件同步；否则，确定各高速DAC器件不同步。进一步的，当确定各高速DAC器件不同步时，生成并输出复位使能信号。
优选的，如图2，同步检测模块生成并输出相位调整信号的具体流程可以如下：
步骤(1)，对各高速DAC器件返回的STVF信号和HTVF信号进行实时采样，得到实时采样数据。
步骤(2)，对实时采样数据进行统计和滤毛刺处理，得到相位调整信号。其中，相位调整信号具体可以包括：STPS信号(数据建立时间相移信号)和HTPS信号(数据保持时间相移信号)。
步骤(3)，将STPS信号和HTPS信号输出至数据相位调整模块。
高速DAC器件，用于接收同步检测模块输出的IDC信号，根据的IDC信号进行检测，输出STVF信号和HTVF信号。
DAC复位模块，用于接收同步检测模块输出的复位使能信号，对复位信号RST进行相位调整，得到相位调整后的复位信号，将相位调整后的复位信号输出至各高速DAC器件。
在本实施例中，如图3，DAC复位模块在接收到同步检测模块输出的复位使能信号后，采样步进方式调整复位信号RST的相位；然后，将相位调整后的复位信号输出至各高速DAC器件。进一步的，DAC复位模块在对复位信号RST进行相位调整之前还包括：判断接收到的复位使能信号是否有效；若确定接收到的复位使能信号有效，则对复位信号RST进行相位调整。
数据相位调整模块，用于接收同步检测模块输出的相位调整信号，根据相位调整信号对各高速DAC器件的输入数据进行相位调整，得到相位调整后的输入数据。
在本实施例中，数据相位调整模块接收同步检测模块输出的STPS信号和HTPS信号；根据STPS信号和HTPS信号，对高速DAC器件的输入数据DATA进行相位步进调整；当STPS信号有效时，输入数据DATA相位值减小；当HTPS信号有效时，输入数据DATA相位值增加，以保证高速DAC器件对输入数据DATA的正确采样。
采样时钟产生模块，用于产生各高速DAC器件的采样时钟和FPGA的数据时钟。
高速DAC器件，还用于在DAC复位模块输出的相位调整后的复位信号的驱动下进行复位；以及，在采样时钟产生模块输出的采样时钟控制下，对相位调整后的输入数据进行数模转换后输出。
需要说明的是，在本实施例中，可以选择Xilinx公司的Virtex5系列FPGA，E2V公司的EV12DS130系列DAC。当然，本发明的方案也适用于其他主流FPGA和DAC。
在上述实施例的基础上，如图4，该基于FPGA的多片高速DAC同步系统的整体工作流程如下：
步骤(1)，同步检测模块产生相位步进的IDC信号，并记录STVF信号和HTVF信号均正确时IDC信号的相位范围，即正确相位范围。
步骤(2)，同步检测模块根据正确相位范围，判断多片高速DAC器件是否同步，并产生复位使能信号。
步骤(3)，DAC复位模块根据复位使能信号，对复位信号进行相位步进调整，并输出。
步骤(4)，重复步骤(1)、(2)，直到同步检测模块判定多片高速DAC器件同步。
步骤(5)，多片高速DAC器件同步后，数据相位调整模块根据同步检测模块输出的相位调整信号，对高速DAC器件的输入数据进行相位步进调整，保证高速DAC器件对输入数据的正确采样。
综上所述，本发明所述的基于FPGA的多片高速DAC同步系统至少具有如下优点：
(1)根据同步性检测结果对复位信号的相位进行动态调整，避免了由复位信号相位固定导致的多次复位不成功问题，缩短了同步时间；
(2)FPGA、DAC元器件个体差异、温度和其他环境因素变化，会导致信号传输时延变化，从而产生DAC采样错误问题。本发明根据同步性检测的实时结果对高速DAC器件输入数据的相位进行动态调整，避免了高速DAC器件对输入数据采样错误问题，实时保证高速DAC器件对输入数据的正确采样。
(3)本发明基于当前主流FPGA实现，不需额外硬件资源，实用性强，可应用于多种需要使多片高速DAC器件输入输出同步的应用场景
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。
Claims (10)
1.一种基于FPGA的多片高速DAC同步系统，其特征在于，包括：同步检测模块、DAC复位模块、数据相位调整模块、采样时钟产生模块和若干片高速DAC器件；其中，同步检测模块、DAC复位模块和数据相位调整模块设置在FPGA芯片上；
同步检测模块，用于对若干片高速DAC器件进行同步性检测，根据同步性检测结果，生成并输出复位使能信号；以及，生成并输出相位调整信号；
DAC复位模块，用于接收同步检测模块输出的复位使能信号，对复位信号RST进行相位调整，得到相位调整后的复位信号，将相位调整后的复位信号输出至各高速DAC器件；
数据相位调整模块，用于接收同步检测模块输出的相位调整信号，根据相位调整信号对各高速DAC器件的输入数据进行相位调整，得到相位调整后的输入数据；
采样时钟产生模块，用于产生各高速DAC器件的采样时钟和FPGA的数据时钟；
高速DAC器件，用于在DAC复位模块输出的相位调整后的复位信号的驱动下进行复位；以及，在采样时钟产生模块输出的采样时钟控制下，对相位调整后的输入数据进行数模转换后输出。
2.根据权利要求1所述的基于FPGA的多片高速DAC同步系统，其特征在于，高速DAC器件，还用于接收同步检测模块输出的IDC信号，根据的IDC信号进行检测，输出STVF信号和HTVF信号；其中，STVF信号为采样建立时间标志信号，HTVF信号为采样保持时间标志信号。
3.根据权利要求2所述的基于FPGA的多片高速DAC同步系统，其特征在于，同步检测模块在对若干片高速DAC器件进行同步性检测，根据同步性检测结果，生成并输出复位使能信号时，包括：
(1)产生IDC信号，将IDC信号输出至各高速DAC器件；其中，IDC信号为采样基准信号；
(2)接收各高速DAC器件返回的STVF信号和HTVF信号；
(3)确定各高速DAC器件返回的STVF信号和HTVF信号的判决结果，并记录各判决结果对应的IDC信号的相位；
(4)对IDC信号的相位进行步进调整，并重复(1)～(3)，直至IDC信号的相位遍历了高速DAC器件输入数据的一个数据周期以上；
(5)获取正确相位范围，根据正确相位范围判断各高速DAC器件的同步性，得到高速DAC器件的同步性检测结果；其中，正确相位范围为：STVF信号和HTVF信号均正确时IDC信号的相位范围；
(6)根据同步性检测结果，生成并输出复位使能信号。
4.根据权利要求3所述的基于FPGA的多片高速DAC同步系统，其特征在于，当STVF信号和HTVF信号均正确，且STVF信号和HTVF信号对应的IDC信号的相位位于正确相位范围内时，确定各高速DAC器件同步；否则，确定各高速DAC器件不同步。
5.根据权利要求4所述的基于FPGA的多片高速DAC同步系统，其特征在于，当确定各高速DAC器件不同步时，生成并输出复位使能信号。
6.根据权利要求3所述的基于FPGA的多片高速DAC同步系统，其特征在于，确定各高速DAC器件返回的STVF信号和HTVF信号的判决结果，包括：
当STVF信号为低电平时，确定STVF信号正确；当STVF信号为高电平，确定STVF信号错误；
当HTVF信号为低电平时，确定HTVF信号正确；当HTVF信号为高电平时，确定HTVF信号错误。
7.根据权利要求3所述的基于FPGA的多片高速DAC同步系统，其特征在于，DAC复位模块在对复位信号RST进行相位调整，得到相位调整后的复位信号，将相位调整后的复位信号输出至各高速DAC器件时，包括：
采样步进方式调整复位信号RST的相位；
将相位调整后的复位信号输出至各高速DAC器件。
8.根据权利要求3所述的基于FPGA的多片高速DAC同步系统，其特征在于，同步检测模块在生成并输出相位调整信号时，包括：
对各高速DAC器件返回的STVF信号和HTVF信号进行实时采样，得到实时采样数据；
对实时采样数据进行统计和滤毛刺处理，得到相位调整信号；其中，相位调整信号，包括：STPS信号和HTPS信号；其中，STPS信号为数据建立时间相移信号，HTPS信号为数据保持时间相移信号；
将STPS信号和HTPS信号输出至数据相位调整模块。
9.根据权利要求8所述的基于FPGA的多片高速DAC同步系统，其特征在于，数据相位调整模块，具体用于：
接收同步检测模块输出的STPS信号和HTPS信号；
根据STPS信号和HTPS信号，对高速DAC器件的输入数据DATA进行相位步进调整；其中，当STPS信号有效时，输入数据DATA相位值减小；当HTPS信号有效时，输入数据DATA相位值增加，以保证高速DAC器件对输入数据DATA的正确采样。
10.根据权利要求1所述的基于FPGA的多片高速DAC同步系统，其特征在于，DAC复位模块在对复位信号RST进行相位调整之前还包括：
判断接收到的复位使能信号是否有效；
若确定接收到的复位使能信号有效，则对复位信号RST进行相位调整。
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| CN114326525B (zh) * | 2021-12-31 | 2023-06-16 | 武汉邮电科学研究院有限公司 | 一种高速dac同步调试系统及调试方法 |
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