CN114326525A

CN114326525A - 一种高速dac同步调试系统及调试方法

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Publication number: CN114326525A
Application number: CN202111671648.8A
Authority: CN
Inventors: 江风; 张旭; 曾韬; 罗鸣
Original assignee: Wuhan Research Institute of Posts and Telecommunications Co Ltd
Current assignee: Wuhan Research Institute of Posts and Telecommunications Co Ltd
Priority date: 2021-12-31
Filing date: 2021-12-31
Publication date: 2022-04-12
Anticipated expiration: 2041-12-31
Also published as: CN114326525B

Abstract

一种高速DAC同步调试系统及调试方法，涉及数据通信领域，系统包括：时钟模块产生同频高频时钟信号；FPGA芯片同步每路高速DAC内部的多比特并行数据，在多比特并行数据同步完成后，还通过相同的测试码型判断不同路高速DAC是否同步，若否，产生至少两路调节延时的控制信号分别发送给延时时钟模块；时钟延时模块接收同频高频时钟信号，根据控制信号调整同频高频时钟信号的延时，将调整延时后的同频高频时钟信号发给对应的高速DAC；每次时钟延时模块调整延时后，FPGA芯片重新通过相同的测试码型判断不同路高速DAC是否同步，直至所有高速DAC同步。本发明自动补偿不同路高速DAC的延时，无需额外设置补偿器件。

Description

一种高速DAC同步调试系统及调试方法

技术领域

本发明涉及数据通信领域，具体涉及一种高速DAC同步调试系统及调试方法。

背景技术

在通信系统中由于随着数据传输量的逐步提高，特别是在带宽受限的情况下，为了提升频谱利用率需要采用高阶调制方法，如8PSK(8Phase Shift Keying，8相相移键控)或是16QAM(16Quadrature Amplitude Modulation，16进制正交振幅调制)。使用8PSK、16QAM调制编码需要用4电平编码调制，因此需要使用高速DAC(数模转换器)作为发送端发送调制信号。在此过程中保持两路高速DAC输出的信号严格同步，才能将两路高速DAC输出的调制信号相乘到两路正交IQ分量上，编码调制过程才能正确实现。而如果涉及到双偏振8PSK或是双偏振16QAM调制时，则需要同时控制4路高速DAC实现信号编码及调制，也因此需要实现多路高速DAC的同步。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种高速DAC同步调试系统及调试方法，自动校验至少两路高速DAC输出数据的延时差，并能够自动补偿不同路高速DAC的延时。

为达到以上目的，一方面，采取一种高速DAC同步调试系统，包括时钟模块、FPGA芯片、至少两个时钟延时模块、以及与时钟延时模块一一对应的高速DAC；

时钟模块，用于产生FPGA系统时钟信号、同源参考时钟信号以及同频高频时钟信号；

FPGA芯片，接收所述FPGA系统时钟信号和同源参考时钟信号，用于同步每路高速DAC内部的多比特并行数据，在多比特并行数据同步完成后，还用于通过相同的测试码型判断不同路高速DAC是否同步，若否，产生至少两路调节延时的控制信号分别发送给延时时钟模块；

时钟延时模块，用于接收同频高频时钟信号，还用于根据控制信号调整同频高频时钟信号的延时，将调整延时后的同频高频时钟信号发给对应的高速DAC作为输入时钟；

每次时钟延时模块调整延时后，FPGA芯片重新通过相同的测试码型判断不同路高速DAC是否同步，直至所有高速DAC同步。

优选的，每个时钟延时模块包括：

信号转换模块，用于接收FPGA芯片的数字控制信号并转换为模拟控制信号；

可调延时芯片，用于在控制信号的控制下，对同频高频时钟信号实现0-360度的相移，同频高频时钟信号的频率范围为8GHz到18GHz。

优选的，所述系统还包括驱动器，所述FPGA芯片还用于在所有高速DAC同步后，产生并行的数据信号发送给每一路高速DAC，每一路高速DAC收到数据信号并转换为模拟信号后发送给驱动器，驱动器用于驱动IQ调制器。

优选的，所述FPGA芯片同步每路高速DAC内部的多比特并行数据包括：

对于每一路高速DAC内部，FPGA芯片依次向第1比特数据和第2比特数据循环发送相同的测试码型，并接收该高速DAC的反馈信号；将反馈信号和原始发送的测试码型按位进行逻辑与操作，判断生成码型是否与测试码型相同，若是，实现两比特数据位的同步；若否，在FPGA芯片内部对第1比特数据或第2比特数据进行延时操作，直至生成码型与测试码型相同；

当实现两比特数据位的同步后，依次增加后面一个比特数据再次进行同步校验，直至FPGA芯片内部的所有比特数据位同步完成。

优选的，所述通过相同的测试码型判断不同路高速DAC是否同步，包括：

FPGA芯片发送相同的测试码型给至少两路高速DAC，将其中两路高速DAC的反馈信号每一位逐次进行逻辑与操作，再将生成的数据循环与原始发送的测试码型的每一位数据进行逻辑与操作，得到结果，判断结果是否与原始发送的测试码型一致，若是，实现两路高速DAC同步，若否，调整对应可调延时芯片的延时大小，且每调整一次延时大小，重复同步校验一次，直至实现两路高速DAC同步；

当有多路高速DAC时，逐一增加并进行同步校验。

另外，还提供一种基于上述高速DAC同步调试系统的调试方法，包括步骤：

S1.时钟模块产生FPGA系统时钟信号、同源参考时钟信号以及同频高频时钟信号；

S2.FPGA芯片接收FPGA系统时钟信号和同源参考时钟信号，同步每路高速DAC内部的多比特并行数据；

S3.FPGA芯片通过相同的测试码型逐步对不同路高速DAC进行同步操作，每次不同步时，FPGA芯片产生至少两路调节延时的控制信号分别发送给时钟延时模块，时钟延时模块接收同频高频时钟信号，并根据控制信号调整同频高频时钟信号的延时，调整后的同频高频时钟信号发给对应高速DAC作为输入时钟，直至所有路高速DAC同步完成。

优选的，每个时钟延时模块包括信号转换模块和可调延时芯片，信号转换模块接收FPGA芯片的数字控制信号并转换为模拟控制信号，控制可调延时芯片对同频高频时钟信号实现0-360度的相移，同频高频时钟信号的频率范围为8GHz到18GHz。

优选的，所述S2具体包括：

对于每一路高速DAC内部，FPGA芯片依次向第1比特数据位和第2比特数据位循环发送相同的测试码型，并接收该高速DAC的反馈信号；将反馈信号和原始发送的测试码型按位进行逻辑与操作，判断生成码型是否与测试码型相同，若是，实现两比特数据位的同步；若否，在FPGA芯片内部对第1比特数据位或第2比特数据位进行延时操作，直至生成码型与测试码型相同；

当实现两比特数据位的同步后，依次增加后面一个比特数据位再次进行同步校验，直至FPGA芯片内部的所有比特数据位同步完成。

优选的，所述S3中FPGA芯片通过相同的测试码型逐步对不同路高速DAC进行同步操作，包括：

FPGA芯片发送相同的测试码型给至少两路高速DAC，将其中两路高速DAC和的反馈信号每一位逐次进行逻辑与操作，再将生成的数据循环与原始发送的测试码型的每一位数据进行逻辑与操作，得到结果，判断结果是否与原始发送的测试码型一致，若是，实现两路高速DAC同步，若否，调整对应可调延时芯片的延时大小，且每调整一次延时大小，重复同步校验一次，直至实现两路高速DAC同步；

当有多路高速DAC时，逐一增加并进行同步校验。

优选的，所述判断结果是否与原始发送的测试码型一致，若是，得到一个与原始测试码型序列比特数一致且全为1的序列；若否，得到一个与原始测试码型序列比特数一致但含有一个或多个0的序列。

上述技术方案中的一个具有如下有益效果：

本发明能够自动校验至少两路高速DAC输出数据的延时差，并反馈调节到时钟延时模块实现延时控制，自动补偿不同路高速DAC的延时，使得所有高速DAC实现数据同步输出。

附图说明

图1为本发明实施例一种高速DAC同步调试系统的示意图。

附图标记：

1、时钟模块；2、FPGA芯片；3、时钟延时模块；31、信号转换模块；32、可调延时芯片；4、高速DAC；5、驱动器。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

如图1所示，本发明提供一种高速DAC同步调试系统的实施例，该系统包括时钟模块1、FPGA芯片2、至少两个时钟延时模块3和至少两路高速DAC 4，并且时钟延时模块3和高速DAC 4的路数相同，且一一对应。

时钟模块1，用于产生FPGA系统时钟信号、同源参考时钟信号以及同频高频时钟信号，其中FPGA系统时钟信号和同源参考时钟信号发送给FPGA芯片2，同频高频时钟信号发送给每个时钟延时模块3。

FPGA芯片2，接收FPGA系统时钟信号和同源参考时钟信号，用来同步每路高速DAC4内部的多比特并行数据，在多比特并行数据同步完成后，FPGA芯片2还用于通过相同的测试码型判断不同路高速DAC 4是否同步，若是，说明不同路高速DAC 4同步；若否，产生至少两路调节延时的控制信号分别发送给延时时钟模块3。

时钟延时模块3，用于接收同频高频时钟信号，还用于根据FPGA芯片2产生的控制信号调整同频高频时钟信号的延时，将调整延时后的同频高频时钟信号发给对应的高速DAC 4。

并且，在每次时钟延时模块3调整延时之后，FPGA芯片2重新通过相同的测试码型判断不同路高速DAC 4是否同步，直至所有高速DAC 4同步。

在上述高速DAC 4同步调试系统中，FPGA芯片2还包括高速收发器和IO口，时钟模块1产生的同源参考时钟信号发送给高速收发器，FPGA芯片2通过IO口将控制信号发送给时钟延时模块3。

进一步的，每个时钟延时模块3包括信号转换模块31和可调延时芯片32。

信号转换模块31，用于接收FPGA芯片2的数字控制信号，并转换为模拟控制信号，用以驱动可调延时芯片3。

可调延时芯片32，用于在控制信号的控制下，对同频高频时钟信号实现0-360度的相移，同频高频时钟信号的频率范围为8GHz到18GHz。

在一些实施例中，上述系统还包括驱动器5，FPGA芯片2还用来在所有高速DAC 4完成同步之后，产生并行的数据信号经过调制后，直接发送给每一路高速DAC 4，高速DAC 4接收到数字的数据信号后转换成模拟的数据信号，通过正向输出端输出给驱动器5，驱动器5用来将数据信号放大到适当大小来驱动IQ调制器。进一步的，时钟模块1产生的同源参考时钟信号发送给高速收发器，使得两路高速DAC 4接收的数据信号时钟数据信号同频。

上述系统中，FPGA芯片2中同步每路高速DAC 4内部的多比特并行数据包括：

以图1为例，包括多路高速DAC 4，高速DAC 4内部包含多比特数据，分为第1比特、第2比特、……、第N比特。对于每一路高速DAC 4内部，FPGA芯片2依次向第1比特数据位和第2比特数据位循环发送相同的测试码型，经过高速DAC 4进行信号的数模转换后，测试码型通过高速DAC 4的负向端反馈到FPGA芯片2，FPGA芯片2接收该高速DAC 4反馈信号，并且高速DAC 4的输出幅度可调至FPGA芯片2收发器可接收范围。

FPGA芯片2将反馈信号和原始发送的测试码型按位进行逻辑与操作，并判断反馈信号中生成码型是否与原始发送的测试码型相同，若是，会得到一个与原始发送的测试码型相同位长且全为1的序列，实现两比特数据位的同步；若否，会得到一个与发送的测试码相同位长、但含有一个或多个0的序列，此时需要在FPGA芯片2内部对第1比特数据位或第2比特数据位进行延时操作，具体为测试码型的按比特位进行移位延时操作，直至生成码型与测试码型相同，即可实现比特数据位的同步。

当实现两比特数据位的同步后，依次增加后面一个比特数据位，按照上述方式再次进行同步校验，直至FPGA芯片2内部的所有比特位同步完成。FPGA芯片2记录好高速DAC 4内多比特之间的不同延时，以后发送给高速DAC 4测试码型时，都插入这个固定延时，一个高速DAC 4内所有比特数据位同步完成。

上述系统中，FPGA芯片2通过相同的测试码型判断不同路高速DAC是否同步，包括：

高速DAC 4内的多比特数据位同步完成后，FPGA芯片2继续循环发送相同的测试码型给所有路高速DAC 4，测试码型通过高速DAC 4的负向端反馈到FPGA芯片2。FPGA芯片2将其中两路高速DAC 4的反馈信号每一位逐次进行逻辑与操作，再将逻辑与操作后生成的数据，循环与原始发送的测试码型的每一位数据进行逻辑与操作，得到结果。

判断该结果是否与原始发送的测试码型一致，如果是，会得到一个与原始发送的测试码型序列比特数一致且全为1的序列，说明实现了两路高速DAC同步。如果否，会得到一个与原始发送的测试码型序列比特数一致但含有一个或多个0的序列，此时需要FPGA芯片2调整对应可调延时芯片32的延时，且每调整一次延时，重复上面不同路高速DAC 4的同步校验一次，直至实现两路高速DAC同步。

当有多路高速DAC 4时，逐一增加高速DAC 4，并重复上面不同路高速DAC 4的同步校验过程，直至所有路DAC 4的同步完成。

为了更加清楚的实现所有路高速DAC 4的同步，可以先对第一路高速DAC 4和第二路高速DAC 4同步，然后增加第三路高速DAC4进行同步，直至增加到最后一路高速DAC 4。

另外，进行不同路高速DAC 4同步时，以两路高速DAC 4为例，假定每一路高速DAC4内部具有6比特数据，FPGA芯片2可以一次发送12比特(2个6比特)的测试码型给该两路高速DAC 4；也可以一次发送两路高比特位的测试码型给该两路高速DAC 4。

本发明还提供一个高速DAC同步调试系统的调试方法的实施例，包括步骤：

S1.时钟模块1产生FPGA系统时钟信号、同源参考时钟信号以及同频高频时钟信号；

S2.FPGA芯片2接收FPGA系统时钟信号和同源参考时钟信号，同步每路高速DAC 4内部的多比特并行数据；

S3.FPGA芯片2通过相同的测试码型逐步对不同路高速DAC 4进行同步操作，每次不同步时，FPGA芯片2产生至少两路调节延时的控制信号分别发送给时钟延时模块3，时钟延时模块3接收同频高频时钟信号，并根据控制信号调整同频高频时钟信号的延时，调整后的同频高频时钟信号发给对应高速DAC 4作为输入时钟，直至所有路高速DAC 4同步完成。

进一步的，每个时钟延时模块3包括信号转换模块31和可调延时芯片32。信号转换模块31接收FPGA芯片2的数字控制信号，并转换为模拟控制信号，用以驱动可调延时芯片3。可调延时芯片32在控制信号的控制下，对同频高频时钟信号实现0-360度的相移，同频高频时钟信号的频率范围为8GHz到18GHz。

进一步的，对于包括驱动器的系统，上述调试方法还包括：所有路高速DAC 4同步完成之后，FPGA芯片2产生并行的数据信号并经过调制后，直接发送给每一路高速DAC 4，高速DAC 4接收到数字的数据信号后转换成模拟的数据信号，通过正向输出端输出给驱动器5。

上述步骤S2中，同步每路高速DAC 4内部的多比特并行数据，具体包括：

在每个高速DAC 4内所有比特数据位同步完成后，上述步骤S3中，FPGA芯片2通过相同的测试码型判断不同路高速DAC 4是否同步，包括：

FPGA芯片2继续循环发送相同的测试码型给至少两路路高速DAC 4，测试码型通过高速DAC 4的负向端反馈到FPGA芯片2。FPGA芯片2将其中两二路高速DAC 4的反馈信号每一位逐次进行逻辑与操作，再将逻辑与操作后生成的数据，循环与原始发送的测试码型的每一位数据进行逻辑与操作，得到结果。

判断该结果是否与原始发送的测试码型一致，如果是，会得到一个与原始发送的测试码型序列比特数一致且全为1的序列，说明实现了两路高速DAC 4同步。如果否，会得到一个与原始发送的测试码型序列比特数一致但含有一个或多个0的序列，此时需要FPGA芯片2调整对应可调延时芯片32的延时，且每调整一次延时，重复上面不同路高速DAC 4的同步校验一次，直至实现两路高速DAC同步。

当有多路高速DAC 4时，逐一增加高速DAC 4，并重复上面不同路高速DAC 4的同步校验过程，直至所有路高速DAC 4的同步完成。

以上仅为本发明的实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均包含在申请待批的本发明的权利要求范围之内。

Claims

1.一种高速DAC同步调试系统，其特征在于，包括时钟模块、FPGA芯片、至少两个时钟延时模块、以及与时钟延时模块一一对应的高速DAC；

2.如权利要求1所述的高速DAC同步调试系统，其特征在于，每个时钟延时模块包括：

3.如权利要求2所述的高速DAC同步调试系统，其特征在于，所述系统还包括驱动器，所述FPGA芯片还用于在所有高速DAC同步后，产生并行的数据信号发送给每一路高速DAC，每一路高速DAC收到数据信号并转换为模拟信号后发送给驱动器，驱动器用于驱动IQ调制器。

4.如权利要求2所述的高速DAC同步调试系统，其特征在于，所述FPGA芯片同步每路高速DAC内部的多比特并行数据包括：

5.如权利要求2所述的高速DAC同步调试系统，其特征在于，所述通过相同的测试码型判断不同路高速DAC是否同步，包括：

当有多路高速DAC时，逐一增加并进行同步校验。

6.一种基于权利要求1所述高速DAC同步调试系统的调试方法，其特征在于，包括步骤：

7.如权利要求6所述的高速DAC同步调试系统的调试方法，其特征在于，每个时钟延时模块包括信号转换模块和可调延时芯片，信号转换模块接收FPGA芯片的数字控制信号并转换为模拟控制信号，控制可调延时芯片对同频高频时钟信号实现0-360度的相移，同频高频时钟信号的频率范围为8GHz到18GHz。

8.如权利要求7所述的高速DAC同步调试系统的调试方法，其特征在于，所述S2具体包括：

9.如权利要求7所述的高速DAC同步调试系统的调试方法，其特征在于，所述S3中FPGA芯片通过相同的测试码型逐步对不同路高速DAC进行同步操作，包括：

当有多路高速DAC时，逐一增加并进行同步校验。

10.如权利要求9所述的高速DAC同步调试系统的调试方法，其特征在于，所述判断结果是否与原始发送的测试码型一致，若是，得到一个与原始测试码型序列比特数一致且全为1的序列；若否，得到一个与原始测试码型序列比特数一致但含有一个或多个0的序列。