CN109525323B - 一种发送端自适应同步方法及系统 - Google Patents

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Abstract

一种发送端自适应同步方法及系统，涉及偏振复用相干光通信高阶调制系统中的实时发送领域，方法包括将四个高速DAC芯片的差分信号负端口输出的四路信号合路，并还回输入给FPGA或者ASIC芯片；高速DAC芯片的差分信号正端口的输出作为调制信号输入双偏振IQ调制器；检测还回信号的误码率，并以输入四个高速DAC芯片中的一路信号为基准，通过循环移位的方式，依次对其他三路信号进行同步。本发明能够自动调整发送端四个高速DAC芯片的输出同步，降低成本且纠错效率高。

Description

一种发送端自适应同步方法及系统
技术领域
本发明涉及偏振复用相干光通信高阶调制系统中的实时发送领域，具体来讲涉及一种发送端自适应同步方法及系统。
背景技术
近年来随着网络通信技术的迅猛发展，偏振复用相干光通信系统以其频率选择性好，频谱效率高等特点被广泛应用于各类长距离，骨干网传输系统中。随着网络容量需求的增加，高阶调制系统如8PSK(8Phase Shift Keying，8移相键控)，16QAM(16QuadratureAmplitude Modulation，16进制正交幅度调制)技术的开发实施工作也正在被广泛深入的研究。
高速DAC芯片是高阶调制偏振复用相干光通信系统发送端中不可或缺的器件，它将发送端的FPGA(FieldProgrammable Gate Array，现场可编程阵列)或者ASIC(Application Specific Integrated Circuit，专用集成电路)数据处理芯片发送出的4路调制数据转换成模拟信号后，输入给双偏振调制器对光信号进行调制。因此需要保证这4路高速DAC输出的调制信号在进入调制器时时序上是对齐的，这样才能确保接收端信号的正确解调。
然而在双偏振高阶实时发送系统中，当使用高速DAC(Digital to analogconverter，数模转换器)芯片来发送两个偏振的I路和Q路数据时，由于高速DAC芯片的内部结构，其输入的N位数据端需要进行移位使其在内部对齐后，才能进行正常的数模转换工作，这会造成多个高速DAC芯片的输出信号之间有不同时钟周期的延迟、前后错位的现象，进而造成接收端数据解调错误。对于此种现象的检测和调整，一般需用专用的检测设备，例如示波器等辅助工具，不仅纠错效率低下，而且成本较高。
发明内容
针对现有技术中存在的缺陷，本发明的目的在于提供一种发送端自适应同步方法及系统，自动调整发送端四个高速DAC芯片的输出同步，降低成本且纠错效率高。
为达到以上目的，一方面，采取一种发送端自适应同步方法，包括步骤：将四个高速DAC芯片的差分信号负端口输出的四路信号合路，并还回输入给FPGA或者ASIC芯片；高速DAC芯片的差分信号正端口的输出作为调制信号输入双偏振IQ调制器；检测还回信号的误码率，并以输入四个高速DAC芯片中的一路信号为基准，通过循环移位的方式，依次对其他三路信号进行同步。
优选的，所述FPGA或者ASIC芯片对还回的信号进行误码检测，当发现误码率高于阈值时，输出失步信号，并对四个高速DAC芯片的四路信号进行同步。
优选的，所述对四路信号进行同步包括：
在FPGA或者ASIC芯片内产生测试数据，发送给两个高速DAC芯片，使两个高速DAC芯片分别输出测试信号并合路；
对合路还回后的测试信号进行误码检测，当误码率高于阈值时，以一个高速DAC芯片的输入信号为基准，使另一个高速DAC芯片输入的信号依次进行循环移位，直至所述误码率低于阈值；
保留作为基准的高速DAC芯片，采用相同的方式依次使其余两个高速DAC芯片输出测试信号的误码率低于阈值。
优选的，所述测试数据为PRBS7伪随机测试码数据，所述四路信号同步后，FPGA或者ASIC芯片输出调制数据给四个高速DAC芯片。
另一方面，还提供一种发送端自适应同步系统，包括FPGA或者ASIC芯片、双偏振IQ调制器、以及四个高速DAC芯片，所述FPGA或者ASIC芯片内部具有高速接收通道和四路高速发送通道；
四个高速DAC芯片用于分别接收四路高速发送通道的信号并进行数模转换，还用于从差分信号负端口和正端口分别输出信号；
双偏振IQ调制器用于对所述差分信号正端口输出的信号进行调制；
所述系统还包括合路器，其用于将四路差分信号负端口输出的信号进行合路，并还回输入给FPGA或者ASIC芯片的高速接收通道；
所述FPGA或者ASIC芯片用于以一个高速DAC芯片的输入信号为基准，通过循环移位的方式，依次对其他三路信号进行同步。
优选的，所述系统还包括：
上位机，其用于控制所述FPGA或者ASIC芯片的同步流程；
同步时钟源，其用于为FPGA或者ASIC芯片、以及四个高速DAC芯片提供同步时钟。
优选的，所述FPGA或者ASIC芯片包括：
测试数据产生模块，其用于产生四个高速DAC芯片的测试数据；
误码检测模块，其用于检测所述高速接收通道接收的还回信号的误码率，并向所述上位机输出检测结果。
优选的，所述FPGA或者ASIC芯片还包括：
四个选择器，每个选择器用于根据所述上位机的控制，输出全0数据或测试数据；
四个移位模块，分别接收四个选择器输出的数据，并通过高速发送通道发送给四个高速DAC芯片。
优选的，所述四个移位模块包括一个固定移位模块和三个自适应移位模块，所述固定移位模块将对应的一个高速DAC芯片数据移位值延迟锁定，所述每个自适应移位模块用于对选择器输出的测试信号进行循环移位延迟，直至其对应的高速DAC芯片输出的测试信号与所述锁定的高速DAC芯片输出的测试信号同步。
优选的，所述FPGA或者ASIC芯片还包括调制数据产生模块，其用于产生四路调制数据，当四路高速DAC芯片输出的信号同步时，所述选择器选择调制数据输出给高速DAC芯片。
上述技术方案中的一个技术方案具有如下有益效果：
1、通过对FPGA或者ASIC芯片进行设置，以四个高速DAC芯片中的一路信号为基准，通过循环移位的方式，依次对其他三路信号进行同步，直至达到还回信号的误码率达到阈值以下。通过检测还回信号的方式判断同步，避免使用专用检测设备，降低成本。
2、脱离专利检测设备等辅助工具，通过循环移位的方式实现同步调整，检测过程和同步过程均可以自动进行，提高了系统的纠错效率。
附图说明
图1为本发明实施例发送端自适应同步系统示意图。
具体实施方式
以下结合附图及实施例对本发明作进一步详细说明。
本实施例提供一种发送端自适应同步方法，适用于高阶调制偏振复用相干光通信系统，包括步骤：
将四个高速DAC芯片的差分信号负端口输出的四路信号合路，然后还回输入给FPGA或者ASIC芯片的高速接收通道；并且，将四个高速DAC芯片的差分信号正端口的输出，作为调制信号输入双偏振IQ调制器。
在FPGA或者ASIC芯片中，通过检测还回信号的误码率判断差分信号负端口输出的四路信号是否对齐，并以输入四个高速DAC芯片中的一路信号为基准，通过循环移位的方式，依次对其他三路信号进行同步。
具体的，FPGA或者ASIC芯片预先设置一个阈值，阈值的选取可以根据不同的情况设定，当高速接收通道接收的误码率高于阈值时，视为信号不同步，输出失步信号，需要对四个高速DAC芯片的四路信号进行同步。当高速接收通道接收的误码率低于阈值时，视为信号同步，FPGA或者ASIC芯片输出调制数据给四个高速DAC芯片。
对四路信号进行同步的具体过程包括：
首先，FPGA或者ASIC芯片内产生测试数据，本实施例中产生PRBS7伪随机测试码数据，发送给两个高速DAC芯片，使两个高速DAC芯片分别输出测试信号，并进行合路后还回。
其次，对按照合路还回的测试信号进行误码检测，当误码率高于阈值时，以一个高速DAC芯片的输入信号为基准，对另一个高速DAC芯片输入的信号依次进行循环移位，同时继续进行误码检测，直至还回的信号误码率低于阈值，视为两个高速DAC芯片的输出信号同步。
然后，保留作为基准的高速DAC芯片，采用上述相同的方式，依次对另外两个高速DAC芯片的输出信号分别进行同步，直至另外两个高速DAC芯片的输出信号还回时误码率分别低于阈值，完成四个高速DAC芯片的差分信号负端口输出的四路信号全部对齐，说明四路信号同步。
如图1所示，本发明的还提供一种发送端自适应同步系统的实施例，包括FPGA或者ASIC芯片、双偏振IQ调制器、上位机、同步时钟源、合路器；以及四个高速DAC芯片。其中，FPGA或者ASIC芯片内部具有高速接收通道和四路高速发送通道，四个高速DAC芯片用于分别接收四路高速发送通道的信号并进行数模转换，还用于从差分信号负端口和正端口分别输出信号。
双偏振IQ调制器用于对所述差分信号正端口输出的信号进行调制。
合路器用于将四路差分信号负端口输出的信号进行合路，并还回输入给FPGA或者ASIC芯片的高速接收通道。
FPGA或者ASIC芯片用于以一个高速DAC芯片的输入信号为基准，通过循环移位的方式，依次对其他三路信号进行同步。
上位机用于控制所述FPGA或者ASIC芯片的同步流程。
同步时钟源用于为FPGA或者ASIC芯片、以及四个高速DAC芯片提供同步时钟。
上述FPGA或者ASIC芯片具体包括：测试数据产生模块、误码检测模块、调制数据产生模块、四个选择器和四个移位模块。其中，测试数据产生模块用于产生四个高速DAC芯片的测试数据；误码检测模块用于检测高速接收通道接收的还回信号的误码率，并向上位机输出检测结果。调制数据产生模块用于产生四路调制数据；每个选择器用于根据上位机的控制，输出全0数据、测试数据或调制数据给四个四个移位模块。四个移位模块用于分别接收四个选择器输出的数据，并通过高速发送通道发送给四个高速DAC芯片。
高速接收通道接收合路还回的信号，并送给误码检测模块检测，误码检测模块检测到误码率低于阈值时，说明四个高速DAC芯片输出的信号是同步的，误码检测模块输出同步信号给上位机，上位机控制选择器输出调制数据给移位模块，四个移位模块将数据输出给对应的高速DAC芯片，高速DAC芯片输出信号给双偏振IQ调制器进行有效调制。
如果误码检测模块检测到误码率高于阈值时，说明四个高速DAC芯片输出的信号是不同步的，误码检测模块输出失步信号给上位机，上位机通过控制选择器的输出，来实现信号同步。
具体的，如图1所示，四个移位模块包括一个固定移位模块和三个自适应移位模块，分别对应一个选择器和一个高速发送通道。首先，上位机控制选择器0和选择器1输出测试数据，如PRBS7伪随机测试码数据，控制选择器2和选择器3输出全0数据，同时通过误码检测模块检测高速接收通道接收合路还回信号的误码率。固定移位模块将高速发送通道0数据移位值延迟锁定在64位置值，若是误码率高于阈值，自适应移位模块1对收到的数据不断进行0到128位置值的循环移位延迟，直至误码检测模块检测到信号的误码率低于阈值，表明高速DAC芯片0和高速DAC芯片1差分信号负端口输出的信号已经同步对齐，发送同步信号给上位机，此时自适应移位模块1的移位锁定，移位功能关闭。
然后上位机控制选择器1输出全0数据，选择器2输出同样的测试数据，按照上述方式进行高速DAC芯片0和高速DAC芯片2差分信号负端口输出的信号同步对齐，此时自适应移位模块2的移位锁定。
上位机接收到同步信号后，控制选择器2输出全0数据，选择器3输出同样的测试数据，再次按照上述方式进行高速DAC芯片0和高速DAC芯片3差分信号负端口输出的信号同步对齐，此时自适应移位模块3的移位锁定。至此，四个高速DAC芯片差分信号负端口输出的信号全部完成同步对齐，上位机再控制所有选择器全部输出调制数据，则此时调制数据也处于对齐状态，通过高速发送通道输出给高速DAC芯片，进一步输出给双偏振IQ调制器，进行有效的调制。
本发明不局限于上述实施方式，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围之内。本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (8)

1.一种发送端自适应同步方法，其特征在于，包括步骤：
将四个高速DAC芯片的差分信号负端口输出的四路信号合路，并还回输入给FPGA或者ASIC芯片；高速DAC芯片的差分信号正端口的输出作为调制信号输入双偏振IQ调制器；
检测还回信号的误码率，并以输入四个高速DAC芯片中的一路信号为基准，通过循环移位的方式，依次对其他三路信号进行同步；
所述FPGA或者ASIC芯片对还回的信号进行误码检测，当发现误码率高于阈值时，输出失步信号，并对四个高速DAC芯片的四路信号进行同步；
在FPGA或者ASIC芯片内产生测试数据，发送给两个高速DAC芯片，使两个高速DAC芯片分别输出测试信号并合路；
对合路还回后的测试信号进行误码检测，当误码率高于阈值时，以一个高速DAC芯片的输入信号为基准，使另一个高速DAC芯片输入的信号依次进行循环移位，直至所述误码率低于阈值；
保留作为基准的高速DAC芯片，采用相同的方式依次使其余两个高速DAC芯片输出测试信号的误码率低于阈值。
2.如权利要求1所述的发送端自适应同步方法，其特征在于：所述测试数据为PRBS7伪随机测试码数据，所述四路信号同步后，FPGA或者ASIC芯片输出调制数据给四个高速DAC芯片。
3.一种基于权利要求1所述的发送端自适应同步方法的发送端自适应同步系统，包括FPGA或者ASIC芯片、双偏振IQ调制器、以及四个高速DAC芯片，其特征在于：所述FPGA或者ASIC芯片内部具有高速接收通道和四路高速发送通道；
四个高速DAC芯片用于分别接收四路高速发送通道的信号并进行数模转换，还用于从差分信号负端口和正端口分别输出信号；
双偏振IQ调制器用于对所述差分信号正端口输出的信号进行调制；
所述系统还包括合路器，其用于将四路差分信号负端口输出的信号进行合路，并还回输入给FPGA或者ASIC芯片的高速接收通道；
所述FPGA或者ASIC芯片用于以一个高速DAC芯片的输入信号为基准，通过循环移位的方式，依次对其他三路信号进行同步。
4.如权利要求3所述的发送端自适应同步系统，其特征在于，所述系统还包括：
上位机，其用于控制所述FPGA或者ASIC芯片的同步流程；
同步时钟源，其用于为FPGA或者ASIC芯片、以及四个高速DAC芯片提供同步时钟。
5.如权利要求4所述的发送端自适应同步系统，其特征在于，所述FPGA或者ASIC芯片包括：
测试数据产生模块，其用于产生四个高速DAC芯片的测试数据；
误码检测模块，其用于检测所述高速接收通道接收的还回信号的误码率，并向所述上位机输出检测结果。
6.如权利要求5所述的发送端自适应同步系统，其特征在于，所述FPGA或者ASIC芯片还包括：
四个选择器，每个选择器用于根据所述上位机的控制，输出全0数据或测试数据；
四个移位模块，分别接收四个选择器输出的数据，并通过高速发送通道发送给四个高速DAC芯片。
7.如权利要求6所述的发送端自适应同步系统，其特征在于：所述四个移位模块包括一个固定移位模块和三个自适应移位模块，所述固定移位模块将对应的一个高速DAC芯片数据移位值延迟锁定，所述每个自适应移位模块用于对选择器输出的测试信号进行循环移位延迟，直至其对应的高速DAC芯片输出的测试信号与所述锁定的高速DAC芯片输出的测试信号同步。
8.如权利要求6所述的发送端自适应同步系统，其特征在于，所述FPGA或者ASIC芯片还包括调制数据产生模块，其用于产生四路调制数据，当四路高速DAC芯片输出的信号同步时，所述选择器选择调制数据输出给高速DAC芯片。
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