CN115589280A - 一种基于fpga的多采样率通道同步系统及方法 - Google Patents

Abstract

本发明涉及一种基于FPGA的多采样率通道同步系统和方法，属于软件无线电技术领域，解决了现有技术中数据都是而带来延迟及失真的问题。主要通过上位机的人机交互界面获取用户目标参数信息和基带信号信息并下发待同步的至少两路基带信号，通过DSP进行调制并基于所述FPGA反馈的延迟时间信号对至少两路基带信号进行相应的延迟形成至少两路初始同步信号以及FPGA对信号的计算、调整及合成，最终通过DA芯片将得到的同步信号进行输出。实现了无需消耗额外的硬件资源即可达到输出零失真零延迟到目的。

Description

一种基于FPGA的多采样率通道同步系统及方法

技术领域

本发明涉及软件无线电技术领域，尤其涉及一种基于FPGA的多采样率通道同步系统及方法。

背景技术

软件无线电是具有可重配置硬件平台的无线设备，可以跨越多种通信标准。因为具有更低的成本、更大的灵活性和更高的性能，软件无线电已迅速成为军事、公共安全和商用无线领域的事实标准。软件无线电的信号处理通常需要FPGA，而FPGA实现大量计算量的信号处理数据通道和控制，让系统延迟最小。当需要从一种标准切换至另一种标准时，FPGA的可重配置的能力也可以根据需要完全重新配置，实现特定标准的数据通道。

多速率信号处理是软件无线电实现信号处理数字化的关键。提高采样速率可提高采样量化的信噪比，但采样后的数据流速率很高导致后续的信号处理速度跟不上。特别是对有些同步解调算法，其计算量很大，数据吞吐率太高很难满足实时性要求。所以很有必要对DA芯片后的数据流进行降速处理。多速率信号处理技术为这种降速处理的实现提供了理论依据。而在进行多速率信号处理中就涉及到了一个同步的问题：不同采样率的信号之间的同步。

一般情况下，多速率信号之间是完全独立互不影响的。而这样会由于采样率的不同、调制方式的不同、处理器处理延迟的不同、路径延迟的不同导致不同信号之间延迟差异明显。而对于这种情况，目前是通过预估一个最大延迟将其余的信号先出的数据丢掉，最后和最大延迟的信号一起输出。但这样做随之而来的有两个问题：1.丢数据带来失真；2.最大延迟是预估的，而每次调整采样率、调制方式都会带来延迟的变化，因此延迟需要按照最大来预留，这又会导致数据更大的失真。因此亟需一种既能保证零延迟又能保证零失真的方法。

发明内容

鉴于上述的分析，本发明实施例旨在提供一种基于FPGA的多采样通道同步系统及方法，用以解决现有无需消耗额外的硬件资源即可达到输出零失真零延迟到目的问题。

一方面，本发明实施例提供了一种基于FPGA的多采样率通道同步系统包括：上位机、DSP、FPGA、DA芯片；

上位机，用于通过人机交互界面获取用户输入的目标参数信息和基带信号信息并下发待同步的至少两路基带信号；

DSP，用于基于所述基带信号信息对至少两路所述基带信号进行调制得到调制信号，并基于所述FPGA反馈的延迟时间信号对至少两路基带信号进行相应的延迟形成至少两路初始同步信号；

FPGA，用于根据所述调制信号得到至少两路所述基带信号之间的延迟时间信号；以及基于所述目标参数信息对至少两路所述初始同步信号进行调整，得到至少两路目标同步信号并进行信号合成；

DA芯片，用于将合成后得到的信号转换为模拟信号后输出。

在上述方案的基础上，本发明实施例还做了如下改进：

可选地，所述基带信号信息包括基带信号的调制方式信息；

所述DSP执行下述流程，用于基于所述基带信号信息对至少两路所述基带信号进行调制得到调制信号：

分别从至少两路所述基带信号中任取一小段得到微秒级信号；

基于所述调制方式信息对相应任取一小段得到的微秒级信号进行调制得到所述调制信号。

可选地，所述FPGA执行下述流程，用于基于所述调制信号得到至少两路所述基带信号之间的延迟时间信号，具体包括：

FPGA在接收到第1路信号的第1个点开始计时，在接收到第2路信号的第1个点时停止计时，并将结果进行锁存，得到第1路和第2路的时间差t2,1；

在收到第i-1路信号的第1个点开始计时，在接收到第i路信号的第1个点时停止计时，得到第i路和第i-1路的时间差；其中，i取2到n，n为基带信号的数量；

基于所述时间差，利用公式计算第路信号的延迟时间；

其中，第1、2、……、i、……、n路信号根据FPGA接收到调制信号第1个点的时间先后排序得到。

可选地，所述DSP执行下述流程，用于基于所述FPGA反馈的延迟时间信号对至少两路基带信号进行相应的延迟形成至少两路初始同步信号，具体包括：

DSP根据第1路信号对应的基带信号直接生成第1路初始同步信号；

基于第i路信号的延迟时间对第i路信号对应的基带信号进行相应时间的延迟，得到第i路初始同步信号。

可选地，所述目标参数信息包括：目标采样率；所述目标采样率与所述DA芯片的固定采样率一致；

所述FPGA执行下述流程，用于基于所述目标参数信息对至少两路所述初始同步信号进行调整：

根据所述调制信号的初始采样率和所述目标采样率，得到插值倍数；

利用所述插值倍数对所述初始同步信号进行插值滤波。

可选地，插值倍数＝目标采样率÷初始采样率。

可选地，所述目标参数信息还包括目标幅度和目标频率；

所述FPGA执行下述流程，用于基于所述目标参数信息对至少两路所述初始同步信号进行调整：

基于所述目标幅度和所述目标频率分别对插值滤波后的各路信号进行频移和调幅，得到至少两路所述目标同步信号，并将得到的目标同步信号进行合成。

另一方面，本发明实施例还提供了一种基于FPGA的多采样率通道同步方法，具体包括：

S1：检查电路正常运行情况以及FPGA芯片的运行状况，并通过上位机获取目标参数信息和基带信号信息，通过上位机下发待同步的至少两路基带信号和上述信息至DSP；

S2：DSP对至少两路基带信号进行调制得到各路调制信号；并将各路调制信号以及接收到的目标参数信息下发给FPGA；

S3：FPGA基于上述各路调制信号进行差值计算得到延迟时间；

S4：DSP基于上述各路延迟时间和至少两路基带信号生成初始同步信号；

S5：FPGA基于目标参数信息对初始同步信号进行调整得到目标同步信号，并将目标同步信号合成一路；

S6：DA芯片输出信号。

可选地，所述FPGA执行下述流程，用于基于所述调制信号得到至少两路所述基带信号之间的延迟时间信号，具体包括：

FPGA在接收到第1路信号的第1个点开始计时，在接收到第2路信号的第1个点时停止计时，并将结果进行锁存，得到第1路和第2路的时间差t2,1；

在收到第i-1路信号的第1个点开始计时，在接收到第i路信号的第1个点时停止计时，得到第i路和第i-1路的时间差；其中，i取2到n，n为基带信号的数量；

基于所述时间差，利用公式计算第路信号的延迟时间；

其中，第1、2、……、i、……、n路信号根据FPGA接收到调制信号第1个点的时间先后排序得到。

可选地，所述目标参数信息包括目标采样率；所述S5中基于所述目标参数信息对初始同步信号进行调整，包括：

根据所述调制信号的初始采样率和所述目标采样率，得到插值倍数；

利用所述插值倍数对所述初始同步信号进行插值滤波；

其中，插值倍数＝目标采样率÷初始采样率。

与现有技术相比，本发明至少可实现如下有益效果之一：

1、仅通过FPGA就可以实现差值计算和插值滤波，不需要消耗处理器的计算资源也不需要消耗额外的硬件资源。

2、通过对选取的至少两路基带信号中的一小段信号(微秒级)进行调制等信息处理，各路调制信号较短，能够保证FPGA在较短的时间内计算得到延迟时间信号，节省了计算时间和计算资源，进而达到了输出零失真零延迟到目的。

3、通过接收各路调制信号第一个点的时间差计算得到延迟，计算方式简单，效率较高。

本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书以及附图中所特别指出的内容中来实现和获得。

附图说明

附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。

图1为现有技术系统结构图；

图2为现有技术信号处理流程图；

图3为本发明一个实施例的基于FPGA的多采样率通道同步系统的结构示意图。

具体实施方式

下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。

如图1-2所示，现有技术中系统结构图和现有技术中信号处理流程图。

本发明的一个具体实施例，公开了一种基于FPGA的多采样率通道同步系统，如图3所示。具体包括：上位机、数字信号处理器、FPGA、DA芯片。其中，

上位机，通过人机交互界面获取用户输入的目标参数信息和基带信号信息并下发待同步的至少两路基带信号至DSP。具体地，用户输入的目标参数信息包括目标采样率、目标幅度和目标频率；基带信号信息包括基带信号对应的调制方式。目标采样率与DA芯片的固定采样率一致。目标幅度指信号同步后的幅度，目标频率指信号同步后的频率；基带信号对应的调制方式可以有很多种，例如调幅、调相、调频，任何一种调制方式均可适用。上述至少两路基带信号的初始采样率一般小于100M，对于DSP，这个采样率越低越好，因为采样率越高，DSP调制就越慢，需要消耗的资源就越多；一般所需的目标采样率较高，此处初始采样率远小于目标采样率，初始采样率为基带信号的采样率。

DSP(数字信号处理器，digital singnal processor)，用于根据上位机下发的基带信号和调制方式对每路基带信号中的一小段信号进行相应的调制，得到调制后的各路信号即各路调制信号。

具体地，对于下发的待同步的至少两路的基带信号来说，只需要选取各路信号中的一小段基带信号(微秒级)进行调制即可，因为DSP处理全部信号需要很长时间，进而选取一小段基带信号就足够。

DSP还用于下发各路调制信号、目标采样率、目标幅度和目标频率至FPGA；下发各路调制信号用于FPGA计算得到延迟时间信号；各路调制信号较短，能够保证FPGA在较短的时间内计算得到延迟时间信号，节省了计算时间和计算资源。

DSP以及用于在接收到FPGA反馈的延迟时间信号后，基于至少两路基带信号生成初始同步信号下发给FPGA。其中，延迟时间信号是由FPGA基于接收到的各路信号的时间差计算得到。

FPGA，用于根据接收到的各路调制信号的时间差进行差值计算，得到延迟时间信号反馈给DSP。

具体地，FPGA在进行差值计算时，需要知道FPGA系统时钟的频率

T_max为系统时钟的周期；同时还需要知道各路信号之间的时间差，然后利用公式T_i＝t_i,i-1×F_max计算得到延迟时间；其中，T_i指第i路信号的延迟时间，t_i,i-1为第i路和第i-1路信号之间的时间差，i从2取到n，n为基带信号的总数；第i路和第i-1路信号之间的时间差的计算方式为：FPGA接收到任何一路信号的第1个点开始计时，并将该第1个点对应的信号作为第1路信号；收到第2路信号的第1个点时将计数器停止，并将结果进行锁存，此为第1路和第2路的时间差，以此类推，有n路信号就有n-1个信号时间差。

将延迟时间信号反馈给DSP，DSP直接生成第1路信号，因为新生成的信号均以第1路信号为基础，因此第1路信号不具有延迟，即新生成的第1路信号为原始基带信号。

第2路开始具有时间延迟，根据第2路和第1路之间的时间差以及系统时钟的频率生成第2至第n路信号，计算方式为：T_i＝t_i,i-1×F_max，基于此依次生成第3路-第5路延迟信号，此时，生成的n路信号之间是同步的，即为上述的初始同步信号。

FPGA，还用于接收DSP下发的目标采样率、目标幅度、目标频率以及初始同步信号，对所述初始同步信号进行调整，得到目标同步信号。此时目标同步信号的采样率、幅度、频率均与用户输入的目标采样率、目标幅度、目标频率一致。

具体的，由于初始采样率与目标采样率相差很多，因此要对上述初始同步信号进行插值滤波计算，插值倍数根据下式计算得到：

值得注意的是：因为最终目标采样率是固定的，所以目标采样率多少决定了DA芯片的选取。

得到插值后的n路同步信号后，再根据目标幅度和目标频率对上述信号进行微调，通过微调得到幅度和频率满足用户初始要求的n路目标同步信号。然后将n路目标同步信号进行合成，合成一路信号传输给DA芯片，合成的原因在于DA芯片只有一个输入和输出，最后DA芯片用于将信号转化为模拟信号并输出。

具体来说，若目标采样率为3GHz，则选取采样率为3GHz的DA芯片，若DSP调制后的低采样率信号为10M采样率，则需要进行300倍的插值滤波。FPGA将插值之后的n路同步信号根据目标频率和目标幅度进行移频和调幅，将移频和调幅后的n路目标同步信号合成一路信号输出给DA芯片，DA芯片将信号转化为模拟信号并输出。

示例性地，以5路信号为例，FPGA在接收到DSP调制后的5路信号后开始进行计数，具体地，收到这5路信号的第1路(5路信号中的任一路先到达均可)第一个点后开始计数，当收到第2路信号的第一个点时将计数器的结果A锁存，当收到第3路信号的第一个点时将计数器的结果B锁存，以此类推，5路信号可以得到A、B、C、D四个计数器结果，即5路信号得到4个时间间隔。

在得到了四个计数器结果后，对5路信号进行延迟计算，具体地，假设FPGA系统时钟为100MHz，那么计数器一个点就代表10ns。也就得到了5路信号之间延迟的时间差：第一路和第二路信号时间相差Ax10ns；第二路和第三路信号时间相差(B-A)x10ns；第三路和第四路相差(C-B)x10ns；第四路和第五路相差(D-C)x10ns。

反馈延迟信号是将经过FPGA计算后得到的延迟信号反馈给DSP。DSP接收到FPGA反馈回来的延迟信号后立即生成第1路信号，再根据第1路信号和第2路信号时间差Ax10ns生成新的第2路信号，同理延迟(B-A)x10ns生成新的第3路信号，延迟(C-B)x10ns生成新的第4路信号，延迟(D-C)x10ns生成新的第5路信号。

生成5路初始同步信号后在根据上位机下发的频率以及幅度值进行调整，在将调整过频率和幅度后的5路目标同步信号合成一路信号，并输出给DA芯片。

在通过DA芯片后将5路目标同步信号由数字信号转化为模拟信号最后进行输出。

本发明的另一个实施例，公开了一种基于FPGA的多采样率通道同步方法，具体包括：

S1：检查电路正常运行情况以及FPGA芯片的运行状况，并通过上位机获取目标参数信息和基带信号信息，通过上位机下发待同步的至少两路基带信号和上述信息至DSP。

上位机通过人机交互界面获取用户输入的目标参数信息和基带信号信息并下发待同步的至少两路基带信号至DSP。具体地，用户输入的目标参数信息包括目标采样率、目标幅度和目标频率；基带信号信息包括基带信号对应的调制方式。目标采样率与DA芯片的固定采样率一致。目标幅度指信号同步后的幅度，目标频率指信号同步后的频率；基带信号对应的调制方式可以有很多种，例如调幅、调相、调频，任何一种调制方式均可适用。上述至少两路基带信号的初始采样率一般小于100M，对于DSP，这个采样率越低越好，因为采样率越高，DSP调制就越慢，需要消耗的资源就越多；一般所需的目标采样率较高，此处初始采样率远小于目标采样率，初始采样率为基带信号的采样率。

S2：DSP对至少两路基带信号进行调制得到各路调制信号；并将各路调制信号以及接收到的目标参数信息下发给FPGA。

DSP根据上位机下发的基带信号和调制方式对每路基带信号中的一小段信号进行相应的调制，得到调制后的各路信号即各路调制信号。

具体地，对于下发的带同步的至少两路的基带信号来说，只需要选取各路信号中的一小段基带信号(微秒级)进行调制即可，因为DSP处理全部信号需要很长时间，进而选取一小段基带信号就足够。

DSP还用于下发各路调制信号、目标采样率、目标幅度和目标频率至FPGA；

S3：FPGA基于上述各路调制信号进行差值计算得到延迟时间。

FPGA，用于根据接收到的各路调制信号的时间差进行差值计算，得到延迟时间信号反馈给DSP。

具体地，FPGA在进行差值计算时，需要知道FPGA系统时钟的频率

T_max为系统时钟的周期；同时还需要知道各路信号之间的时间差，T_i＝t_i,i-1×F_max其中，T_i指第i路信号的延迟时间，t_i,i-1为第i路和第i-1路信号之间的时间差，i从2取到n，n为基带信号的总数；第i路和第i-1路信号之间的时间差的计算方式为：FPGA接收到任何一路信号第1个点为开始计时，收到第2路信号的第1个点时将计数器停止，并将结果进行锁存，此为第1路和第2路的时间差，以此类推，有n路信号就有n-1个信号时间差。

S4：DSP基于上述各路延迟时间和至少两路基带信号生成初始同步信号。

DSP以及在接收到反馈的延迟时间信号后，基于至少两路基带信号生成初始同步信号下发给FPGA。

将延迟时间信号反馈给DSP，DSP直接生成第1路信号，因为新生成的信号均以第1路信号为基础，因此第1路信号不具有延迟，即新生成的第1路信号为原始基带信号。

第2路开始具有时间延迟，根据第2路和第1路之间的时间差以及系统时钟的频率生成第2至第n路信号，计算方式为：T_i＝t_i,i-1×F_max，基于此依次生成第3路-第5路延迟信号，此时，生成的n路信号之间同步，为初始同步信号。

S5：FPGA基于目标参数信息对初始同步信号进行插值滤波并调整得到目标同步信号，并将目标同步信号合成为一路。上述调整包括根据目标采样率、目标频率和目标幅度进行的插值滤波、频移和调幅。

FPGA得到DSP下发的初始同步信号，但由于初始采样率与目标采样率相差很多，因此要对上述初始同步信号进行插值滤波计算，插值倍数根据下式计算得到：

插值倍数＝DA芯片的固定采样率÷初始采样率

值得注意的是：因为最终目标采样率是固定的，所以目标采样率多少决定了DA芯片的选取。

得到插值后的n路同步信号后，再根据目标幅度和目标频率对上述信号进行微调，通过微调得到幅度和频率满足用户初始要求的n路目标同步信号。

由于DA芯片只有一个输入和输出，因此，将微调后的n路目标同步信号进行合成，合成一路信号后再传输给DA芯片，

S6：DA芯片输出信号。

最后DA芯片用于将信号转化为模拟信号并输出。

上述实施例中，DSP预先调制得到微秒级的基带信号，即可计算得到各路延迟时间，这样就实现了不同采样率信号的自动对齐功能，节省了计算时间和计算资源，同时在基带信号初始同步后还能根据预设的目标采样率、目标频率和目标幅度进行自动调整。本发明仅仅需要在FPGA初始化时消耗微秒级的时间根据不同信号计算出不同的延迟，这是完全可以忽略不计的。

其次，我们最终要达到的采样率是固定的，但是我们初始采样率是不固定的，所以根据实际应用过程中需求的不同，DSP会生成不同采样率的信号，在做差值滤波时要根据初始采样率进行相应倍数的插值。在插值过程中间插的具体的值，一般来说是插0，插值多少倍就插多少0，插值完后再过一个滤波器将镜像滤掉，就完成了最终采样率的变换。(插的值也可以插平均数等别的数，常规做法就是插0)。

与现有技术相比，因为同一个系统中不同速率的信号是有其不同的延迟的，如果不同步就会先后输出，导致系统输出的不同步，例如同时传几路话音、文本、图像信号等输出，本来是同步输入系统的，但是由于这几种信号用的不同的调制方式(am、fm、ask等等)，导致输出不同步，进而本实施例提供的一种基于FPGA的多采样率通道同步方法，在基于FPGA进行多采样率信号处理中不同采样率信号情况下提供了一种信号间的同步方法，不需要丢数据，不需要消耗处理器计算资源也不需要消耗额外的硬件资源，完成了不同采样率之间的自动化同步方法，输出零失真零延迟，仅仅在初始化中增加了微秒级的额外时间。本方法消耗硬件资源少，实现简单，可移植性强。

为了得到不同采样频率的信号同步，本发明具体涉及基于FPGA对多采样率信号中不同采样率信号同步输出的系统。在多采样率信号处理应用中，不同采样率信号的处理延迟是不同的，若不处理的话就会导致输出信号的延迟差异明显，处理的话就会产生失真或者带来大量的资源消耗。在本发明中，FPGA自动计算出每种采样率信号的延迟并将该延迟反馈给处理器，而在调制方式改变了或者采样率改变了导致延迟变化了的情况下，本发明也能同样将改变后的延迟计算出来并反馈，而处理器根据FPGA反馈的延迟可以简单的对不同信号做一个延迟就能达到输出各采样率信号之间零延迟并且零失真，同时也避免了使用大量的硬件资源。

本领域技术人员可以理解，实现上述实施例方法的全部或部分流程，可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于计算机可读存储介质中。其中，所述计算机可读存储介质为磁盘、光盘、只读存储记忆体或随机存储记忆体等。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种基于FPGA的多采样率通道同步系统，其特征在于，包括：上位机、DSP、FPGA、DA芯片；

上位机，用于通过人机交互界面获取用户输入的目标参数信息和基带信号信息并下发待同步的至少两路基带信号；

DSP，用于基于所述基带信号信息对至少两路所述基带信号进行调制得到调制信号，并基于所述FPGA反馈的延迟时间信号对至少两路基带信号进行相应的延迟形成至少两路初始同步信号；

FPGA，用于根据所述调制信号得到至少两路所述基带信号之间的延迟时间信号；以及基于所述目标参数信息对至少两路所述初始同步信号进行调整，得到至少两路目标同步信号并进行信号合成；

DA芯片，用于将合成后得到的信号转换为模拟信号后输出。

2.根据权利要求1所述的基于FPGA的多采样率通道同步系统，其特征在于，所述基带信号信息包括基带信号的调制方式信息；

所述DSP执行下述流程，用于基于所述基带信号信息对至少两路所述基带信号进行调制得到调制信号：

分别从至少两路所述基带信号中任取一小段得到微秒级信号；

基于所述调制方式信息对相应任取一小段得到的微秒级信号进行调制得到所述调制信号。

3.根据权利要求1-2任一项所述的基于FPGA的多采样率通道同步系统，其特征在于，所述FPGA执行下述流程，用于基于所述调制信号得到至少两路所述基带信号之间的延迟时间信号，具体包括：

FPGA在接收到第1路信号的第1个点开始计时，在接收到第2路信号的第1个点时停止计时，并将结果进行锁存，得到第1路和第2路的时间差t_2,1；

在收到第i-1路信号的第1个点开始计时，在接收到第i路信号的第1个点时停止计时，得到第i路和第i-1路的时间差t_i,i-1；其中，i取2到n，n为基带信号的数量；

基于所述时间差t_i,i-1，利用公式T_i＝t_i,i-1×F_max计算第i路信号的延迟时间T_i；

其中，第1、2、……、i、……、n路信号根据FPGA接收到调制信号第1个点的时间先后排序得到。

4.根据权利要求3所述的基于FPGA的多采样率通道同步系统，其特征在于，所述DSP执行下述流程，用于基于所述FPGA反馈的延迟时间信号对至少两路基带信号进行相应的延迟形成至少两路初始同步信号，具体包括：

DSP根据第1路信号对应的基带信号直接生成第1路初始同步信号；

基于第i路信号的延迟时间T_i对第i路信号对应的基带信号进行相应时间的延迟，得到第i路初始同步信号。

5.根据权利要求1所述的基于FPGA的多采样率通道同步系统，其特征在于，所述目标参数信息包括：目标采样率；所述目标采样率与所述DA芯片的固定采样率一致；

所述FPGA执行下述流程，用于基于所述目标参数信息对至少两路所述初始同步信号进行调整：

根据所述调制信号的初始采样率和所述目标采样率，得到插值倍数；

利用所述插值倍数对所述初始同步信号进行插值滤波。

6.根据权利要求5所述的基于FPGA的多采样率通道同步系统，其特征在于，插值倍数＝目标采样率÷初始采样率。

7.根据权利要求5或6所述的基于FPGA的多采样率通道同步系统，其特征在于，所述目标参数信息还包括目标幅度和目标频率；

所述FPGA执行下述流程，用于基于所述目标参数信息对至少两路所述初始同步信号进行调整：

基于所述目标幅度和所述目标频率分别对插值滤波后的各路信号进行频移和调幅，得到至少两路所述目标同步信号，并将得到的目标同步信号进行合成。

8.一种基于FPGA的多采样率通道同步方法，其特征在于，具体包括：

S1：检查电路正常运行情况以及FPGA芯片的运行状况，并通过上位机获取目标参数信息和基带信号信息，通过上位机下发待同步的至少两路基带信号和上述信息至DSP；

S2：DSP对至少两路基带信号进行调制得到各路调制信号；并将各路调制信号以及接收到的目标参数信息下发给FPGA；

S3：FPGA基于上述各路调制信号进行差值计算得到延迟时间；

S4：DSP基于上述各路延迟时间和至少两路基带信号生成初始同步信号；

S5：FPGA基于目标参数信息对初始同步信号进行插值滤波调整得到目标同步信号，并将目标同步信号合成一路；

S6：DA芯片输出信号。

9.根据权利要求8所述的基于FPGA的多采样率通道同步方法，其特征在于，所述FPGA执行下述流程，用于基于所述调制信号得到至少两路所述基带信号之间的延迟时间信号，具体包括：

FPGA在接收到第1路信号的第1个点开始计时，在接收到第2路信号的第1个点时停止计时，并将结果进行锁存，得到第1路和第2路的时间差t_2,1；

在收到第i-1路信号的第1个点开始计时，在接收到第i路信号的第1个点时停止计时，得到第i路和第i-1路的时间差t_i,i-1；其中，i取2到n，n为基带信号的数量；

基于所述时间差t_i,i-1，利用公式T_i＝t_i,i-1×F_max计算第i路信号的延迟时间T_i；

其中，第1、2、……、i、……、n路信号根据FPGA接收到调制信号第1个点的时间先后排序得到。

10.根据权利要求8所述的基于FPGA的多采样率通道同步方法，其特征在于，所述目标参数信息包括目标采样率；所述S5中基于所述目标参数信息对初始同步信号进行调整，包括：

根据所述调制信号的初始采样率和所述目标采样率，得到插值倍数；

利用所述插值倍数对所述初始同步信号进行插值滤波；

其中，插值倍数＝目标采样率÷初始采样率。

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