CN111262578A - 针对高速ad/da芯片的多芯片同步电路、系统及方法 - Google Patents

Abstract

本发明涉及集成电路技术领域，尤其涉及一种针对高速AD/DA芯片的多芯片同步电路、系统及方法，该同步电路包括鉴频电路、环路滤波器、振荡器、第一整数分频网络、第二整数分频网络和延时采样电路；鉴频电路的输入为参考时钟和第一整数分频网络的输出之一，构成锁相环；第一整数分频网络的输出为环路分频时钟，与参考时钟同步；延时采样电路的输入为同步信号、第一整数分频网络输出的时钟，输出为复位信号；第二整数分频网络的输入为复位信号，第一整数分频网络输出的时钟，输出为非环路分频时钟。本发明无需芯片外供高频采样时钟，也无需芯片限定输入的参考时钟与同步信号的时序，能够尽量简化同步时钟网络，且易于扩展。

Description

针对高速AD/DA芯片的多芯片同步电路、系统及方法

技术领域

本发明涉及集成电路技术领域，尤其涉及一种针对高速AD/DA芯片的多芯片同步电路、系统及方法。

背景技术

传统的高速高精度AD芯片或者DA芯片往往需要两个时钟来实现多芯片同步，采样时钟（REFCLK）以及系统时钟（SYSCLK），采样时钟用于AD/DA转换，系统时钟用于同步，采样时钟、系统时钟到各个芯片的路径是相同的，且彼此的时序关系需要严格限定，以满足片上触发器正确采样所需的设定/保持时间（setup/hold time）。

近年来随着5G通信技术、数字相控阵技术的演进，多通道、多芯片的AD/DA构建一个相控阵系统的应用场景越来越普遍，对AD/DA芯片多通道集成度的需求越来越高，也出现了一些单片同时集成AD、DA、片上时钟的产品。现有技术一般都是提供一个高频的采样时钟和一个低频的系统时钟。对于如AD9028、AD9164等传统产品，多芯片架构需要供给高频的REFCLK网络，且REFCLK必须与SYSCLK满足一定的固定时序，否则针对大规模组阵的应用场景，时序偏差有可能导致同步出现错误，例如不同的芯片间可能相差1个高频采样时钟的相位差。因此，基于该时钟方案的多芯片架构功耗大，电路结构较为复杂，同步通道规模难以扩展。

发明内容

本发明的目的是针对上述至少一部分不足之处，提供一种应用于高速AD/DA的、支持多芯片同步，且结构简单的片上时钟电路。

为了实现上述目的，本发明提供了一种针对高速AD/DA芯片的多芯片同步电路，包括鉴频电路、环路滤波器、振荡器、第一整数分频网络、第二整数分频网络和延时采样电路；

所述鉴频电路、所述环路滤波器、所述振荡器和所述第一整数分频网络依次连接，所述第一整数分频网络连接所述鉴频电路，所述鉴频电路的输入为外部输入的参考时钟fref和所述第一整数分频网络的输出之一fdiv，构成锁相环；

所述第一整数分频网络的输出还包括与所述参考时钟fref同相的N1路环路分频时钟D1_ck，D1_ck包括输出给所述第二整数分频网络的时钟CK_D1，以及输出给所述延时采样电路的低频时钟CK_L和高频时钟CK_H，其中所述低频时钟CK_L和所述高频时钟CK_H的频率呈整数倍关系；

所述第一整数分频网络连接所述延时采样电路和所述第二整数分频网络，所述延时采样电路连接所述第二整数分频网络，所述延时采样电路的输入为外部输入的同步信号sync、所述高频时钟CK_H和所述低频时钟CK_L，输出为复位信号sync_in，所述第二整数分频网络的输入为所述复位信号sync_in和时钟CK_D1，输出包括N2路非环路分频时钟D2_ck。

优选地，所述第一整数分频网络和所述第二整数分频网络均采用多个同步时序的分频器构建。

优选地，所述环路分频时钟D1_ck、所述非环路分频时钟D2_ck包括还AD采样时钟、DA采样时钟、数字滤波器抽取/插值时钟、系统时钟、接口时钟、帧时钟、多帧时钟中的一种或多种。

优选地，所述延时采样电路由可编程的模拟延迟线以及相位标记电路构成，或由独立的延迟锁相环构成。

优选地，所述第二整数分频网络还包括高频时钟同步电路，用于接收所述复位信号sync_in和时钟CK_D1；

所述高频时钟同步电路包括时钟吞咽电路、分频器、鉴相器和数字电路，其中时钟CK_D1经过时钟吞咽电路输出信号至分频器，经过分频器处理之后得到非环路分频时钟D2_ck，非环路分频时钟D2_ck经过鉴相器处理后输出第一采样信号和第二采样信号，第一采样信号和第二采样信号经过数字电路处理后输出用于控制时钟吞咽电路的指示信号，结合所述复位信号sync_in，实现非环路分频时钟D2_ck和所述复位信号sync_in的同步。

本发明还提供了一种针对高速AD/DA芯片的多芯片同步系统，包括多个高速AD/DA芯片，各个高速AD/DA芯片上均设有上述任一项所述的针对高速AD/DA芯片的多芯片同步电路。

本发明还提供了一种针对高速AD/DA芯片的多芯片同步方法，采用如上述的针对高速AD/DA芯片的多芯片同步系统实现，包括如下步骤：

向针对高速AD/DA芯片的多芯片同步电路中的鉴频电路输入参考时钟fref；

将第一整数分频网络输出的环路分频时钟D1_ck输入相应接口，实现多芯片同步。

优选地，该同步方法还包括：

向针对高速AD/DA芯片的多芯片同步电路中的延时采样电路输入同步信号sync；

将与所述参考时钟fref同相的低频时钟CK_L和高频时钟CK_H输入延时采样电路；

延时采样电路用低频时钟CK_L对输入的同步信号sync进行采样，输出复位信号sync_in信号对第二整数分频网络进行同步；

延时采样电路采用高频时钟CK_H对低频时钟CK_L进行计数，根据计数结果，将同步信号sync上升沿与低频时钟CK_L的相对位置报告给用户；

用户根据上述位置信息对延时采样电路调整，并将第二整数分频网络输出的非环路分频时钟D2_ck输入相应接口，实现多芯片同步。

优选地，采用高频时钟CK_H对低频时钟CK_L进行计数时，采样到输入的同步信号sync为高电平时开始计数，计数到低频时钟CK_L采样到高电平，或计数达到高频时钟CK_H与低频时钟CK_L的倍数值时停止，将计数结果存入寄存器，并与预存计数结果进行比较，确定输入的同步信号sync上升沿与低频时钟CK_L的相对位置。

本发明的上述技术方案具有如下优点：本发明提供了一种针对高速AD/DA芯片的多芯片同步电路、系统及方法，采用本发明所提供的技术方案无需芯片外供高频采样时钟，也无需芯片限定输入的参考时钟与同步信号的时序，可尽量简化同步时钟网络，降低功耗，并且易于扩展同步通道规模，有利于实现多通道、多芯片的AD/DA构建相控阵系统。

附图说明

图1是本发明实施例中一种针对高速AD/DA芯片的多芯片同步电路结构示意图；

图2是本发明实施例中一种针对高速AD/DA芯片的多芯片同步电路的电路图；

图3是针对本发明图2所述实施例中一种同步信号及时钟的波形图；

图4是针对本发明图2所述实施例中一种延迟采样电路的输入信号的波形图；

图5是本发明实施例中一种延时采样电路局部电路图。

图中：100：鉴相器；200：环路滤波器；300：振荡器；400：第一整数分频网络；500：延时采样电路；600：第二整数分频网络。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明实施例提供的一种针对高速AD/DA芯片的多芯片同步电路，包括：鉴频电路、环路滤波器200、振荡器300、第一整数分频网络400、第二整数分频网络600和延时采样电路500。

其中，鉴频电路、环路滤波器200、振荡器300和第一整数分频网络400依次连接，第一整数分频网络400连接鉴频电路，构成环路结构，如图1所示，鉴频电路的输入为外部输入的参考时钟fref（对应现有技术中采用的REFCLK）和第一整数分频网络400的输出之一fdiv，鉴频电路中设有鉴相器100，鉴相器100的输出为环路滤波器200的输入，环路滤波器200的输出为振荡器300的输入，振荡器300的输出为第一整数分频网络400的输入，构成锁相环（PLL）。

第一整数分频网络400包括至少一个分频器。鉴频电路、环路滤波器200、振荡器300和第一整数分频网络400构成整数分频频率综合器，参考时钟fref为该频率综合器的输入，通过频率综合器倍频可产生与fref同步的分频时钟D1_ck，如图1所示，第一整数分频网络400的输出N1路（N1≥0）环路分频时钟D1_ck，即带有斜线的环路分频时钟D1_ck可对应不只一路输出，环路分频时钟D1_ck可包括输出给第二整数分频网络600的时钟CK_D1，输出给延时采样电路500的低频时钟CK_L和高频时钟CK_H，以及其他同步分频时钟。其中低频时钟CK_L和高频时钟CK_H的频率呈整数倍关系。

根据频率综合器中锁相环（PLL）的原理，PLL锁定后，PLL环路中的各级分频器（也即图1中的第一整数分频网络400）的各个输出，包括D1_ck、fdiv，输出相位与参考时钟fref的相位一定是对齐的，因此在多芯片使用中，只要保证系统到各个芯片的参考时钟fref相位一致，即可保证各芯片的采样时钟同相。

第一整数分频网络400连接延时采样电路500和第二整数分频网络600，延时采样电路500连接第二整数分频网络600。延时采样电路500的输入为外部输入的同步信号sync（对应现有技术中采用的SYSCLK）、高频时钟CK_H和低频时钟CK_L，输出为复位信号sync_in，第二整数分频网络600的输入为复位信号sync_in和第一整数分频网络400输出的时钟CK_D1，第二整数分频网络600的输出包括N2路（N2≥0）非环路分频时钟D2_ck。第二整数分频网络600包括至少一个分频器，可分频下来各种时钟，即带有斜线的非环路分频时钟D2_ck可对应不只一路输出。

延时采样电路500作用是可以调节同步信号sync的延迟，同时指示同步信号sync与指定的高频时钟CK_H和低频时钟CK_L的相位关系，方便用户根据指示结果进行调整。在多芯片使用中，对于第二整数分频网络600中的各分频器，则需要再保证各个芯片的同步信号sync同相，芯片根据同步信号sync生成复位信号sync_in后，对各分频器同步，则可保证AD、DA数据同步采样或发射。

本发明提供的针对高速AD/DA芯片的多芯片同步电路，可根据实际需要设置鉴频电路、第一整数分频网络400、第二整数分频网络600和延时采样电路500的具体架构，通过在第一整数分频网络400、第二整数分频网络600中设置不同的分频器，可实现不同的同相位时钟输出，以便构成多通道、多芯片同步网络，网络架构简单，可拓展性强，不要求采样时钟（外部输入的参考时钟fref）和系统时钟（外部输入的同步信号sync）有严格的相位关系，通道规模容易扩展，也不需要向电路供给高频时钟，可减小功耗。并且，由环路得到的D1_ck等时钟均是由第一整数分频网络400输出引出，与采样时钟自然对齐，甚至不需要系统时钟，即该同步电路提供了两种时钟，一种从整数频率综合器对应的环路提供，由于整数频综的倍频特性而自然对齐；一种从非环路分频得到，需要外供的同步信号sync实现同步。同时，该同步电路还能够检测相位差，将采样时钟和系统时钟的相位差报告给用户，方便用户调整同步信号的延迟相位。

优选地，鉴频电路、环路滤波器200、振荡器300、第一整数分频网络400构成的频率综合器可以是多种类型架构，包括但不限于CP-PLL、ADPLL等，鉴频电路及其中的鉴相器100可根据需要选择。

优选地，第一整数分频网络400和第二整数分频网络600均采用多个同步时序的分频器构建，以获得相应的时钟。环路分频时钟D1_ck、非环路分频时钟D2_ck对应不只一路输出，进一步地，环路分频时钟D1_ck和非环路分频时钟D2_ck可提供高速AD/DA芯片工作所需的多种时钟，环路分频时钟D1_ck、非环路分频时钟D2_ck还包括但不限于AD采样时钟、DA采样时钟、数字滤波器抽取/插值时钟、系统时钟、接口时钟、帧时钟、多帧时钟中的一种或多种。

延时采样电路500作用是调节同步信号sync的延迟，同时指示同步信号sync与指定分频时钟CK_H和CK_L（CK_H、CK_L也与fref同相）的相位关系，方便用户根据指示结果进行调整。优选地，延时采样电路500可以是由可编程的模拟延迟线以及相位标记电路构成，也可以是由独立的延迟锁相环构成。

优选地，对于分频时钟CK_H和CK_L的选择，高频时钟CK_H作为频率最高的计数器输入，并将对第二整数分频网络600进行复位，因此高频时钟CK_H应为低频时钟CK_L与第二整数分频网络600的输入最高频率的整数倍；低频时钟CK_L与高频时钟CK_H同步，对输入同步信号sync进行采样，因此要求低频时钟CK_L频率大于同步信号sync频率，或者周期小于同步信号sync的脉冲宽度。

在一个优选的实施方式中，假设AD/DA芯片须实现下述同步需求：AD采样时钟为500MHz、DA采样时钟为1GHz，滤波器抽取为8，插值为16，因此滤波器时钟为62.5MHz；接口采用JESD204B，串口速率为5Gbps（半时钟速率信号），LMFS为1-4-16-2，因此还需接口时钟2.5GHz、pclk 125MHz、帧时钟31.25MHz。构建如图2所示的同步电路，其中，频率综合器为CP-PLL架构，鉴频电路由鉴频鉴相器PFD和电荷泵CP构成，其输出通过环路滤波器LPF连接振荡器。参考时钟fref为62.5MHz，振荡器输出频率为fvco=10GHz，第一整数分频网络输出的D1_ck包括DA采样时钟为1GHz，AD采样时钟为500MHz，上述时钟上升沿对齐。D2_ck时钟用于接口、滤波器部分， 包括2.5GHz、125MHz、62.5MHz、31.25MHz，需要复位信号sync_in进行同步，各点波形如图3所示。图3中，chip1和chip2代表两个芯片均有125MHz频率的D2_clk，芯片上电时，D2_clk的初始相位不一致，由于同步信号sync的到来，使得两个芯片的D2_clk经过预设的复位时间后，在同一个Fs_DA的上升沿处相位同步。复位信号sync_in由同步信号sync产生，延时采样电路利用Fs_DA（也即低频时钟CK_L，1GHz）对同步信号sync进行采样并输出复位信号sync_in给第二整数分频网络进行复位，由于同步信号sync与Fs_DA信号的边沿关系不确定，有可能导致不同芯片复位信号sync_in相差1个Fs_DA时钟，因此采用fvco(即由第一整数分频网络引出的CK_H，10GHz)对Fs_DA进行计数，将同步信号sync上升沿与Fs_DA@1G的相对位置报告给用户，方便其对延时采样电路进行调整，原理如图4所示。可以判断，当输入的sync_in信号位于Fs_DA@1G信号上升沿后（小于100ps）的情况下，当Fs_DA@1G采样到高电平的时候，10GHz的计数器计数值为9。当sync_in信号位于Fs_DA@1G信号上升沿前（小于100ps）的情况下，计数值为1。位于中间时，计数值应该为5左右。根据图4原理，一种优选实施方式下，延时采样电路中确定延迟线的局部电路图如图5所示，图5中，Z^-1代表一个延迟单元，下方标有R的，则代表该延迟单元具有重置接口。同步信号sync通过延迟线电路输入图5上方的延迟单元，并与图5下方的各个具有重置接口的延迟单元连接。MUX代表一个多路选择器，即从三个相邻节拍的Fs_DA中选一个出来作为复位信号。Sync_out_for_dig代表多路选择器输出的复位信号，作为多路选择器MUX的输出，用作同步的触发信号。encoder代表编码器，Data_to_spi<3:0>是编码器的输出，用高速的10G信号（即10GHz）作为计数信号接入多输入与门，指示sync信号与Fs_DA的相对相位，然后把4bit的计数结果输出到芯片的寄存器，给用户或整机反馈。以10GHz为工作时钟，采样到输入高电平时开始计数，计数到Fs_DA@1G采样到高电平，或计满10即停止，然后将计数值存入寄存器供用户参考。

优选地，第二整数分频网络还包括高频时钟同步电路，用于接收复位信号sync_in和时钟CK_D1。高频时钟同步电路包括时钟吞咽电路、分频器、鉴相器和数字电路，其中时钟CK_D1经过时钟吞咽电路输出信号至分频器，经过分频器处理之后得到非环路分频时钟D2_ck，非环路分频时钟D2_ck经过鉴相器处理后输出第一采样信号和第二采样信号，第一采样信号和第二采样信号经过数字电路处理后输出用于控制时钟吞咽电路的指示信号，结合复位信号sync_in，实现非环路分频时钟D2_ck和复位信号sync_in的同步。高频时钟同步电路为现有技术，例如专利CN109995346A《一种基于时钟吞咽电路的高频时钟同步电路》中提出的电路架构，在此不再进一步赘述。

本发明还提供了一种针对高速AD/DA芯片的多芯片同步系统，包括多个高速AD/DA芯片，各个高速AD/DA芯片上均设有如上述任一实施方式所述的针对高速AD/DA芯片的多芯片同步电路。

本发明还提供了一种针对高速AD/DA芯片的多芯片同步方法，采用如上述任一实施方式所述的针对高速AD/DA芯片的多芯片同步系统实现，包括如下步骤：

向针对高速AD/DA芯片的多芯片同步电路中的鉴频电路输入参考时钟fref；

将第一整数分频网络输出的环路分频时钟D1_ck输入相应接口，实现多芯片同步。输出的环路分频时钟D1_ck可包括AD采样时钟Fs_AD、DA采样时钟Fs_DA等。

优选地，该针对高速AD/DA芯片的多芯片同步方法还包括：

向针对高速AD/DA芯片的多芯片同步电路中的延时采样电路输入同步信号sync；

将与参考时钟fref同相的低频时钟CK_L和高频时钟CK_H输入延时采样电路，其中低频时钟CK_L和高频时钟CK_H的频率呈整数倍关系；

延时采样电路用低频时钟CK_L对输入的同步信号sync进行采样，输出复位信号sync_in信号对第二整数分频网络进行同步；

延时采样电路采用高频时钟CK_H对低频时钟CK_L进行计数，根据计数结果，将输入的同步信号sync上升沿与低频时钟CK_L的相对位置报告给用户；

用户根据上述位置信息对延时采样电路调整，并将第二整数分频网络输出的非环路分频时钟D2_ck输入相应接口，实现多芯片同步。

进一步地，该针对高速AD/DA芯片的多芯片同步方法中：

采用高频时钟CK_H对低频时钟CK_L进行计数时，采样到输入的同步信号sync为高电平时开始计数，计数到低频时钟CK_L采样到高电平，或计数达到高频时钟CK_H与低频时钟CK_L的倍数值时停止，将计数结果存入寄存器，并与预存计数结果进行比较，确定输入的同步信号sync上升沿与低频时钟CK_L的相对位置。

综上所述，本发明提供了一种针对高速AD/DA芯片的多芯片同步电路、系统及方法，时钟架构上，本发明提供了两种时钟同步方案：一种时钟从整数频综的环路提供，由于整数频综的倍频特性，环路中的高频时钟与参考时钟相位自然对齐；一种时钟从环路分频得到，需要外供的同步信号sync同步；电路上，本发明还提供了一种相位差检测电路，能够将REFCLK（参考时钟fref）和SYSCLK（同步信号sync）的相位差报告给用户，方便用户从系统上调整同步信号的延迟相位。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种针对高速AD/DA芯片的多芯片同步电路，其特征在于，包括：鉴频电路、环路滤波器、振荡器、第一整数分频网络、第二整数分频网络和延时采样电路；

所述鉴频电路、所述环路滤波器、所述振荡器和所述第一整数分频网络依次连接，所述第一整数分频网络连接所述鉴频电路，所述鉴频电路的输入为外部输入的参考时钟fref和所述第一整数分频网络的输出之一fdiv，构成锁相环；

所述第一整数分频网络的输出还包括与所述参考时钟fref同相的N1路环路分频时钟D1_ck，D1_ck包括输出给所述第二整数分频网络的时钟CK_D1，以及输出给所述延时采样电路的低频时钟CK_L和高频时钟CK_H，其中所述低频时钟CK_L和所述高频时钟CK_H的频率呈整数倍关系；

所述第一整数分频网络连接所述延时采样电路和所述第二整数分频网络，所述延时采样电路连接所述第二整数分频网络，所述延时采样电路的输入为外部输入的同步信号sync、所述高频时钟CK_H和所述低频时钟CK_L，输出为复位信号sync_in，所述第二整数分频网络的输入为所述复位信号sync_in和时钟CK_D1，输出包括N2路非环路分频时钟D2_ck。

2.根据权利要求1所述的同步电路，其特征在于：所述第一整数分频网络和所述第二整数分频网络均采用多个同步时序的分频器构建。

3.根据权利要求2所述的同步电路，其特征在于：所述环路分频时钟D1_ck、所述非环路分频时钟D2_ck还包括AD采样时钟、DA采样时钟、数字滤波器抽取/插值时钟、系统时钟、接口时钟、帧时钟、多帧时钟中的一种或多种。

4.根据权利要求1所述的同步电路，其特征在于：所述延时采样电路由可编程的模拟延迟线以及相位标记电路构成，或由独立的延迟锁相环构成。

5.根据权利要求1所述的同步电路，其特征在于：所述第二整数分频网络还包括高频时钟同步电路，用于接收所述复位信号sync_in和时钟CK_D1；

所述高频时钟同步电路包括时钟吞咽电路、分频器、鉴相器和数字电路，其中时钟CK_D1经过时钟吞咽电路输出信号至分频器，经过分频器处理之后得到非环路分频时钟D2_ck，非环路分频时钟D2_ck经过鉴相器处理后输出第一采样信号和第二采样信号，第一采样信号和第二采样信号经过数字电路处理后输出用于控制时钟吞咽电路的指示信号，结合所述复位信号sync_in，实现非环路分频时钟D2_ck和所述复位信号sync_in的同步。

6.一种针对高速AD/DA芯片的多芯片同步系统，其特征在于：包括多个高速AD/DA芯片，各个高速AD/DA芯片上均设有如权利要求1-5任一项所述的针对高速AD/DA芯片的多芯片同步电路。

7.一种针对高速AD/DA芯片的多芯片同步方法，其特征在于：采用如权利要求6所述的针对高速AD/DA芯片的多芯片同步系统实现，包括如下步骤：

向针对高速AD/DA芯片的多芯片同步电路中的鉴频电路输入参考时钟fref；

将第一整数分频网络输出的环路分频时钟D1_ck输入相应接口，实现多芯片同步。

8.根据权利要求7所述的同步方法，其特征在于，该方法还包括：

向针对高速AD/DA芯片的多芯片同步电路中的延时采样电路输入同步信号sync；

将与所述参考时钟fref同相的低频时钟CK_L和高频时钟CK_H输入延时采样电路；

延时采样电路用低频时钟CK_L对输入的同步信号sync进行采样，输出复位信号sync_in信号对第二整数分频网络进行同步；

延时采样电路采用高频时钟CK_H对低频时钟CK_L进行计数，根据计数结果，将同步信号sync上升沿与低频时钟CK_L的相对位置报告给用户；

用户根据上述位置信息对延时采样电路调整，并将第二整数分频网络输出的非环路分频时钟D2_ck输入相应接口，实现多芯片同步。

9.根据权利要求8所述的同步方法，其特征在于：

采用高频时钟CK_H对低频时钟CK_L进行计数时，采样到输入的同步信号sync为高电平时开始计数，计数到低频时钟CK_L采样到高电平，或计数达到高频时钟CK_H与低频时钟CK_L的倍数值时停止，将计数结果存入寄存器，并与预存计数结果进行比较，确定输入的同步信号sync上升沿与低频时钟CK_L的相对位置。

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