CN102882673A - 多通道高速dac同步实现方法 - Google Patents

Abstract

本发明提出了一种多通道高速DAC同步实现方法，其包括如下步骤：首先，FPGA-MASTER产生数字信号源参考信号、同步时钟信号和复位信号，并同时将这些信号发送给FPGA-SLAVE_P和DAC_M并粗调多路径延迟，所述P、M均为正整数；然后，在FPGA-SLAVE_P中进行FPGA-MASTER同步时钟鉴相，并将相位差通过精细延迟模块调整为0；最后，在FPGA-SLAVE_P中进行DAC_M参考时钟鉴相，并将相位差通过精细延迟模块调整为0。本发明能够实现输出信号的相位同步，可以同时级联多片FPGA和多片高速DAC，不受DAC时钟速度的限制，通过FPGA-SLAVE对FPGA-MASTER和DAC进行鉴相和调相，实现了FPGA-MASTE、FPGA-SLAVE和DAC数据的相位一致，使各路DAC的时序完全同步与可控，提高了工作效率，拓展了信号输出带宽。

Description

多通道高速DAC同步实现方法

技术领域

本发明属于雷达射频仿真技术领域，涉及一种多通道高速DAC同步实现方法，特别涉及一种通过多片FPGA和多片高速DAC实现模拟输出信号的相位同步控制的方法。

背景技术

对于某些体目标仿真来说，如图1所示，体目标是由多个强散射点组成的，各个强散射点的幅度、相位、多普勒和距离需要由软件做精确控制才能达到仿真结果，尤其是相位的精确控制，因此仿真开始时，各个强散射点的初始相差要求保持固定，也就是说每路DAC输出信号的初始相位要保持一致。

传统的DAC同步通常在一块板卡上设计多片低速DAC芯片，DAC的数据和时钟都由FPGA产生，这样不会产生跨时钟，也就可以实现多片低速DAC输出的时序控制，但这种方案只能产生100MHz以下的模拟信号，带宽较小，无法适应现代体制的雷达仿真。为提高输出信号带宽，只能依靠高速DAC，但目前FPGA的时钟速度不高于750MHz，因此速度超过1GHz的DAC的时钟无法直接传给FPGA，因此高速DAC只能将时钟做分频，比如1.2GHz的DAC，输出一个600MHz的参考时钟信号给FPGA，FPGA利用这个参考时钟做时序同步。对于高速DAC来说，由于时钟无法由FPGA提供，只能依靠外部模拟时钟作数模转换，此时由于高速DAC需要采用分频器才能把外部高速模拟时钟转换成FPGA可以接收的数字时钟，而分频器又没有相位控制功能，因此在FPGA的数字域，也就没有办法将时序完全同步或可控，尤其是多片FPGA+多片高速DAC，这种问题就更为严重。

发明内容

本发明旨在至少解决现有技术中存在的技术问题，特别创新地提出了一种多通道高速DAC同步实现方法。

为了实现本发明的上述目的，本发明提供了一种多通道高速DAC同步实现方法，其包括如下步骤：

S1：FPGA-MASTER产生数字信号源参考信号、同步时钟信号和复位信号，并同时将这些信号发送给FPGA-SLAVE_P和DAC_M并粗调多路径延迟，所述P、M均为正整数；

S2：在FPGA-SLAVE_P中进行FPGA-MASTER同步时钟鉴相，并将相位差通过精细延迟模块调整为0；

S3：在FPGA-SLAVE_P中进行DAC_M参考时钟鉴相，并将相位差通过精细延迟模块调整为0。

本发明能够实现输出信号的相位同步，可以同时级联多片FPGA和多片高速DAC，不受DAC时钟速度的限制，拓展了信号输出带宽。

在本发明的一种优选实施例中，采用树状结构进行扩展，将FPGA-MASTER产生的数字信号源参考信号按树状结构发送给FPGA-SLAVE_P，FPGA-SLAVE_P将数字信号源参考信号发送给DAC_M。

在本发明的另一种优选实施例中，所述M=2×P，每一个FPGA-SLAVE与2个DAC相连。

本发明采用树状结构进行扩展，将FPGA-MASTER产生的数字信号源按树状结构发送给多片FPGA-SLAVE，同时每片FPGA上设计相同路数的DAC，此时对于多路径来说，数据路径基本是等长的，粗调之后同样采用细调相位实现多通道DAC同步的扩展。

在本发明的一种优选实施例中，在所述步骤S2中，FPGA-SLAVE_P对FPGA-MASTER进行同步时钟鉴相的方法为：

S41：用FPGA-SLAVE的时钟对FPGA-MASTER的时钟进行采样，观测采样结果是0还是1；

S42：如果是0，则鉴相结束；如果是1，则通过移向模块对FPGA-MASTER的时钟向后进行移向，并返回步骤S41。

在本发明的另一种优选实施例中，在所述步骤S3中，FPGA-SLAVE对DAC进行参考时钟鉴相的方法为：

S51：用FPGA-SLAVE的时钟对DAC的时钟进行采样，观测采样结果是0还是1；

S52：如果是0，则鉴相结束；如果是1，则通过移向模块对DAC的时钟进行移向，并返回步骤S51。

本发明通过FPGA-SLAVE对FPGA-MASTER和DAC进行鉴相和调相，实现了FPGA-MASTE、FPGA-SLAVE和DAC数据的相位一致，也就是各路DAC的输出相位与MASTER均保持了一致，实现了各路DAC的时序完全同步与可控，提高了工作效率。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1是现有技术中体目标仿真工作原理示意图；

图2是在本发明一种优选实施方式中多通道高速DAC同步实现方法的原理框图；

图3是在本发明一种优选实施方式中FPGA-MASTER参考数据产生的原理框图；

图4是在本发明一种优选实施方式中FPGA-SLAVE对FPGA-MASTER时钟鉴相的原理框图；

图5是在本发明一种优选实施方式中FPGA-SLAVE对DAC时钟鉴相的原理框图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

在本发明的描述中，除非另有规定和限定，需要说明的是，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。

本发明将FPGA的数字同步功能和数字鉴相方法结合，实现多通道高速DAC同步，首先由FPGA-MASTER产生一个数字频率源；然后通过板间通讯，将数字频率源传给多片FPGA-SLAVE，同时计算数据在多片FPGA-SLAVE内传输的多路径传输延迟引起，通过FIFO的读写有效信号校准多路径延迟，此时FIFO前后仍然存在±4个时钟周期的时间差异，再后通过数字鉴相的方法将多路径细微延迟检测，通过FPGA的精细延迟模块补齐，结合如图2所示，本发明多通道高速DAC同步实现方法的步骤为：

S1：FPGA-MASTER产生数字信号源参考信号、同步时钟信号和复位信号，并同时将这些信号发送给FPGA-SLAVE_P和DAC_M并粗调多路径延迟，所述P、M均为正整数；

S2：在FPGA-SLAVE_P中进行FPGA-MASTER同步时钟鉴相，并将相位差通过精细延迟模块调整为0；

S3：在FPGA-SLAVE_P中进行DAC_M参考时钟鉴相，并将相位差通过精细延迟模块调整为0。

在本发明的一种优选实施方式中，多通道高速DAC同步实现方法的步骤为：

第一步：如图2和图3所示，在板卡上电后，FPGA-MASTER生成DDS模块并产生数字信号源参考信号、同步时钟信号和复位信号，通过高速并行接口将DDS数据传给FPGA-SLAVE_P和DAC_M并粗调多路径延迟，同时将时钟和复位信号也进行传输，其中，P、M均为正整数。在本实施方式中，粗调多路径延迟是对FPGA-SLAVE_P的寄存器延迟的调整，具体的调整方法可以为但不限于由FPGA-MASTER产生数字基准源并将数字基准源传给多片FPGA-SLAVE_P，以数字基准源为基准对FPGA-SLAVE_P的寄存器延迟进行调整。在本发明的一种实施方式中，为实现多通道DAC同步，采用树状结构进行扩展，将FPGA-MASTER产生的数字信号源参考信号按树状结构发送给FPGA-SLAVE_P，FPGA-SLAVE_P将数字信号源参考信号发送给DAC_M，在本发明的另一种优选实施方式中，M=2×P，每一个FPGA-SLAVE与2个DAC相连，这样对于多路径来说，数据路径基本是等长的，粗调之后同样采用细调相位实现多通道DAC同步的扩展。

第二步：在每一个FPGA-SLAVE中分别进行FPGA-MASTER同步时钟鉴相，并将相位差通过精细延迟模块调整为0，具体的鉴相的方法为：

S41：用FPGA-SLAVE的时钟对FPGA-MASTER的时钟进行采样，观测采样结果是0还是1；

S42：如果是0，则鉴相结束；如果是1，则通过移向模块对FPGA-MASTER的时钟向后进行移向，并返回步骤S41。

FPGA的移相精度可以达到MMCM的VCO的T/56，而实际相差最大为MMCM的VCO的T/4，因此通过鉴相的方法可以检测到FPGA-SLEVE和FPGA-MASTER之间的时钟相差。如图4所示，FPGA-SLAVE的数字鉴相器对FPGA-MASTER的时钟进行鉴相，当FPGA-SLAVE的时钟对FPGA-MASTER的时钟的采样结果是0时，则鉴相结束；如果是1，则通过时钟移向模块对FPGA-SLAVE的时钟进行移向，并重新利用数字鉴相器进行鉴相，直到FPGA-SLAVE对FPGA-MASTER的时钟的采样结果是0。从而得到FPGA-SLEVE和FPGA-MASTER之间的时钟相差，然后通过数据相差微调模块进行相差微调，从而实现了多片FPGA-SLAVE与FPGA-MASTER的数据输出相位一致。

第三步：在FPGA-SLAVE中进行DAC参考时钟鉴相，并将相位差通过精细延迟模块调整为0。具体的鉴相的方法为：

S51：用FPGA-SLAVE的时钟对DAC的时钟进行采样，观测采样结果是0还是1；

S52：如果是0，则鉴相结束；如果是1，则通过移向模块对DAC的时钟进行移向，并返回步骤S51。

FPGA的移相精度可以达到MMCM的VCO的T/56，而实际相差最大为MMCM的VCO的T/4，因此通过鉴相的方法可以检测到FPGA-SLEVE和DAC之间的时钟相差。如图5所示，FPGA-SLAVE的数字鉴相器对DAC的时钟进行鉴相，当FPGA-SLAVE的时钟对DAC的时钟的采样结果是0时，则鉴相结束；如果是1，则通过时钟移向模块对DAC的时钟进行移向，并重新利用数字鉴相器进行鉴相，直到FPGA-SLAVE对DAC的时钟的采样结果是0。从而得到FPGA-SLEVE和DAC之间的时钟相差，然后通过数据相差微调模块进行相差微调，从而实现了FPGA-SLAVE与DAC的数据输出相位一致。

通过两次相位校准后，实现了FPGA-MASTER、FPGA-SLAVE和DAC数据的相位一致，也就是各路DAC的输出相位与FPGA-MASTER均保持了一致。

本发明采用多片高速DAC和多片FPGA实现输出信号相位同步，可以级联多片FPGA，也不受DAC时钟速度的限制，拓展了信号输出带宽。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims (5)

1.一种多通道高速DAC同步实现方法，其特征在于，包括如下步骤：

S1：FPGA-MASTER产生数字信号源参考信号、同步时钟信号和复位信号，并同时将这些信号发送给FPGA-SLAVE_P和DAC_M并粗调多路径延迟，所述P、M均为正整数；

S2：在FPGA-SLAVE_P中进行FPGA-MASTER同步时钟鉴相，并将相位差通过精细延迟模块调整为0；

S3：在FPGA-SLAVE_P中进行DAC_M参考时钟鉴相，并将相位差通过精细延迟模块调整为0。

2.如权利要求1所述的多通道高速DAC同步实现方法，其特征在于，采用树状结构进行扩展，将FPGA-MASTER产生的数字信号源参考信号按树状结构发送给FPGA-SLAVE_P，FPGA-SLAVE_P将数字信号源参考信号发送给DAC_M。

3.如权利要求1或2所述的多通道高速DAC同步实现方法，其特征在于，所述M=2×P，每一个FPGA-SLAVE与2个DAC相连。

4.如权利要求1所述的多通道高速DAC同步实现方法，其特征在于，在所述步骤S2中，FPGA-SLAVE对FPGA-MASTER进行同步时钟鉴相的方法为：

S41：用FPGA-SLAVE的时钟对FPGA-MASTER的时钟进行采样，观测采样结果是0还是1；

S42：如果是0，则鉴相结束；如果是1，则通过移向模块对FPGA-SLAVE的时钟向后进行移向，并返回步骤S41。

5.如权利要求1所述的多通道高速DAC同步实现方法，其特征在于，在所述步骤S3中，FPGA-SLAVE对DAC进行参考时钟鉴相的方法为：

S51：用FPGA-SLAVE的时钟对DAC的时钟进行采样，观测采样结果是0还是1；

S52：如果是0，则鉴相结束；如果是1，则通过移向模块对DAC的时钟进行移向，并返回步骤S51。

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