CN101547296B - 延迟闭锁回路的电路及方法 - Google Patents

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Abstract

本发明公开了一种延迟闭锁回路的电路及方法，可避免回路滤波电路的延迟影响。该延迟闭锁回路的电路包含有一多相位的锁相回路电路，用于依据系统时钟，产生复数个相位讯号，其中该复数相位讯号之一为一像素频率讯号。一相位侦测电路，用于依据该像素频率讯号，侦测一参考讯号及一回授讯号间的一整数相位误差及一小数相位误差。一相位选择电路，用于依据该小数相位误差及该复数相位讯号，产生一微调相位。以及一延迟电路，用于依据该整数相位误差及该微调相位，调整输出相位，产生一输出讯号，其中，该回授讯号系为该输出讯号经回授电路的讯号。

Description

延迟闭锁回路的电路及方法
技术领域
本发明涉及一种延迟闭锁回路的电路，尤指一种具有精确锁相的电路及其方法。
背景技术
现今因通讯产品的使用量与重要性日趋成长，加上集成电路发展迅速，使得通讯集成电路的需求也相对增加，其中相位锁相回路(Phase Locked Loop，PLL)及延迟闭锁回路(Delay Locked Loop；DLL)是最常被使用的电路之一。锁相回路可应用于通讯上做调变解调或无线电系统上做频率合成器以及在数字电路上做时序讯号回复系统。
锁相回路的原理主要是将两个输入讯号的相位和频率做追踪与锁定，使两个输入讯号能够时时刻刻保持一致，当两个输入的相位误差等于零或非常小时，我们就可以称为锁住(locked)。一般而言，我们常以不同的需求去设计出不同诉求的锁相回路，例如低Jitter、低Skew、快速锁定同步。高速的数据传输速率为当今热门的课题，增加频率速率及及低偏斜频率分布成为需要处理的问题。同时，高速率的电路亦有编排频率周期及频率延迟的需求。
基本的延迟闭锁回路电路由一相位侦测器、一回路滤波器及一电压控制延迟电路所组成。相位侦测器用来测量输入参考讯号及回授输出讯号间领先或延迟关系。回路滤波器过滤相位误差讯号，并消除频率抖动。然后，电压控制延迟电路根据相位误差讯号调整输入参考讯号及回授输出讯号，使成为相同相位。
延迟闭锁回路电路工作模式如下所述。首先，相位侦测器侦测输入参考讯号及回授输出讯号间领先或延迟关系。参考讯号及回授输出讯号间的差值即为相位误差。然后，相位误差经过回路滤波器后提供至电压控制延迟电路。电压控制延迟电路控制延迟大小，直到相位误差趋近于零或很小，并称为「锁相」。当延迟闭锁回路电路被锁相，参考讯号及回授输出讯号间的延迟应为零或一固定相位偏移值。
但是在影像系统中，高分辨率的影像接收需要一个具高频率的像素频率及很小的延迟闭锁回路抖动的锁相电路。目前的延迟闭锁回路电路无法满足此一需求。
发明内容
本发明所要解决的技术问题是提供一种延迟闭锁回路的电路及方法，可避免回路滤波电路的延迟影响。
为了解决以上技术问题，本发明提供了如下技术方案：
本发明提供了一种延迟闭锁回路电路。该延迟闭锁回路电路，其包含有一多相位的锁相回路电路，用于依据系统时钟，产生复数个相位讯号，其中该复数相位讯号之一为一像素频率讯号；一相位侦测电路，用于依据该像素频率讯号，侦测一参考讯号及一回授讯号间的一整数相位误差及一小数相位误差；一相位选择电路，用于依据该小数相位误差，选择该复数相位之一为一微调相位；以及一延迟电路，用于依据该整数相位误差及该微调相位，调整该参考讯号的输出相位，产生一输出讯号；其中，该回授讯号与输出讯号有关。
本发明还提供了一种延迟闭锁回路的相位调整方法，用于调整一参考讯号及一回授讯号间的相位。该延迟闭锁回路的相位调整方法包含有依据一系统时钟，产生复数相位讯号，其中该复数相位讯号之一为一像素频率讯号；依据该像素频率讯号，侦测该参考讯号及该回授讯号间的一整数相位误差及一小数相位误差；依据该小数相位误差，选择该复数相位讯号之一成为一微调相位；以及依据该整数相位误差及该微调相位，调整该参考讯号的相位，产生一输出讯号；其中，该回授讯号与输出讯号有关。
最后，本发明提供了一种相位误差侦测电路，用于一延迟闭锁回路电路中。该电路其包含有一多相位的锁相回路电路，用于依据系统时钟，产生复数个相位讯号，其中该复数相位讯号之一为一像素频率讯号；一相位侦测电路，用于依据该像素频率讯号，侦测一参考讯号及一回授讯号间的一整数相位误差及一小数相位误差；以及一相位选择电路，用于依据该小数相位误差，选择该复数相位讯号之一为一微调相位。
本发明采用的延迟闭锁回路的电路及方法，能够精确决定一相位偏移调整值(或讯号延迟)，并可将瞬间相位偏移讯号加入输出讯号，可避免回路滤波电路的延迟影响。以映像管(CRT)电视为例，瞬间相位偏移讯号可事先计算后，加入每一影像线行内，用于校正映像管图形失真的现象。
附图说明
图1为一现有延迟闭锁回路电路的电路方块图。
图2为一现有延迟闭锁回路电路的讯号时序示意图。
图3为本发明的一实施例电路方块图。
图4为本发明的一实施例较详尽的电路方块图。
图5为本发明的讯号时序示意图。
图6为本发明中时间-数字转换电路的架构图。
【主要组件符号说明】
110                   多相位的锁相回路电路
120                   相位选择电路
130                   相位侦测电路
140                   滤波电路
150                   延迟电路
160                   系统延迟
131                   整数频率计数器
132                   相位量化器
133                   相位误差计算器
141                   相位偏移电路
142                   回路滤波电路
143、144              加法电路
151                   整数延迟电路
152                   小数延迟电路
61a～61n、62a～62n    正反器
63、64                译码器
具体实施方式
图1为延迟闭锁回路的基本方块图。参考讯号11为延迟闭锁回路电路中一输入讯号，系由系统内部所产生，例如：在一影像系统中经内部处理过的水平同步讯号(horizontal synchronization signal；HSYNC)。延迟闭锁回路电路的输出讯号13系用来提供系统内部执行工作所使用，并经系统延迟后回授至延迟闭锁回路电路的输入端，系为图1中的回授讯号12。延迟闭锁回路电路的目的系针对参考讯号11及回授讯号12间相位偏移，进行相位调整，产生输出讯号13。上述三讯号间的关系请参照图2。
请参照图3的延迟闭锁回路电路方块图，系为本发明一较佳实施态样。本发明的迟锁相回路电路包含一多相位的锁相回路电路110、一相位选择电路120、一相位侦测电路130、一滤波电路140及一延迟电路150。其中，多相位的锁相回路(Phase Locked Loop；PLL)电路110用于将系统时钟分割成不同的空间相位，以产生复数频率140。由于延迟闭锁回路的跳动偏移(jitter)与相位锁相回路的相位(或频率)偏移的反相成比例关系，因此可经由规划该多相位的锁相回路的相位(或频率)，用以调整延迟闭锁回路的跳动所造成的偏移。而频率pclk 15为该些复数频率14的其中之一。在影像系统中，频率pclk15通常为像素频率或称点频率，被当作一通用频率，至少提供给相位侦测电路130、滤波电路140及延迟电路150使用。另外，相位侦测电路130接收参考讯号11及回授讯号12，并使用频率pclk 15为基础，计算得到整数相位误差16及小数相位误差17。接着，这些相位误差(包含整数相位误差16及小数相位误差17)被传送至一数字滤波器140中。数字滤波器140中将接收到的整数相位误差16及小数相位误差17进行滤波处理，并产生整数输出相位19及小数输出相位18。其中，整数输出相位19被传送至一延迟电路150；而小数输出相位18被传送至一相位选择电路120，做为选择该等复数频率14之一成为微调相位20的依据，同时该微调相位20亦被传送至延迟电路150。延迟电路150根据整数输出相位19及微调相位20进行相位偏移之对参考讯号11调整，以产生输出讯号13。最后，输出讯号13用来提供系统内部执行工作所使用，并经系统延迟160回授至延迟闭锁回路电路的输入端，系为图3中的回授讯号12。其中，系统延迟160系为输出讯号13通过系统，然后回授至延迟闭锁回路所造成的时间延迟。一般而言，系统延迟大小可能会因为温度的改变而不同。
请参照图4的延迟闭锁回路的详尽电路方块图，系为本发明一较佳实施态样的细部设计。已于图3中揭露的相位侦测电路130可进一步包含一整数频率计数器131、一相位量化器132及一相位误差计算器133。其中，整数频率计数器131根据参考讯号11脉波上升边缘，计数频率pclk 15的脉波数，并产生一计数值pcnt 21。另外，整数频率计数器131的位数目与延迟闭锁回路的锁相范围有关。参考讯号11的上升边缘用于重置整数频率计数器131，并经过固定的计数值后下降，此时的计数值pcnt 21即为整数参考相位22。而当回授讯号12的上升边缘发生时，此时的计数值pcnt 21即为整数回授相位24；相位量化器132用于监测参考讯号11及回授讯号12，并产生整数参考相位22、小数参考相位23、整数回授相位24及小数回授相位25。其中，整数参考相位22及整数回授相位24，系分别在参考讯号11及回授讯号12的上升边缘，读取整数频率计数器131的计数值pcnt 21。小数参考相位23及小数回授相位25系由相位量化器132中的时间-数字转换器(将于后述图6中说明)计算所得；相位误差计算器133用来计算整数参考相位22及整数回授相位24的差值，产生整数相位误差16，以及计算小数参考相位23及小数回授相位25的差值，产生小数相位误差17。
接着，滤波器140包含一相位偏移电路141、一回路滤波电路142及两个加法器143、144，产生整数输出相位19及小数输出相位18。其中，相位偏移电路141侦测频率pclk 15跳动所造成的瞬间相位偏移讯号31，并经由加法器143及加法器144将瞬间相位偏移讯号31加入滤波前与后的整数相位误差16及小数相位误差17。加法器143及加法器144分别置于回路滤波电路142的前与后，以致于瞬间相位偏移讯号可以加入讯号，且避免回路滤波电路的延迟影响。加法器143输出整数相位误差16及小数相位误差17至回路滤波电路142滤波处理后，产生一整数滤波相位误差28及一小数滤波相位误差28。然后，整数滤波相位误差28及小数滤波相位误差28输入至加法器144，与瞬间相位偏移讯号31进行处理。最后，加法器144输出整数输出相位19及小数输出相位18至延迟电路150。以映像管(CRT)电视为例，瞬间相位偏移讯号可事先计算后，加入每一影像线行内，用于校正映像管图形失真的现象。
接着，延迟电路150系为一两阶段延迟的电路架构，包含一整数延迟电路151及一小数延迟电路152两部分。其中，整数延迟电路151依据滤波器140所输出的整数输出相位19，进行相位调整(或时间延迟)。小数延迟电路152则接收相位选择电路120所输出的微调相位20，进行微幅的相位调整(或时间延迟)。相位选择电路120接收小数输出相位18，并选择该等复数频率14之一成为微调相位20。最终，延迟电路150产生输出讯号13。
请参考图5的讯号时序图，系为本发明一较佳实施态样的讯号时序图。相较于现有的延迟闭锁回路电路，本发明利用通用频率pclk 15及频率计数值pcnt 21用于侦测参考讯号11及回授讯号12时使用，相关时序图请参见图5。根据参考讯号11上升边缘重置频率计数器131，并当一固定时计数值参考讯号下降时，产生整数参考相位22。而当回授讯号12的上升边缘发生时，此时的计数值pcnt 21即为整数回授相位24。透过相位侦测电路130，计算整数参考相位22及整数回授相位24的差值，产生整数相位误差16，以及计算小数参考相位23及小数回授相位25的差值，产生小数相位误差17。
请参考图6的时间-数字转换电路的架构图，系用于侦测小数参考相位23及小数回授相位25，为侦测电路130中一部分。参考讯号11连接至第一组正反器61a～61n的致能(enable)点，当参考讯号11于上升边缘时，第一组正反器61a～61n闩住多相位的锁相回路电路110的复数频率14。而第一组正反器61a～61n输出连接至第一译码器63，产生小数参考相位23。相同地，回授讯号12连接至第二组正反器62a～62n的致能(enable)点，当回授讯号12于上升边缘时，第二组正反器62a～62n闩住多相位的锁相回路电路110的复数频率14。而第二组正反器62a～62n输出连接至第二译码器64，产生小数回授相位25。此外，小数参考相位23及小数回授相位25的差值即为小数相位误差17。上述方法亦可运用在测量参考讯号11及回授讯号12的下降边缘或上升边缘及下降边缘的平均的计算。这种具有弹性方法对于量测讯号下降边缘或上升边缘相位十分有用。
依据本发明的实施例，其系揭露一种调整参考讯号与回授讯号间相位方法。本发明方法包含有依据一系统时钟，产生复数相位讯号，其中该复数相位讯号之一为一像素频率讯号；依据该像素频率讯号，侦测该参考讯号及该回授讯号间的一整数相位误差及一小数相位误差；依据该小数相位误差，选择该复数相位讯号之一成为一微调相位；以及依据该整数相位误差及该微调相位，调整该参考讯号的相位，产生一输出讯号；其中，该回授讯号与输出讯号有关。另外，侦测一参考讯号及一回授讯号间的一整数相位误差及一小数相位误差的步骤包含有计算该像素频率讯号的脉波数以产生一计数值；依据该参考讯号、该回授讯号、该复数相位讯号及该计数值，产生一整数参考相位、一小数参考相位、一整数回授相位及一小数回授相位；以及计算该整数参考相位和该整数回授相位，以产生该整数相位误差，及计算该小数参考相位和该小数回授相位，以产生该小数相位误差。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (15)

1.一种延迟闭锁回路电路，其特征在于，其包含有：
一多相位的锁相回路电路，用于依据一系统时钟，产生复数相位讯号，其中该复数相位讯号之一为一像素频率讯号；
一相位侦测电路，用于依据该像素频率讯号，侦测一参考讯号及一回授讯号间的一整数相位误差及一小数相位误差，该相位侦测电路包含有：一整数频率计数器，用于计算该像素频率讯号的脉波数，以产生一计数值；一相位量化器，用于依据该参考讯号、该回授讯号、该复数相位讯号及该计数值，产生一整数参考相位、一小数参考相位、一整数回授相位及一小数回授相位；以及一相位误差计算器，用于根据该整数参考相位和该整数回授相位，计算该整数相位误差，及根据该小数参考相位和该小数回授相位，计算该小数相位误差；
一相位选择电路，用于依据该小数相位误差，选择该复数相位之一为一微调相位；以及
一延迟电路，用于依据该整数相位误差及该微调相位，调整该参考讯号的相位，产生一输出讯号；
其中，该输出讯号经系统延迟后得到回授讯号。
2.如权利要求1所述的延迟闭锁回路电路，其特征在于，该整数频率计数器在每次该参考讯号的上升边缘时被重置。
3.如权利要求1所述的延迟闭锁回路电路，其特征在于，该相位量化器分别在该参考讯号及该回授讯号的上升边缘时，读取该计数值，以产生该整数参考相位和该整数回授相位。
4.如权利要求1所述的延迟闭锁回路电路，其特征在于，该相位量化器分别比较该参考讯号和该复数相位讯号及该回授讯号和该复数相位讯号，以产生该小数参考相位及该小数回授相位。
5.如权利要求1所述的延迟闭锁回路电路，其特征在于，该相位量化器包含一转换器，用于依据该参考讯号、该回授讯号及该复数相位讯号，产生该小数参考相位及该小数回授相位。
6.如权利要求1所述的延迟闭锁回路电路，其特征在于，更包含有：
一回路滤波电路，用于过滤该整数相位误差及该小数相位误差，以产生一整数输出相位至该延迟电路及一小数输出相位至该相位选择电路。
7.如权利要求6所述的延迟闭锁回路电路，其特征在于，更包含有：
一相位偏移电路，用于根据该像素频率讯号，提供一瞬间相位偏移讯号；
一第一加法电路，耦接于该回路滤波电路之前，用于将该瞬间相位偏移讯号加入该整数相位误差及该小数相位误差；以及
一第二加法电路，耦接于该回路滤波电路之后，用于将该瞬间相位偏移讯号加入该整数输出相位及该小数输出相位。
8.一种延迟闭锁回路的相位调整方法，用于调整一参考讯号及一回授讯号间的相位，其特征在于，其包含有：
依据一系统时钟，产生复数相位讯号，其中该复数相位讯号之一为一像素频率讯号；
依据该像素频率讯号，侦测该参考讯号及该回授讯号间的一整数相位误差及一小数相位误差，包括：计数该像素频率讯号的脉波数，以产生一计数值；依据该参考讯号、该回授讯号、该复数相位讯号及该计数值，产生一整数参考相位、一小数参考相位、一整数回授相位及一小数回授相位；以及根据该整数参考相位和该整数回授相位，计算该整数相位误差，及根据该小数参考相位和该小数回授相位，计算该小数相位误差；
依据该小数相位误差，选择该复数相位讯号之一成为一微调相位；以及
依据该整数相位误差及该微调相位，调整该参考讯号的相位，产生一输出讯号；
其中，该输出讯号经系统延迟后得到回授讯号。
9.如权利要求8所述的延迟闭锁回路的相位调整方法，其特征在于，该参考讯号系为一水平同步讯号。
10.如权利要求8所述的延迟闭锁回路的相位调整方法，其特征在于，该计数值在每次该参考讯号的上升边缘时被重置至零。
11.如权利要求8所述的延迟闭锁回路的相位调整方法，其特征在于，该整数参考相位和该整数回授相位分别在该参考讯号及该回授讯号的上升边缘时，读取该计数值所获得。
12.如权利要求8所述的延迟闭锁回路的相位调整方法，其特征在于，该小数参考相位及该小数回授相位，分别比较该参考讯号和该复数相位讯号及该回授讯号和该复数相位讯号所获得。
13.如权利要求8所述的延迟闭锁回路的相位调整方法，其特征在于，更包含过滤该整数相位误差及该小数相位误差，以产生一整数输出相位及一小数输出相位。
14.如权利要求13所述的延迟闭锁回路的相位调整方法，其特征在于，更包含有：
在该过滤步骤之前，加入一瞬间相位偏移讯号至该整数相位误差及该小数相位误差，其中该瞬间相位偏移讯号与该像素频率讯号有关；以及
在该过滤步骤之后，加入该瞬间相位偏移讯号至该整数输出相位及该小数输出相位。
15.一种相位误差侦测电路，用于一延迟闭锁回路电路中，其特征在于，其包含有：
一多相位的锁相回路电路，用于依据系统时钟，产生复数个相位讯号，其中该复数相位讯号之一为一像素频率讯号；
一相位侦测电路，用于依据该像素频率讯号，侦测一参考讯号及一回授讯号间的一整数相位误差及一小数相位误差，该相位侦测电路包含有：一整数频率计数器，用于计算该像素频率讯号的脉波数以产生一计数值；一相位量化器，用于依据该参考讯号、该回授讯号、该复数相位讯号及该计数值，产生一整数参考相位、一小数参考相位、一整数回授相位及一小数回授相位；以及一相位误差计算器，用于根据该整数参考相位和该整数回授相位，计算该整数相位误差，及根据该小数参考相位和该小数回授相位，计算该小数相位误差；以及
一相位选择电路，用于依据该小数相位误差，选择该复数相位讯号之一为一微调相位。
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US (1) US7795937B2 (zh)
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TW (1) TWI389459B (zh)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8736323B2 (en) * 2007-01-11 2014-05-27 International Business Machines Corporation Method and apparatus for on-chip phase error measurement to determine jitter in phase-locked loops
KR100822307B1 (ko) * 2007-09-20 2008-04-16 주식회사 아나패스 데이터 구동 회로 및 지연 고정 루프
TWI364169B (en) * 2008-12-09 2012-05-11 Sunplus Technology Co Ltd All digital phase locked loop circuit
TWI410982B (zh) * 2009-03-18 2013-10-01 Mstar Semiconductor Inc 記憶體控制器中資料觸發信號的校正電路及其校正方法
US8949069B2 (en) * 2009-12-16 2015-02-03 Intel Corporation Position determination based on propagation delay differences of multiple signals received at multiple sensors
US8258837B2 (en) * 2009-12-17 2012-09-04 Intel Corporation Controlled clock phase generation
CN102859879B (zh) * 2010-05-13 2015-03-11 华为技术有限公司 用于校验锁相环中的输出频率的系统和方法
US8493107B2 (en) 2010-07-27 2013-07-23 Mediatek Inc. Clock generator for generating output clock having non-harmonic relationship with input clock and related clock generating method thereof
US8816780B2 (en) * 2010-07-27 2014-08-26 Mediatek Inc. Apparatus and method for calibrating timing mismatch of edge rotator operating on multiple phases of oscillator
TWI449339B (zh) * 2010-12-13 2014-08-11 Ind Tech Res Inst 時脈偏移補償裝置
US8411258B2 (en) 2010-12-22 2013-04-02 Intel Corporation Systems and methods for determining position using light sources
US8405436B2 (en) * 2011-07-19 2013-03-26 Himax Technologies Limited Multi-phase clock generator
CN103036559B (zh) * 2011-09-28 2015-11-11 晨星软件研发(深圳)有限公司 锁相回路以及相关的相位对齐方法
US8923375B2 (en) 2012-06-29 2014-12-30 Parade Technologies, Inc. On die jitter tolerance test
US9753137B2 (en) 2013-05-26 2017-09-05 Intel Corporation Apparatus, system and method of communicating positioning information
US9432115B2 (en) 2013-07-10 2016-08-30 Intel Corporation Apparatus, system and method of communicating positioning transmissions
CN104113326B (zh) * 2013-09-29 2017-08-25 西安电子科技大学 一种具有可编程功能的多相位时钟产生电路
CN103957003B (zh) * 2014-04-23 2017-10-17 华为技术有限公司 一种时间数字转换器、频率跟踪装置及方法
US9444435B1 (en) * 2015-10-20 2016-09-13 Stmicroelectronics S.R.L. Injection locked ring oscillator circuit with an analog quadrature calibration loop
US9634826B1 (en) 2015-11-30 2017-04-25 Intel Corporation Apparatus and method for automatic bandwidth calibration for phase locked loop
CN105528313A (zh) * 2015-12-18 2016-04-27 上海联影医疗科技有限公司 磁共振系统的时序控制单元、时序控制方法及磁共振系统
US9419629B1 (en) * 2016-03-01 2016-08-16 Freescale Semiconductor, Inc. Delay-locked loop circuit with fractional phase frequency detector
EP3427418B1 (en) * 2016-03-11 2020-06-24 Telefonaktiebolaget LM Ericsson (publ) Antenna array calibration method and apparatus
US10057049B2 (en) 2016-04-22 2018-08-21 Kandou Labs, S.A. High performance phase locked loop
US10193716B2 (en) 2016-04-28 2019-01-29 Kandou Labs, S.A. Clock data recovery with decision feedback equalization
US10411922B2 (en) 2016-09-16 2019-09-10 Kandou Labs, S.A. Data-driven phase detector element for phase locked loops
US10020813B1 (en) * 2017-01-09 2018-07-10 Microsoft Technology Licensing, Llc Scaleable DLL clocking system
US10270455B2 (en) * 2017-02-20 2019-04-23 Qualcomm Incorporated Multi-phase clock generation employing phase error detection in a controlled delay line
CN110945830B (zh) 2017-05-22 2022-09-09 康杜实验室公司 多模式数据驱动型时钟恢复电路
US10554380B2 (en) 2018-01-26 2020-02-04 Kandou Labs, S.A. Dynamically weighted exclusive or gate having weighted output segments for phase detection and phase interpolation
US11290115B2 (en) 2018-06-12 2022-03-29 Kandou Labs, S.A. Low latency combined clock data recovery logic network and charge pump circuit
US10630272B1 (en) 2019-04-08 2020-04-21 Kandou Labs, S.A. Measurement and correction of multiphase clock duty cycle and skew
US10958251B2 (en) 2019-04-08 2021-03-23 Kandou Labs, S.A. Multiple adjacent slicewise layout of voltage-controlled oscillator
KR102627861B1 (ko) * 2019-04-16 2024-01-23 에스케이하이닉스 주식회사 위상 감지 회로, 이를 이용하는 클럭 생성 회로 및 반도체 장치
US10958277B1 (en) * 2019-09-05 2021-03-23 Cobham Colorado Springs Inc. PLL with multiple and adjustable phase outputs
US11463092B1 (en) 2021-04-01 2022-10-04 Kanou Labs Sa Clock and data recovery lock detection circuit for verifying lock condition in presence of imbalanced early to late vote ratios
US11563605B2 (en) 2021-04-07 2023-01-24 Kandou Labs SA Horizontal centering of sampling point using multiple vertical voltage measurements
US11539369B2 (en) * 2021-05-06 2022-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Duty-cycle corrector circuit
US11496282B1 (en) 2021-06-04 2022-11-08 Kandou Labs, S.A. Horizontal centering of sampling point using vertical vernier

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1318901A (zh) * 2000-04-17 2001-10-24 松下电器产业株式会社 频率综合器
CN1477786A (zh) * 2002-08-23 2004-02-25 联发科技股份有限公司 锁相环路
CN1574086A (zh) * 2003-05-30 2005-02-02 海力士半导体有限公司 数字延迟锁定回路及其控制方法
CN1694179A (zh) * 2004-05-06 2005-11-09 海力士半导体有限公司 延迟闭锁回路装置
CN101114832A (zh) * 2006-07-28 2008-01-30 晨星半导体股份有限公司 具有分数n的锁相回路频率合成器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6362898B1 (en) * 1997-10-31 2002-03-26 In-System Design, Inc. Pulse width position modulator and clock skew synchronizer
US6288574B1 (en) * 1999-12-21 2001-09-11 Xerox Corporation Digital phase detector
US6151152A (en) * 1999-12-21 2000-11-21 Xerox Corporation Reference frequency and facet to facet error correction circuit
EP1290798A2 (en) * 2000-05-19 2003-03-12 Koninklijke Philips Electronics N.V. Fractional n-divider, and frequency synthesizer provided with a fractional n-divider
US20030198311A1 (en) * 2002-04-19 2003-10-23 Wireless Interface Technologies, Inc. Fractional-N frequency synthesizer and method
US6803834B1 (en) * 2003-05-22 2004-10-12 Faraday Technology Corp. Sigma-delta modulated discrete time oscillator
US7356107B2 (en) * 2004-01-26 2008-04-08 Texas Instruments Incorporated Flying-adder frequency synthesizer-based digital-controlled oscillator and video decoder including the same
JP4155406B2 (ja) * 2004-04-01 2008-09-24 ソニー・エリクソン・モバイルコミュニケーションズ株式会社 デルタシグマ変調型分数分周ｐｌｌ周波数シンセサイザ、及び、無線通信装置
US7496168B2 (en) * 2005-04-27 2009-02-24 Agere Systems Inc. Phase-locked loop using multi-phase feedback signals
US7492849B2 (en) * 2005-05-10 2009-02-17 Ftd Solutions Pte., Ltd. Single-VCO CDR for TMDS data at gigabit rate
US7649569B2 (en) * 2005-05-24 2010-01-19 Texas Instruments Incorporated Time base correction in video systems
TWI338456B (en) * 2006-10-23 2011-03-01 Realtek Semiconductor Corp Hybrid phase-locked loop
JP4440286B2 (ja) * 2007-06-11 2010-03-24 三菱電機株式会社 ブロックノイズ除去装置
JP4438857B2 (ja) * 2007-12-11 2010-03-24 ソニー株式会社 通信システム、受信装置、および受信方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1318901A (zh) * 2000-04-17 2001-10-24 松下电器产业株式会社 频率综合器
CN1477786A (zh) * 2002-08-23 2004-02-25 联发科技股份有限公司 锁相环路
CN1574086A (zh) * 2003-05-30 2005-02-02 海力士半导体有限公司 数字延迟锁定回路及其控制方法
CN1694179A (zh) * 2004-05-06 2005-11-09 海力士半导体有限公司 延迟闭锁回路装置
CN101114832A (zh) * 2006-07-28 2008-01-30 晨星半导体股份有限公司 具有分数n的锁相回路频率合成器

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Publication number Publication date
TW200941949A (en) 2009-10-01
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