CN104113326B - 一种具有可编程功能的多相位时钟产生电路 - Google Patents

Abstract

本发明提供了一种具有可编程功能的多相位时钟产生电路，包括多相位时钟产生电路和可编程相位选择电路；多相位时钟产生电路包括压控延迟线、鉴相器、电荷泵、低通滤波器、偏置电压产生器；压控延迟线包括多个相互串联的相同的压控延迟单元，输入端接入外界参考时钟，输出端输出延迟时钟信号；鉴相器对外界参考时钟和延迟时钟信号进行鉴相，并输出上升信号和下降信号；电荷泵根据上升信号和下降信号对低通滤波器执行充放电操作；偏置电压产生器，用于被低通滤波器输出的电压控制，为压控延迟单元提供可调的偏置电压；可编程相位选择电路根据输入其的来自多个压控延迟单元的时钟信号产生相位可调的输出时钟信号。本发明结构简单，成本低廉。

Description

一种具有可编程功能的多相位时钟产生电路

技术领域

本发明涉及一种时钟产生电路，尤其涉及一种具有可编程功能的多相位时钟产生电路。

背景技术

高性能低成本的信号采集与处理系统在自动测量、设备检测、安全监控等工业测控领域需求巨大。相比于CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)信号处理器，CCD(Charge-coupled Device，电荷耦合器件)信号处理器在灵敏度、分辨率、噪声控制等方面具有明显优势。由于CCD器件的最佳工作时序随工作条件的变化而变化，传统的CCD信号处理器内部各相时钟之间相位差固定，无法对CCD器件复位、相关双采样等时钟信号进行调整。从而无法对目标实现最佳的识别和检测。鉴于以上原因，设计一种结构简单，成本低廉的可编程多相位时钟电路就成了一种需求。

发明内容

本发明的主要目的在于提供一种可编程功能的多相位时钟产生电路，克服传统的CCD信号处理器内部各相时钟之间相位差固定，无法对CCD器件复位、相关双采样等时钟信号进行调整的问题。

为了达到上述目的，本发明提供了一种具有可编程功能的多相位时钟产生电路，包括多相位时钟产生电路和可编程相位选择电路；

所述多相位时钟产生电路包括压控延迟线、鉴相器、电荷泵、低通滤波器、偏置电压产生器，其中，

所述压控延迟线，包括多个相互串联的相同的压控延迟单元，输入端接入外界参考时钟，输出端输出延迟时钟信号；

所述鉴相器，用于对外界参考时钟和所述延迟时钟信号进行鉴相，并输出上升信号和下降信号；

所述电荷泵，用于根据所述上升信号和所述下降信号，对所述低通滤波器执行充放电操作；

所述偏置电压产生器，用于被所述低通滤波器输出的电压控制，而为所述压控延迟单元提供可调的偏置电压，以控制延迟大小；

所述可编程相位选择电路，用于根据输入其的来自所述多个压控延迟单元的时钟信号，产生相位可调的输出时钟信号。

实施时，所述低通滤波器包括低通滤波电容；

所述低通滤波电容，第一端分别与所述电荷泵和所述偏置电压产生器连接，第二端接地。

实施时，所述电荷泵包括上升电流源、第一开关电路、第二开关电路、运算放大电路、下降电流源和辅助电容，其中，

所述第一开关电路包括：

第一开关单元，控制端接入所述下降信号，输入端接入所述上升电流源，输出端与第一节点连接，用于当所述下降信号为高电平时导通所述上升电流源和所述第一节点；

以及，第二开关单元，控制端接入所述上升信号，输入端接入所述上升电流源，输出端与第二节点连接，用于当所述上升信号为高电平时导通所述上升电流源和所述第二节点；

所述第二开关电路包括：

第三开关单元，控制端接入所述上升信号，输入端与所述第一节点连接，输出端与所述下降电流源连接，用于当所述上升信号为高电平时导通所述第一节点和所述下降电流源的连接；

以及，第四开关单元，控制端接入所述下降信号，输入端与所述第二节点连接，输出端与所述下降电流源连接，用于当所述下降信号为高电平时导通所述第二节点和所述下降电流源；

所述运算放大电路，正相输入端与所述第二节点连接，反相输入端与所述第一节点连接，输出端与所述反相输入端连接；

所述第一节点通过所述辅助电容接地，所述第二节点与所述低通滤波电容的第一端连接。

实施时，所述第一开关单元，包括：

第一NMOS晶体管，栅极接入所述下降信号，源极与所述上升电流源连接；

第一PMOS晶体管，栅极接入与所述下降信号反相的信号，漏极与所述上升电流源连接，源极与所述第一NMOS晶体管的漏极连接；

第二NMOS晶体管，栅极接入高电平，源极与所述第一NMOS晶体管的漏极连接，漏极与所述第一节点连接；

第二PMOS晶体管，栅极接地，源极与所述第一节点连接，漏极与所述第二NMOS晶体管的源极连接。

实施时，所述第二开关单元，包括：

第三NMOS晶体管，栅极接入所述上升信号，源极与所述上升电流源连接；

第三PMOS晶体管，栅极接入与所述上升信号反相的信号，漏极与所述上升电流源连接，源极与所述第三NMOS晶体管的漏极连接；

第四NMOS晶体管，栅极接入高电平，源极与所述第三NMOS晶体管的漏极连接，漏极与所述第二节点连接；

第四PMOS晶体管，栅极接地，源极与所述第二节点连接，漏极与所述第四NMOS晶体管的源极连接。

实施时，所述第三开关单元，包括：

第五NMOS晶体管，栅极接入高电平，源极与所述第一节点连接；

第五PMOS晶体管，栅极接地，漏极与所述第一节点连接，源极与所述第五NMOS晶体管的漏极连接；

第六NMOS晶体管，栅极接入所述上升信号，源极与所述第五NMOS晶体管的漏极连接，漏极与所述下降电流源连接；

第六PMOS晶体管，栅极接入与所述上升信号反相的信号，源极与所述下降电流源连接，漏极与所述第六NMOS晶体管的源极连接。

实施时，所述第四开关单元，包括：

第七NMOS晶体管，栅极接入高电平，源极与所述第二节点连接；

第七PMOS晶体管，栅极接地，漏极与所述第二节点连接，源极与所述第七NMOS晶体管的漏极连接；

第八NMOS晶体管，栅极接入所述下降信号，源极与所述第七NMOS晶体管的漏极连接，漏极与所述下降电流源连接；

第八PMOS晶体管，栅极接入与所述下降信号反相的信号，源极与所述下降电流源连接，漏极与所述第八NMOS晶体管的源极连接。

实施时，所述可编程相位选择电路包括多路选择电路和相位组合电路，其中，

所述多路选择电路包括：

第一多路选择单元，用于从多个所述压控延迟单元输出的多个时钟信号中选择第一时钟信号；

第二多路选择单元；用于从多个所述压控延迟单元输出的多个时钟信号中选择第二时钟信号；

所述相位组合电路，用于将所述第一时钟信号的下降沿和所述第二时钟信号的下降沿组合，产生相位可调的时钟信号。

实施时，所述相位组合电路包括触发信号产生电路、D触发器和多路选择器；

所述触发信号产生电路包括:

第一组合NMOS晶体管，栅极接入所述第一时钟信号，源极接地；

第一组合PMOS晶体管，栅极接入所述第一时钟信号，漏极接入高电平；

第二组合NMOS晶体管，源极与所述第一组合NMOS晶体管的漏极连接；

第二组合PMOS晶体管，源极与所述第二组合NMOS晶体管的漏极连接，漏极与所述第一组合PMOS晶体管的源极连接；

第三组合NMOS晶体管，栅极接入所述第二时钟信号，源极接地；

第三组合PMOS晶体管，栅极接入所述第二时钟信号，漏极接入高电平；

第四组合NMOS晶体管，栅极与所述第二组合PMOS晶体管的栅极连接，源极与所述第二组合NMOS晶体管的源极连接，漏极与所述第三组合NMOS晶体管的漏极连接；

以及，第四组合PMOS晶体管，栅极接入控制信号，与所述第二组合NMOS晶体管的栅极连接，源极与所述第四组合NMOS晶体管的源极连接，漏极与所述第三组合PMOS晶体管的源极连接；

所述第二组合PMOS晶体管的栅极接入所述控制信号的反相信号；

所述D触发器，时钟信号输入端与所述第二组合NMOS晶体管的漏极和所述第四组合NMOS晶体管的源极连接；

所述D触发器的输出端通过反相器与所述D触发器的输入端连接；

所述D触发器的输入端与所述多路选择器的选择信号输入端连接；

所述多路选择器，第一输入端接入高电平，第二输入端接入低电平，输出端输出所述控制信号；

当所述多路选择器的选择信号输入端输入低电平时，所述多路选择器的输出信号为高电平；当所述多路选择器的选择信号输入端输入高电平时，所述多路选择器的输出信号为低电平。

与现有技术相比，本发明所述的可编程功能的多相位时钟产生电路，将DLL多相位时钟电路和可编程相位选择电路结合起来，结构简单、成本低廉、灵活度高、精度较高，可广泛应用于CCD信号处理器当中。

附图说明

图1是本发明实施例所述的具有可编程功能的多相位时钟产生电路的结构框图；

图2是本发明实施例所述的具有可编程功能的多相位时钟产生电路包括的电荷泵的结构框图；

图3是本发明所述的具有可编程功能的多相位时钟产生电路包括的电荷泵的具体实施例的电路图；

图4是本发明实施例所述的具有可编程功能的多相位时钟产生电路包括的可编程相位选择电路的结构框图；

图4A是本发明所述的具有可编程功能的多相位时钟产生电路包括的可编程相位选择电路的具体实施例的结构框图；

图5是本发明所述的具有可编程功能的多相位时钟产生电路包括的相位组合电路的具体实施例的电路图。

具体实施方式

本发明实施例所述的具有可编程功能的多相位时钟产生电路，将基于DLL(Delay-Locked Loop，延迟锁相环)原理的多相位时钟电路和可编程相位选择电路结合起来，结构简单，成本低廉，灵活度及精度高。

如图1所示，本发明实施例所述的具有可编程功能的多相位时钟产生电路包括多相位时钟产生电路11和可编程相位选择电路12；

所述多相位时钟产生电路11包括压控延迟线111、鉴相器112、电荷泵113、低通滤波器114、偏置电压产生器115，其中，

所述压控延迟线111，包括多个相互串联的相同的压控延迟单元，输入端接入外界参考时钟CLKREF，输出端输出延迟时钟钟信号CLKDELAY；

所述鉴相器112，用于对外界参考时钟CLKREF和所述延迟时钟信号CLKDELAY进行鉴相，并输出上升信号UP和下降信号DN；

所述电荷泵113，用于根据所述上升信号UP和所述下降信号DN，对所述低通滤波器114执行充放电操作；

所述偏置电压产生器115，用于被所述低通滤波器114输出的电压控制，而为所述压控延迟单元提供可调的偏置电压，以控制延迟大小；

所述可编程相位选择电路12，用于根据输入其的来自所述多个压控延迟单元的时钟信号，产生相位可调的输出时钟信号。

本发明实施例所述的具有可编程功能的多相位时钟产生电路，克服传统的CCD(Charge-coupled Device，电荷耦合元件)信号处理器内部各相时钟之间相位差固定，无法对CCD器件复位、相关双采样等时钟信号进行调整的问题,将DLL多相位时钟电路和可编程相位选择电路结合起来，提供一种结构简单、成本低廉、灵活度高、精度较高的可编程多相位时钟产生电路。

具体实施时，所述低通滤波器114采用单电容结构的一阶低通滤波器，具有天然稳定的优点；

具体的，在图1中，所述低通滤波器114包括低通滤波电容C；

所述低通滤波电容C，第一端分别于所述电荷泵113和所述偏置电压产生器115连接，第二端接地。

在基于DLL原理的多相位时钟产生电路中，为避免无法锁定，在DLL开始工作时，将低通滤波器中的低通滤波电容C充电至电源电压。通过设计恰当的延迟单元结构，保证延迟时间随低通滤波电容C上电压的降低而增大。这样在DLL刚开始工作时，延迟时间最小，随着低通滤波电容C不断放电，延迟逐渐增大，直到延迟时间达到一个时钟周期，低通滤波电容C上的电压不再降低，DLL实现锁定。在整个DLL环路中，电荷泵电流的匹配问题，对DLL的性能至关重要。而电荷重分配是造成电荷泵中电流不匹配的一个重要原因。本发明实施例采用一种新型电荷泵结构，可以显著改善电荷重分配对电流不匹配造成的影响。

如图2所示，所述电荷泵包括输出上升电流Iup的上升电流源20、第一开关电路21、第二开关电路22、运算放大电路23、输出下降电流Idn的下降电流源24和辅助电容Ca，其中，

所述第一开关电路21包括：

第一开关单元211，控制端接入所述下降信号DN，输入端接入所述上升电流源20，输出端与第一节点B连接，用于当所述下降信号DN为高电平时导通所述上升电流源20和所述第一节点B；

以及，第二开关单元212，控制端接入所述上升信号UP，所述输入端接入所述上升电流源20，输出端与第二节点A连接，用于当所述上升信号UP为高电平时导通所述上升电流源20和所述第二节点A；

所述第二开关电路22包括：

第三开关单元223，控制端接入所述上升信号UP，输入端与所述第一节点连接B，输出端与所述下降电流源24连接，用于当所述上升信号UP为高电平时导通所述第一节点B和所述下降电流源24的连接；

以及，第四开关单元224，控制端接入所述下降信号DN，输入端与所述第二节点A连接，输出端与所述下降电流源24连接，用于当所述下降信号DN为高电平时导通所述第二节点A和所述下降电流源24；

所述运算放大电路23，正相输入端与所述第二节点A连接，反相输入端与所述第一节点B连接，输出端与所述反相输入端连接；

所述第一节点B通过所述辅助电容Ca接地，所述第二节点A与所述低通滤波电容C的第一端连接。

具体的，如图3所示，所述第一开关单元211，包括：

第一NMOS晶体管MN1，栅极接入所述下降信号DN，源极与所述上升电流源20连接；

所述第一PMOS晶体管MP1，栅极接入与所述下降信号DN反相的信号DNB，漏极与所述上升电流源20连接，源极与所述第一NMOS晶体管MN1的漏极连接；

第二NMOS晶体管，栅极接入高电平VDD，源极与所述第一NMOS晶体管MN1的漏极连接，漏极与所述第一节点B连接；

第二PMOS晶体管MP2，栅极接地，源极与所述第一节点B连接，漏极与所述第二NMOS晶体管MN2的源极连接。

如图3所示，所述第二开关单元212，包括：

第三NMOS晶体管MN3，栅极接入所述上升信号UP，源极与所述上升电流源20连接；

所述第三PMOS晶体管MP3，栅极接述第三NMOS晶体管MN3的漏极连接；

第四NMOS晶体管MN4，栅极接入高电平VDD，源极与所述第三NMOS晶体管MN3的漏极连接，漏极与所述第二节点A连接；

第四PMOS晶体管MP4，栅极接地，源极与所述第二节点A连接，漏极与所述第四NMOS晶体管MN4的源极连接。

如图3所示，所述第三开关单元223，包括：

第五NMOS晶体管MN5，栅极接入高电平VDD，源极与所述第一节点B连接；

所述第五PMOS晶体管MP5，栅极接地，漏极与所述第一节点B连接，源极与所述第五NMOS晶体管MN5的漏极连接；

第六NMOS晶体管MN6，栅极接入所述上升信号UP，源极与所述第五NMOS晶体管MN5的漏极连接，漏极与所述下降电流源24连接；

第六PMOS晶体管MP6，栅极接入与所述上升信号UP反相的信号UPB，源极与所述下降电流源24连接，漏极与所述第六NMOS晶体管MN6的源极连接。

如图3所示，所述第四开关单元224，包括：

第七NMOS晶体管MN7，栅极接入高电平VDD，源极与所述第二节点A连接；

所述第七PMOS晶体管MP7，栅极接地，漏极与所述第二节点A连接，源极与所述第七NMOS晶体管MN7的漏极连接；

第八NMOS晶体管MN8，栅极接入所述下降信号DN，源极与所述第七NMOS晶体管MN7的漏极连接，漏极与所述下降电流源24连接；

第八PMOS晶体管MP8，栅极接入与所述下降信号DN反相的信号DNB，源极与所述下降电流源24连接，漏极与所述第八NMOS晶体管MN8的源极连接。

在图3中，MN1/MP1，MN6/MP6，MN2/MP2，MN5/MP5构成四对CMOS开关，当DN为高电平、DNB为低电平时，MN6/MP6，MN2/MP2两对开关导通，此时UP为低电平、UPB为高电平，MN1/MP1，MN5/MP5两对开关断开。因此，低通滤波电容C放电的同时，辅助电容Ca充电。当四对开关都断开时，由于单位增益负反馈结构的作用，保证A、B两点的电压相等，从而改善了电荷重分配效应。另外，MN3/MP3，MN8/MP8，MN4/MP4，MN7/MP7构成四对恒通的CMOS开关，形成级联结构，提高了Iup和Idn电流的匹配。

具体的，如图4所示，所述可编程相位选择电路包括多路选择电路和相位组合电路42，其中，

所述多路选择电路包括：

第一多路选择单元411，用于从多个所述压控延迟单元输出的多个时钟信号中选择第一时钟信号Ps1；

第二多路选择单元412；用于从多个所述压控延迟单元输出的多个时钟信号中选择第二时钟信号Ps2；

所述相位组合电路42，用于将所述第一时钟信号Ps1和所述第二时钟信号Ps2组合，产生相位可调的时钟信号CLKOUT。

具体的，如图4A所示，所述压控延迟线包括48个压控延迟单元(图4A中未示)，当DLL锁定后，压控延迟线上的48个压控延迟单元将参考时钟P0的周期等分48份，经缓冲器输出，生成48路时钟信号，表示为P1、P2、P3…P48。将P0、P1…P47这48路时钟信号作为可编程相位选择电路的输入，最终产生相位可调的输出时钟信号。所述可编程相位选择电路包括的多路选择电路共分为三级，第一级由十二个4选1模块构成，第二组由四个3选1模块构成，第三级由一个4选1模块构成。每一级由2位数字码控制，在一个6位寄存器控制，就能实现从48路时钟信号中选出一路信号的功能。寄存器中的数据由SPI(Serial PeripheralInterface，串行外设接口)输入，改变寄存器中的数据，就可以改变选出的时钟信号。图3描述了多路选择器的工作过程，首先，48路时钟信号相邻四个一组，接入十二个4选1模块，输出结果表示为时钟信号P¹1、P¹2、P¹3…P¹12，所述4选1模块的控制信号SELx[b1b0](x取1或2)来自寄存器单元最低2位数据。同理，将P¹1、P¹2、P¹3…P¹12相邻三个一组，分别接入四个3选1模块，输出结果表示为时钟信号P²1、P²2、P²3、P²4，所述3选1模块的控制信号SELx[b3b2]来自寄存器中间2位数据。最后，将P²1、P²2、P²3、P²4接入一个4选1模块，输出结果表示为Psx，该4选1模块的控制信号SELx[b5b4]来自寄存器最高2位数据。下面就寄存器的值与相应选出的时钟信号进行归纳：将48路时钟信号分为4个区，Ⅰ区从1路到12路，对应的寄存器值为00_00_00到00_10C_11。Ⅱ区从13路到24路，对应的寄存器值为01_00_00到01_10_11。Ⅲ区从25路到36路，对应的寄存器值为10_00_00到10_10_11。Ⅳ区从37路到48路，对应的寄存器值为11_00_00到11_10_11。改变寄存器中的数值，就可以从48路时钟信号中选择任意一路需要的信号。

具体的，如图5所示，所述相位组合电路包括触发信号产生电路51、D触发器52和多路选择器53；

所述触发信号产生电路51包括:

第一组合NMOS晶体管MN11，栅极接入所述第一时钟信号Ps1，源极接地；

第一组合PMOS晶体管MP11，栅极接入所述第一时钟信号Ps1，漏极接入高电平VDD；

第二组合NMOS晶体管MN12，源极与所述第一组合NMOS晶体管MN11的漏极；

第二组合PMOS晶体管MP12，源极与所述第二组合NMOS晶体管MN12的漏极连接，漏极与所述第一组合PMOS晶体管MP11的源极连接；

第三组合NMOS晶体管MN13，栅极接入所述第二时钟信号Ps2，源极接地；

第三组合PMOS晶体管MP13，栅极接入所述第二时钟信号Ps2，漏极接入高电平VDD；

第四组合NMOS晶体管MN14，栅极与所述第二组合PMOS晶体管MP12的栅极连接，源极与所述第二组合NMOS晶体管MN12的源极连接，漏极与所述第三组合NMOS晶体管MN13的漏极连接；

以及，第四组合PMOS晶体管M14，栅极接入控制信号CN，与所述第二组合NMOS晶体管MN12的栅极连接，源极与所述第四组合NMOS晶体管MN14的源极连接，漏极与所述第三组合PMOS晶体管MP13的源极连接；

所述第二组合PMOS晶体管MP12的栅极接入所述控制信号CN的反相信号CNB；

所述D触发器52，时钟信号输入端CLK与所述第二组合NMOS晶体管MN12的漏极和所述第四组合NMOS晶体管MN14的源极连接；

所述D触发器的输出端D通过反相器54与所述D触发器Q的输入端连接，并输出时钟信号CLKOUT；

所述D触发器的输入端D与所述多路选择器53的选择信号输入端sel连接；

所述多路选择器53，第一输入端IN1接入高电平VDD，第二输入端IN2接入低电平GND，输出端OUT输出所述控制信号CN；

当sel输入的选择信号为低电平时，所述多路选择器53的输出信号为高电平VDD；当sel输入的选择信号为高电平时，所述多路选择器53的输出信号为低电平GND。

所述控制信号CN通过反相器55得到CNB。

下面结合图5详细介绍所述相位组合电路的工作原理：首先，经多路选择电路产生的两路时钟信号Ps1、Ps2分别接入MN1/MP1，MN3/MP3的栅极，当CN为高电平，CNB为低电平时，Pc(接入D触发器的时钟信号输入端的信号)为Ps1的非值；当CN为低电平，CNB为高电平时，Pc为Ps2的非值。Pc的值作为D触发器的时钟信号，控制CLKOUT的产生。同时D触发器的输入信号为输出信号CLKOUT的非值，作为sel信号，控制CN值的产生。当sel为高电平时，CN为低电平；当sel为低电平时，CN为高电平。可以看出，整个相位组合电路构成一个反馈环路，Ps1、Ps2作为输入信号，利用D触发器边沿触发的特性，对Ps1、Ps2的下降沿进行组合，生成一个新的时钟信号CLKOUT。CLKOUT的上升沿、下降沿分别对应Ps1和Ps2的下降沿，改变Ps1和Ps2下降沿的位置，就可以产生相位可调的时钟信号。

CCD信号处理器中的复位信号、相关双采样信号、水平驱动信号都可以通过本发明中的可编程多相位时钟产生电路产生的同时实现相位可调。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (7)

1.一种具有可编程功能的多相位时钟产生电路，其特征在于，包括多相位时钟产生电路和可编程相位选择电路；

所述多相位时钟产生电路包括压控延迟线、鉴相器、电荷泵、低通滤波器、偏置电压产生器，其中，

所述压控延迟线，包括多个相互串联的相同的压控延迟单元，输入端接入外界参考时钟，输出端输出延迟时钟信号；

所述鉴相器，用于对外界参考时钟和所述延迟时钟信号进行鉴相，并输出上升信号和下降信号；

所述电荷泵，用于根据所述上升信号和所述下降信号，对所述低通滤波器执行充放电操作；

所述偏置电压产生器，用于被所述低通滤波器输出的电压控制，而为所述压控延迟单元提供可调的偏置电压，以控制延迟大小；

所述可编程相位选择电路，用于根据输入其的来自所述多个压控延迟单元的时钟信号，产生相位可调的输出时钟信号；

所述电荷泵包括上升电流源、第一开关电路、第二开关电路、运算放大电路、下降电流源和辅助电容，其中，

所述第一开关电路包括：

第一开关单元，控制端接入所述下降信号，输入端接入所述上升电流源，输出端与第一节点连接，用于当所述下降信号为高电平时导通所述上升电流源和所述第一节点；

以及，第二开关单元，控制端接入所述上升信号，输入端接入所述上升电流源，输出端与第二节点连接，用于当所述上升信号为高电平时导通所述上升电流源和所述第二节点；

所述第二开关电路包括：

第三开关单元，控制端接入所述上升信号，输入端与所述第一节点连接，输出端与所述下降电流源连接，用于当所述上升信号为高电平时导通所述第一节点和所述下降电流源的连接；

以及，第四开关单元，控制端接入所述下降信号，输入端与所述第二节点连接，输出端与所述下降电流源连接，用于当所述下降信号为高电平时导通所述第二节点和所述下降电流源；

所述运算放大电路，正相输入端与所述第二节点连接，反相输入端与所述第一节点连接，输出端与所述反相输入端连接；

所述第一节点通过所述辅助电容接地，所述第二节点与所述低通滤波器连接；

所述第一开关单元包括：

第一NMOS晶体管，栅极接入所述下降信号，源极与所述上升电流源连接；

第一PMOS晶体管，栅极接入与所述下降信号反相的信号，漏极与所述上升电流源连接，源极与所述第一NMOS晶体管的漏极连接；

第二NMOS晶体管，栅极接入高电平，源极与所述第一NMOS晶体管的漏极连接，漏极与所述第一节点连接；

第二PMOS晶体管，栅极接地，源极与所述第一节点连接，漏极与所述第二NMOS晶体管的源极连接。

2.如权利要求1所述的具有可编程功能的多相位时钟产生电路，其特征在于，所述低通滤波器包括低通滤波电容；

所述低通滤波电容，第一端分别与所述电荷泵和所述偏置电压产生器连接，第二端接地；

所述第二节点与所述低通滤波电容的第一端连接。

3.如权利要求1具有可编程功能的多相位时钟产生电路，其特征在于，

所述第二开关单元，包括：

第三NMOS晶体管，栅极接入所述上升信号，源极与所述上升电流源连接；

第三PMOS晶体管，栅极接入与所述上升信号反相的信号，漏极与所述上升电流源连接，源极与所述第三NMOS晶体管的漏极连接；

第四NMOS晶体管，栅极接入高电平，源极与所述第三NMOS晶体管的漏极连接，漏极与所述第二节点连接；

第四PMOS晶体管，栅极接地，源极与所述第二节点连接，漏极与所述第四NMOS晶体管的源极连接。

4.如权利要求3具有可编程功能的多相位时钟产生电路，其特征在于，

所述第三开关单元，包括：

第五NMOS晶体管，栅极接入高电平，源极与所述第一节点连接；

第五PMOS晶体管，栅极接地，漏极与所述第一节点连接，源极与所述第五NMOS晶体管的漏极连接；

第六NMOS晶体管，栅极接入所述上升信号，源极与所述第五NMOS晶体管的漏极连接，漏极与所述下降电流源连接；

第六PMOS晶体管，栅极接入与所述上升信号反相的信号，源极与所述下降电流源连接，漏极与所述第六NMOS晶体管的源极连接。

5.如权利要求4具有可编程功能的多相位时钟产生电路，其特征在于，

所述第四开关单元，包括：

第七NMOS晶体管，栅极接入高电平，源极与所述第二节点连接；

第七PMOS晶体管，栅极接地，漏极与所述第二节点连接，源极与所述第七NMOS晶体管的漏极连接；

第八NMOS晶体管，栅极接入所述下降信号，源极与所述第七NMOS晶体管的漏极连接，漏极与所述下降电流源连接；

第八PMOS晶体管，栅极接入与所述下降信号反相的信号，源极与所述下降电流源连接，漏极与所述第八NMOS晶体管的源极连接。

6.如权利要求1至5中任一权利要求所述的具有可编程功能的多相位时钟产生电路，其特征在于，所述可编程相位选择电路包括多路选择电路和相位组合电路，其中，

所述多路选择电路包括：

第一多路选择单元，用于从多个所述压控延迟单元输出的多个时钟信号中选择第一时钟信号；

第二多路选择单元，用于从多个所述压控延迟单元输出的多个时钟信号中选择第二时钟信号；

所述相位组合电路，用于将所述第一时钟信号的下降沿和所述第二时钟信 号的下降沿组合，产生相位可调的时钟信号。

7.如权利要求6所述的具有可编程功能的多相位时钟产生电路，其特征在于，所述相位组合电路包括触发信号产生电路、D触发器和多路选择器；

所述触发信号产生电路包括:

第一组合NMOS晶体管，栅极接入所述第一时钟信号，源极接地；

第一组合PMOS晶体管，栅极接入所述第一时钟信号，漏极接入高电平；

第二组合NMOS晶体管，源极与所述第一组合NMOS晶体管的漏极连接；

第二组合PMOS晶体管，源极与所述第二组合NMOS晶体管的漏极连接，漏极与所述第一组合PMOS晶体管的源极连接；

第三组合NMOS晶体管，栅极接入所述第二时钟信号，源极接地；

第三组合PMOS晶体管，栅极接入所述第二时钟信号，漏极接入高电平；

第四组合NMOS晶体管，栅极与所述第二组合PMOS晶体管的栅极连接，源极与所述第二组合NMOS晶体管的漏极连接，漏极与所述第三组合NMOS晶体管的漏极连接；

以及，第四组合PMOS晶体管，栅极接入控制信号，与所述第二组合NMOS晶体管的栅极连接，源极与所述第四组合NMOS晶体管的源极连接，漏极与所述第三组合PMOS晶体管的源极连接；

所述第二组合PMOS晶体管的栅极接入所述控制信号的反相信号；

所述D触发器，时钟信号输入端与所述第二组合NMOS晶体管的漏极和所述第四组合NMOS晶体管的源极连接；

所述D触发器的输出端通过反相器与所述D触发器的输入端连接；

所述D触发器的输入端与所述多路选择器的选择信号输入端连接；

所述多路选择器，第一输入端接入高电平，第二输入端接入低电平，输出端输出所述控制信号；

当所述多路选择器的选择信号输入端输入低电平时，所述多路选择器的输出信号为高电平；当所述多路选择器的选择信号输入端输入高电平时，所述多路选择器的输出信号为低电平。