CN202565253U - 宽带环形振荡器 - Google Patents
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Abstract
本实用新型涉及宽带环形振荡器。目前采用单端结构的反相器作为其延迟单元，易受到衬底耦合噪声的干扰。本实用新型包括一个电压偏置单元、一个缓冲单元和四个串联的延迟单元，从第一延迟单元的输入端到第四延迟单元的输出端实现180度的相位移动。电压偏置单元的输入端接外部输入信号，四个延迟单元的PMOS电压偏置端接电压偏置单元的PMOS电压偏置端，四个延迟单元的NMOS电压偏置端和缓冲单元的电压偏置端接电压偏置单元的NMOS电压偏置端。缓冲单元的同相输出端作为同相时钟输出引脚、反相输出端作为反相时钟输出引脚。本实用新型隔离了电压偏置电路对振荡器频率的干扰，实现低抖动的输出时钟信号，满足多协议多终端的通信要求。
Description
技术领域
本实用新型属于微电子学技术领域，涉及一种宽带环形振荡器。
背景技术
近年来电子产品要求能够满足手持多终端通信，几乎所有的通信系统都需要稳定的周期信号即时钟来提供基本的时序基础。这些时钟信号一般由频率综合技术产生。频率综合技术中的核心是振荡器电路设计。为了满足多协议移动终端通信的要求，设计同时具有低功耗和宽频带的振荡器成为实现高性能时钟信号的关键。振荡器常用的结构有电感电容振荡器和环形振荡器。电感电容振荡器需要片内集成电感电容，且宽带结构需要电容开关阵列。而环形振荡器可以采用纯数字CMOS工艺实现，不需要电感元件，可以节省大量的芯片面积。
环形振荡器由几个相同的延迟单元组成一个环路，改变延迟单元的延迟时间可以改变振荡频率，改变延迟时间可以通过改变电路的时间常数或者充放电电流来获得。基本的反相放大器作为延迟单元时，延迟时间都是和电源电压有关的，当电源电压变化时，电路的延迟时间也会发生变化，导致振荡器的频率发生变化。为了避免电源电压变化对振荡频率的影响，可以用固定的电流对节点电容充放电，这就是电流受限型延迟单元。通过调节为延迟单元充电的电流沉或者电流源中电流的大小来改变频率。例如CN 1669221 A就是采用反相器作为其基本的延迟单元，通过调节电流沉实现延迟时间的调节。但是单端结构的反相器作为其延迟单元，容易受到衬底耦合噪声的干扰。而差分延迟单元则可以在一定程度上抑制这类共模噪声，通过调节差分对的尾电流源改变振荡频率。
通过改变负载的电阻值也可以调节延迟时间，工作在线性区的MOS管是一个可控电阻，阻值受栅极电压控制。当控制电压变化时，MOS管的等效电阻也会发生变化，从而改变输出端的时间常数和延迟单元的延迟时间。这种调谐技术的缺点是振荡信号的幅度会随着振荡频率的变化而变化，因为振荡信号的幅度为尾电流与负载电阻的乘积。为了解决这个问题应同时调节负载电阻的阻值和尾电流源的大小。John G. Maneatis首次提出了一种自偏置结构（“Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques”，JSSCC, 31(11), 1996），在该结构中延迟单元采用两个偏置控制端，一个控制负载PMOS自偏置电压实现负载阻值的调节，另一个控制尾电流源。在专利CN 101572549A中，该结构被设计为NMOS作为负载管，电流沉控制延迟单元电流。一个偏置控制电压调节NMOS负载管的电阻值，另一个偏置控制电压调节电流沉。上述两种结构均采用两个偏置电压同时控制，两个偏置电压受前一级环路滤波器输出的电压控制，因此偏置电压产生电路的稳定性和可靠性对环形振荡器的频率稳定性有很大影响。
偏置电压产生电路包括偏置启动电路、差分放大器、放大器偏置电路、缓冲电路。在 Maneatis电路中偏置电压产生电路输出的尾电流控制电压Vn被连接到偏置启动电路和放大器偏置电路的NMOS管控制端。如果放大器偏置电路仅通过电流镜对差分放大器电路产生控制，Vn不再和放大器偏置电路连接，可进一步提高偏置电压产生电路的稳定性。本设计利用这一思路设计实现了一种宽带环形振荡器，提供稳定的系统时钟信号。
发明内容
本实用新型的目的是针对现有技术的不足，提供一种宽带环形振荡器。
本实用新型包括一个电压偏置单元、一个缓冲单元和四个延迟单元。
电压偏置单元B1的输入端Vctrl接外部输入信号，四个延迟单元T1～T4的PMOS电压偏置端Vp接电压偏置单元B1的PMOS电压偏置端Vp，四个延迟单元T1～T4的NMOS电压偏置端Vn和缓冲单元B2的电压偏置端Vn接电压偏置单元B1的NMOS电压偏置端Vn；第一延迟单元T1的同相输出端op接第二延迟单元T2的同相输入端ip，第二延迟单元T2的同相输出端op接第三延迟单元T3的同相输入端ip，第三延迟单元T3的同相输出端op接第四延迟单元T4的同相输入端ip，第四延迟单元T4的同相输出端op接第一延迟单元T1的反相输入端in和缓冲单元B2的同相输入端ip；第一延迟单元T1的反相输出端on接第二延迟单元T2的反相输入端in，第二延迟单元T2的反相输出端on接第三延迟单元T3的反相输入端in，第三延迟单元T3的反相输出端on接第四延迟单元T4的反相输入端in，第四延迟单元T4的反相输出端on接第一延迟单元T1的同相输入端ip和缓冲单元B2的反相输入端in；缓冲单元B2的同相输出端op作为振荡器的同相时钟输出引脚CLKp，缓冲单元B2的反相输出端on作为振荡器的反相时钟输出引脚CLKn。
电压偏置单元包括四个PMOS管、四个NMOS管和一个运算放大器，四个PMOS管的源极以及第一NMOS管MN1的栅极、第二NMOS管MN2的栅极接电源VDD；第一PMOS管MP1的漏极和栅极、第二PMOS管MP2的漏极、第一NMOS管MN1的漏极与运算放大器的同相输入端ip连接；第二PMOS管MP2的栅极与运算放大器的反相输入端in连接，作为电压偏置单元的输入端Vctrl；第三PMOS管MP3的漏极和栅极、第四PMOS管MP4的漏极和栅极与第二NMOS管MN2的漏极连接，作为电压偏置单元的PMOS电压偏置端Vp；第三NMOS管MN3的栅极和第四NMOS管MN4的栅极与运算放大器的输出端out连接，作为电压偏置单元的NMOS电压偏置端Vn；第一NMOS管MN1的源极与第三NMOS管MN3的漏极连接，第二NMOS管MN2的源极与第四NMOS管MN4的漏极连接，第三NMOS管MN3的源极和第四NMOS管MN4的源极接地；
所述的运算放大器包括六个PMOS管和六个NMOS管，第五PMOS管MP5的源极、第六PMOS管MP6的源极、第七PMOS管MP7的源极、第七NMOS管MN7的栅极接电源VDD，第五NMOS管MN5的源极、第六NMOS管MN6的源极、第八NMOS管MN8的源极、第九NMOS管MN9的源极、第十NMOS管MN10的源极接地；第五PMOS管MP5的漏极接第八PMOS管MP8的源极，第五PMOS管MP5的栅极和第八PMOS管MP8的栅极与第九NMOS管MN9的栅极连接，第八PMOS管MP8的漏极与第八NMOS管MN8的栅极、第十NMOS管MN10的栅极和漏极连接；第七NMOS管MN7的漏极与第七PMOS管MP7的栅极、第六PMOS管MP6的栅极和漏极连接，第七NMOS管MN7的源极与第八NMOS管MN8的漏极和第九NMOS管MN9的漏极连接；第七PMOS管MP7的漏极与第九PMOS管MP9的源极和第十PMOS管MP10的源极连接，第九PMOS管MP9的漏极与第六NMOS管MN6的栅极、第五NMOS管MN5的栅极和漏极连接，第九PMOS管MP9的栅极作为运算放大器的同相输入端ip，第十PMOS管MP10的栅极作为运算放大器的反相输入端in，第十PMOS管MP10的漏极与第六NMOS管MN6的漏极连接，作为运算放大器的输出端out。
四个延迟单元结构相同，每个延迟单元包括四个PMOS管和三个NMOS管，四个PMOS管的源极接电源VDD；第十二PMOS管MP12的栅极和第十三PMOS管MP13的栅极连接，作为该延迟单元的PMOS电压偏置端Vp；第十一PMOS管MP11的漏极和第十二PMOS管MP12的漏极接第十一PMOS管MP11的栅极和第十一NMOS管MN11的漏极，作为该延迟单元的反相输出端on；第十四PMOS管MP14的漏极和第十三PMOS管MP13的漏极接第十四PMOS管MP14的栅极和第十二NMOS管MN12的漏极，作为该延迟单元的同相输出端op；第十一NMOS管MN11的源极和第十二NMOS管MN12的源极与第十三NMOS管MN13的漏极连接，第十三NMOS管MN13的源极接地；第十一NMOS管MN11的栅极作为该延迟单元的同相输入端ip，第十二NMOS管MN12的栅极作为该延迟单元的反相输入端in，第十三NMOS管MN13的栅极作为该延迟单元的NMOS电压偏置端Vn。
缓冲单元包括两个电阻和三个NMOS管，第一电阻R1的一端和第二电阻R2的一端接电源VDD；第一电阻R1的另一端与第十四NMOS管MN14的漏极连接，作为缓冲单元的反相输出端on；第二电阻R2的另一端与第十五NMOS管MN15的漏极连接，作为缓冲单元的同相输出端op；第十四NMOS管MN14的源极和第十五NMOS管MN15的源极与第十六NMOS管MN16的漏极连接，第十四NMOS管MN14的栅极作为缓冲单元的同相输入端ip，第十五NMOS管MN15的栅极作为缓冲单元的反相输入端in；第十六NMOS管MN16的源极接地，第十六NMOS管MN16的栅极作为缓冲单元的电压偏置端Vn。
本实用新型通过优化电压偏置电路，隔离了电压偏置电路对振荡器频率的干扰，可以实现低抖动的输出时钟信号。同时宽带调节技术可以满足多协议多终端的通信要求。环路采用四级延迟单元，将系统功耗降到最低，符合移动便携终端最低功耗的要求。添加的输出缓冲单元电路对波形完成整形功能。
附图说明
图1为本实用新型的整体框图；
图2为图1中偏置单元电路图；
图3为图2中运算放大器电路图；
图4为图1中延迟单元电路图；
图5为图1中缓冲单元电路图。
具体实施方式
如图1所示，一种宽带环形振荡器包括一个电压偏置单元B1、一个缓冲单元B2和四个延迟单元T1～T4。
电压偏置单元B1的输入端Vctrl接外部输入信号，四个延迟单元T1～T4的PMOS电压偏置端Vp接电压偏置单元B1的PMOS电压偏置端Vp，四个延迟单元T1～T4的NMOS电压偏置端Vn和缓冲单元B2的电压偏置端Vn接电压偏置单元B1的NMOS电压偏置端Vn；第一延迟单元T1的同相输出端op接第二延迟单元T2的同相输入端ip，第二延迟单元T2的同相输出端op接第三延迟单元T3的同相输入端ip，第三延迟单元T3的同相输出端op接第四延迟单元T4的同相输入端ip，第四延迟单元T4的同相输出端op接第一延迟单元T1的反相输入端in和缓冲单元B2的同相输入端ip；第一延迟单元T1的反相输出端on接第二延迟单元T2的反相输入端in，第二延迟单元T2的反相输出端on接第三延迟单元T3的反相输入端in，第三延迟单元T3的反相输出端on接第四延迟单元T4的反相输入端in，第四延迟单元T4的反相输出端on接第一延迟单元T1的同相输入端ip和缓冲单元B2的反相输入端in；缓冲单元B2的同相输出端op作为振荡器的同相时钟输出引脚CLKp，缓冲单元B2的反相输出端on作为振荡器的反相时钟输出引脚CLKn。
各单元的具体电路图如下：
如图2所示，电压偏置单元包括四个PMOS管、四个NMOS管和一个运算放大器，四个PMOS管的源极以及第一NMOS管MN1的栅极、第二NMOS管MN2的栅极接电源VDD；第一PMOS管MP1的漏极和栅极、第二PMOS管MP2的漏极、第一NMOS管MN1的漏极与运算放大器的同相输入端ip连接；第二PMOS管MP2的栅极与运算放大器的反相输入端in连接，作为电压偏置单元的输入端Vctrl；第三PMOS管MP3的漏极和栅极、第四PMOS管MP4的漏极和栅极与第二NMOS管MN2的漏极连接，作为电压偏置单元的PMOS电压偏置端Vp；第三NMOS管MN3的栅极和第四NMOS管MN4的栅极与运算放大器的输出端out连接，作为电压偏置单元的NMOS电压偏置端Vn；第一NMOS管MN1的源极与第三NMOS管MN3的漏极连接，第二NMOS管MN2的源极与第四NMOS管MN4的漏极连接，第三NMOS管MN3的源极和第四NMOS管MN4的源极接地。
如图3所示，电压偏置单元中的运算放大器包括六个PMOS管和六个NMOS管，第五PMOS管MP5的源极、第六PMOS管MP6的源极、第七PMOS管MP7的源极、第七NMOS管MN7的栅极接电源VDD，第五NMOS管MN5的源极、第六NMOS管MN6的源极、第八NMOS管MN8的源极、第九NMOS管MN9的源极、第十NMOS管MN10的源极接地；第五PMOS管MP5的漏极接第八PMOS管MP8的源极，第五PMOS管MP5的栅极和第八PMOS管MP8的栅极与第九NMOS管MN9的栅极连接，第八PMOS管MP8的漏极与第八NMOS管MN8的栅极、第十NMOS管MN10的栅极和漏极连接；第七NMOS管MN7的漏极与第七PMOS管MP7的栅极、第六PMOS管MP6的栅极和漏极连接，第七NMOS管MN7的源极与第八NMOS管MN8的漏极和第九NMOS管MN9的漏极连接；第七PMOS管MP7的漏极与第九PMOS管MP9的源极和第十PMOS管MP10的源极连接，第九PMOS管MP9的漏极与第六NMOS管MN6的栅极、第五NMOS管MN5的栅极和漏极连接，第九PMOS管MP9的栅极作为运算放大器的同相输入端ip，第十PMOS管MP10的栅极作为运算放大器的反相输入端in，第十PMOS管MP10的漏极与第六NMOS管MN6的漏极连接，作为运算放大器的输出端out。
四个延迟单元结构相同，每个延迟单元的电路如图4所示：包括四个PMOS管和三个NMOS管，四个PMOS管的源极接电源VDD；第十二PMOS管MP12的栅极和第十三PMOS管MP13的栅极连接，作为该延迟单元的PMOS电压偏置端Vp；第十一PMOS管MP11的漏极和第十二PMOS管MP12的漏极接第十一PMOS管MP11的栅极和第十一NMOS管MN11的漏极，作为该延迟单元的反相输出端on；第十四PMOS管MP14的漏极和第十三PMOS管MP13的漏极接第十四PMOS管MP14的栅极和第十二NMOS管MN12的漏极，作为该延迟单元的同相输出端op；第十一NMOS管MN11的源极和第十二NMOS管MN12的源极与第十三NMOS管MN13的漏极连接，第十三NMOS管MN13的源极接地；第十一NMOS管MN11的栅极作为该延迟单元的同相输入端ip，第十二NMOS管MN12的栅极作为该延迟单元的反相输入端in，第十三NMOS管MN13的栅极作为该延迟单元的NMOS电压偏置端Vn。
如图5所示，缓冲单元包括两个电阻和三个NMOS管，第一电阻R1的一端和第二电阻R2的一端接电源VDD；第一电阻R1的另一端与第十四NMOS管MN14的漏极连接，作为缓冲单元的反相输出端on；第二电阻R2的另一端与第十五NMOS管MN15的漏极连接，作为缓冲单元的同相输出端op；第十四NMOS管MN14的源极和第十五NMOS管MN15的源极与第十六NMOS管MN16的漏极连接，第十四NMOS管MN14的栅极作为缓冲单元的同相输入端ip，第十五NMOS管MN15的栅极作为缓冲单元的反相输入端in；第十六NMOS管MN16的源极接地，第十六NMOS管MN16的栅极作为缓冲单元的电压偏置端Vn。
该宽带环形振荡器从第一延迟单元的输入端到第四延迟单元的输出端实现180度的相位移动，这样就是一个周期的振荡信号，设单个延迟单元的延迟时间为ΔT，该环形振荡器的输出信号周期T为 
单个延迟单元的相移就是45度，可作为多相位时钟输出信号。
单个延迟单元的延迟时间ΔT受尾电流和负载PMOS管的电阻控制，可以用式（1）来表示。
其中，C为输出节点的寄生电容，gm为图4中负载管MP12的跨导。gm可以表示为K p（V p-V tp），其中K p为PMOS管的工艺因子，V p为电压偏置单元电路产生的PMOS控制电压，由管脚Vp输入。V tp为PMOS的阈值电压。这样振荡器的输出频率即为：
振荡器的压控增益可以表示为：
因为该结构的振荡频率是随着控制电压增大而减小的，这里在求导的时候取的是绝对值。修改电压偏置单元中电流镜的比值可以改变环形振荡器的带宽。
Claims (1)
1. 宽带环形振荡器，包括一个电压偏置单元、一个缓冲单元和四个延迟单元，其特征在于：
电压偏置单元(B1)的输入端(Vctrl)接外部输入信号，四个延迟单元的PMOS电压偏置端(Vp)接电压偏置单元(B1)的PMOS电压偏置端(Vp)，四个延迟单元的NMOS电压偏置端(Vn)和缓冲单元(B2)的电压偏置端(Vn)接电压偏置单元(B1)的NMOS电压偏置端(Vn)；第一延迟单元(T1)的同相输出端(op)接第二延迟单元(T2)的同相输入端(ip)，第二延迟单元(T2)的同相输出端(op)接第三延迟单元(T3)的同相输入端(ip)，第三延迟单元(T3)的同相输出端(op)接第四延迟单元(T4)的同相输入端(ip)，第四延迟单元(T4)的同相输出端(op)接第一延迟单元(T1)的反相输入端(in)和缓冲单元(B2)的同相输入端(ip)；第一延迟单元(T1)的反相输出端(on)接第二延迟单元(T2)的反相输入端(in)，第二延迟单元(T2)的反相输出端(on)接第三延迟单元(T3)的反相输入端(in)，第三延迟单元(T3)的反相输出端(on)接第四延迟单元(T4)的反相输入端(in)，第四延迟单元(T4)的反相输出端(on)接第一延迟单元(T1)的同相输入端(ip)和缓冲单元(B2)的反相输入端(in)；缓冲单元(B2)的同相输出端(op)作为振荡器的同相时钟输出引脚(CLKp)，缓冲单元(B2)的反相输出端(on)作为振荡器的反相时钟输出引脚(CLKn)；
电压偏置单元包括四个PMOS管、四个NMOS管和一个运算放大器，四个PMOS管的源极以及第一NMOS管(MN1)的栅极、第二NMOS管(MN2)的栅极接电源VDD；第一PMOS管(MP1)的漏极和栅极、第二PMOS管(MP2)的漏极、第一NMOS管(MN1)的漏极与运算放大器的同相输入端(ip)连接；第二PMOS管(MP2)的栅极与运算放大器的反相输入端(in)连接，作为电压偏置单元的输入端(Vctrl)；第三PMOS管(MP3)的漏极和栅极、第四PMOS管(MP4)的漏极和栅极与第二NMOS管(MN2)的漏极连接，作为电压偏置单元的PMOS电压偏置端(Vp)；第三NMOS管(MN3)的栅极和第四NMOS管(MN4)的栅极与运算放大器的输出端(out)连接，作为电压偏置单元的NMOS电压偏置端(Vn)；第一NMOS管(MN1)的源极与第三NMOS管(MN3)的漏极连接，第二NMOS管(MN2)的源极与第四NMOS管(MN4)的漏极连接，第三NMOS管(MN3)的源极和第四NMOS管(MN4)的源极接地；
所述的运算放大器包括六个PMOS管和六个NMOS管，第五PMOS管(MP5)的源极、第六PMOS管(MP6)的源极、第七PMOS管(MP7)的源极、第七NMOS管(MN7)的栅极接电源VDD，第五NMOS管(MN5)的源极、第六NMOS管(MN6)的源极、第八NMOS管(MN8)的源极、第九NMOS管(MN9)的源极、第十NMOS管(MN10)的源极接地；第五PMOS管(MP5)的漏极接第八PMOS管(MP8)的源极，第五PMOS管(MP5)的栅极和第八PMOS管(MP8)的栅极与第九NMOS管(MN9)的栅极连接，第八PMOS管(MP8)的漏极与第八NMOS管(MN8)的栅极、第十NMOS管(MN10)的栅极和漏极连接；第七NMOS管(MN7)的漏极与第七PMOS管(MP7)的栅极、第六PMOS管(MP6)的栅极和漏极连接，第七NMOS管(MN7)的源极与第八NMOS管(MN8)的漏极和第九NMOS管(MN9)的漏极连接；第七PMOS管(MP7)的漏极与第九PMOS管(MP9)的源极和第十PMOS管(MP10)的源极连接，第九PMOS管(MP9)的漏极与第六NMOS管(MN6)的栅极、第五NMOS管(MN5)的栅极和漏极连接，第九PMOS管(MP9)的栅极作为运算放大器的同相输入端(ip)，第十PMOS管(MP10)的栅极作为运算放大器的反相输入端(in)，第十PMOS管(MP10)的漏极与第六NMOS管(MN6)的漏极连接，作为运算放大器的输出端(out)；
四个延迟单元结构相同，每个延迟单元包括四个PMOS管和三个NMOS管，四个PMOS管的源极接电源VDD；第十二PMOS管(MP12)的栅极和第十三PMOS管(MP13)的栅极连接，作为该延迟单元的PMOS电压偏置端(Vp)；第十一PMOS管(MP11)的漏极和第十二PMOS管(MP12)的漏极接第十一PMOS管(MP11)的栅极和第十一NMOS管(MN11)的漏极，作为该延迟单元的反相输出端(on)；第十四PMOS管(MP14)的漏极和第十三PMOS管(MP13)的漏极接第十四PMOS管(MP14)的栅极和第十二NMOS管(MN12)的漏极，作为该延迟单元的同相输出端(op)；第十一NMOS管(MN11)的源极和第十二NMOS管(MN12)的源极与第十三NMOS管(MN13)的漏极连接，第十三NMOS管(MN13)的源极接地；第十一NMOS管(MN11)的栅极作为该延迟单元的同相输入端(ip)，第十二NMOS管(MN12)的栅极作为该延迟单元的反相输入端(in)，第十三NMOS管(MN13)的栅极作为该延迟单元的NMOS电压偏置端(Vn)；
缓冲单元包括两个电阻和三个NMOS管，第一电阻(R1)的一端和第二电阻(R2)的一端接电源VDD；第一电阻(R1)的另一端与第十四NMOS管(MN14)的漏极连接，作为缓冲单元的反相输出端(on)；第二电阻(R2)的另一端与第十五NMOS管(MN15)的漏极连接，作为缓冲单元的同相输出端(op)；第十四NMOS管(MN14)的源极和第十五NMOS管(MN15)的源极与第十六NMOS管(MN16)的漏极连接，第十四NMOS管(MN14)的栅极作为缓冲单元的同相输入端(ip)，第十五NMOS管(MN15)的栅极作为缓冲单元的反相输入端(in)；第十六NMOS管(MN16)的源极接地，第十六NMOS管(MN16)的栅极作为缓冲单元的电压偏置端(Vn)。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| AV01 | Patent right actively abandoned |
Granted publication date: 20121128 Effective date of abandoning: 20140917 |
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| AV01 | Patent right actively abandoned |
Granted publication date: 20121128 Effective date of abandoning: 20140917 |
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| RGAV | Abandon patent right to avoid regrant |