CN101425803B

CN101425803B - 环路压控振荡器

Info

Publication number: CN101425803B
Application number: CN 200710166014
Authority: CN
Inventors: 许幸
Original assignee: Samsung Semiconductor China R&D Co Ltd; Samsung Electronics Co Ltd
Current assignee: Samsung Semiconductor China R&D Co Ltd; Samsung Electronics Co Ltd
Priority date: 2007-10-31
Filing date: 2007-10-31
Publication date: 2012-06-06
Anticipated expiration: 2027-10-31
Also published as: CN101425803A

Abstract

提供一种环路压控振荡器(VCO)，包括：偶数级延时单元，其中，所述偶数级延时单元中的一级延时单元中的普通延时路径的同相输入和反相输入分别连接到所述一级延时单元的前一级延时单元的同相输出和反相输出，其他每级延时单元中的普通延时路径的同相输入和反相输入分别连接到所述每级延时单元的前一级延时单元的反相输出和同相输出；所述偶数级延时单元中的每级延时单元中的负延时路径的输入连接到所述每级延时单元的前两级延时单元的输出；所述偶数级延时单元中的每级延时单元的控制电压输入端和电源输入端分别连接到环路VCO的输入控制电压端和直流电源。

Description

环路压控振荡器

技术领域

本发明涉及一种环路压控振荡器(VCO)，更具体地讲，涉及一种具有低的相位噪声和提高的输出线性范围的环路VCO。

背景技术

目前，PLL在SOC中有着十分广泛的用途，例如时钟恢复(clockrecovery)、频率合成(frequency synthesis)等。VCO作为PLL的核心模块，应用时也有着越来越高的要求。

图1是示出传统的基本的环路VCO的电路的示图。

参照图1，传统的基本的环路VCO的电路包括：由晶体管MP1和MN1构成的电流镜和5级电流受控反相器构成的奇数级的环路。每级电流受控反相器由一个P型晶体管和一个N型晶体管构成。

Vctrl是环路VCO的控制电压，通过Vctrl来调节MN1和MP1的电流，经过电流镜来对反相器中的负载电容充放电。改变Vctrl来改变流过反相器的电流，从而改变单级反相器的延时，进而改变环路振荡器的频率。Vctrl越大，充放电电流就越大，延时就越小，从而输出频率就越大。

振荡器的频率F_VCO＝1/(2×td×N)，其中td为单级延时单元的延时，N为振荡器的级数。

上述现有技术的基本电路结构虽然能够实现电压控制振荡频率的功能，却存在以下的技术问题：

1、环路VCO的输入范围较小

受MOS管阈值电压的限制，Vctrl必须高于一定的值。当Vctrl接近电源电压时，受MOS管沟道长度调制效应的影响，电流镜电路表现出非线性特性，于是Vctrl在高压区域也受到限制。因此该电路的输入范围较小。

2、调节线性度较差

目前，随着器件的工艺尺寸的减小，电源电压和阈值电压也随之降低。但由于两者并非成比例变化，使得环路VCO的增益也会随之变化。因此该电路的调节线性度较差。

3、电源电压敏感度低

在SOC中，有许许多多的数字电路模块，这些数字电路模块的工作会对电源电压VDD产生影响。上述的基本电路是单端形式的振荡器，对电源噪声很敏感，电源噪声导致了较大的输出抖动(jitter)，相位噪声差。

CMOS环路振荡器因其具有容易集成、调节范围大、版图面积小、功耗低等优点而被广泛使用于环路VCO中，但较差的噪声性能一直是它的一个弊端。因此，需要一种改善了噪声性能和提高的输出线性范围的CMOS环路振荡器电路，以用于PLL中的环路VCO。

发明内容

本发明的目的在于提供一种具有减小的相位噪声和提高的输出线性范围的环路VCO。

根据本发明的一方面，提供一种环路VCO，包括：偶数级延时单元，其中，所述偶数级延时单元中的一级延时单元中的普通延时路径的同相输入和反相输入分别连接到所述一级延时单元的前一级延时单元的同相输出和反相输出，其他级的延时单元中的普通延时路径的同相输入和反相输入分别连接到所述其他级的延时单元的前一级延时单元的反相输出和同相输出；所述偶数级延时单元中的每级延时单元中的负延时路径的输入连接到所述每级延时单元的前两级延时单元的输出；所述偶数级延时单元中的每级延时单元的控制电压输入端和电源输入端分别连接到环路VCO的输入控制电压端和直流电源。

所述环路VCO还包括NMOS管以及提供恒流源的电流偏置电路，其中，所述NMOS管的漏极和栅极连接到所述直流电源，源极连接到所述恒流源以及延时单元的补偿端。

所述延时单元包括10个MOS管，其中，第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管的源极与直流电源相连；第五PMOS管和第六PMOS管的栅极连接到输入控制电压端；第一PMOS管和第二PMOS管形成负延时路径，第一PMOS管和第二PMOS管的栅极分别作为所述负延路径的同相输入和反相输入；第一PMOS管、第三PMOS管和第五PMOS管的漏极共连，并作为延时单元的反相输出；第二PMOS管、第四PMOS管和第六PMOS管的漏极共连，并作为延时单元的同相输出；第三PMOS管和第四PMOS管的栅极分别连接到延时单元的同相输出和反相输出；第一NMOS管和第三NMOS管的漏极连接到延时单元的反相输出，第二NMOS管和第四NMOS管的漏极连接到延时单元的同相输出；第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管的源极与地相连；第一NMOS管和第二NMOS管的栅极作为延时单元的补偿端连接到所述NMOS管的源极；第三NMOS管和第四NMOS管形成普通延时路径，第三NMOS管和第四NMOS管的栅极分别作为延时单元的普通延时路径的同相输入和反相输入。

所述每级延时单元的负延时路径的输入和所述每级延时单元的前两级延时单元的输出之间的连接可以为反相连接也可以为不反相连接。

根据本发明的另一方面，提供一种环路VCO，包括：奇数级延时单元，其中，所述奇数级延时单元的每级延时单元中的普通延时路径的同相输入和反相输入分别连接到所述每级延时单元的前一级延时单元的反相输出和同相输出；所述奇数级延时单元中的每级延时单元中的负延时路径的输入连接到所述每级延时单元的前两级延时单元的输出；所述奇数级延时单元中的每级延时单元的控制电压输入端和电源输入端分别连接到环路VCO的输入控制电压端和直流电源。

根据本发明的环路VCO采用差分输入、正反馈、负延时、电压补偿等方法来提高性能，与同类环路VCO相比，具有相位噪声低，输出线性范围大，上升下降时间短等优点。

附图说明

通过下面结合附图进行的详细描述，本发明的上述和其它目的、特点和优点将会变得更加清楚，其中：

图1是示出传统的基本的环路VCO的电路的示图；

图2示出根据本发明示例性实施例的具有偶数级延时单元的环路VCO200的结构；

图3示出根据本发明示例性实施例的作为图2中的延时单元D1、D2、D3和D4的示例的延时单元300的结构；

图4示出根据本发明的另一示例性实施例的具有奇数级延时单元的环路VCO 400的结构。

具体实施方式

现在，详细描述本发明的实施例，其示例在附图中表示，其中，相同的标号始终表示相同的部件。以下通过参考附图描述实施例以解释本发明。

图2示出根据本发明示例性实施例的具有偶数级延时单元的环路VCO200的结构。

参照图2，根据本发明示例性实施例的环路VCO 200包括：延时单元D1、D2、D3和D4形成的四级环路和偏置电路210，其中，延时单元D1、D2、D3和D4具有相同的结构。Ctrl是环路VCO 200的输入控制电压端，提供用于控制环路VCO 200的延时的输入控制电压，连接到延时单元D1、D2、D3和D4的每个的控制电压输入端。Vsupply是电源，连接到延时单元D1、D2、D3和D4的每个的电源输入端。偏置电路210通过连接到NMOS管M₀的源极为其提供恒定的偏置电流I_B。NMOS管M₀的漏极和栅极连接到直流电源Vsupply，源极连接到延时单元D1、D2、D3和D4的补偿端。

图3示出根据本发明示例性实施例的作为图2中的延时单元D1、D2、D3和D4的示例的延时单元300的结构。

如图3所示，延时单元300包含10个MOS管，其中，PMOS管MP1、MP2、MP3、MP4、MP5和MP6的源极与直流电源Vsupply相连。PMOS管MP5和MP6的栅极连接到控制电压输入端。PMOS管MP1和MP2形成负延时路径，其栅极分别为所述负延路径的同相输入F+和反相输入F-。PMOS管MP1、MP3和MP5的漏极相连，作为延时单元300的反相输出Out-；PMOS管MP2、MP4和MP6的漏极相连，作为延时单元300的同相输出Out+。PMOS管MP3和MP4形成普通延时路径，其栅极分别连接到延时单元300的两个输出Out+和Out-。NMOS管MN1和MN3的漏极都连接到延时单元300的反相输出Out-，NMOS管MN2和MN4的漏极都连接到延时单元300的同相输出Out+。NMOS管MN1、MN2、MN3和MN4的源极与地Gnd相连。NMOS管MN1和MN2的栅极作为延时单元300的补偿端连接到提供偏置电压V_B的NMOS管M₀的源极。NMOS管MN3和MN4的栅极分别作为延时单元300的同相输入In+和反相输入In-。

NMOS管MN3和MN4形成一条普通延时路径，其输入采用差分输入(即，In+和In-)，目的是为了减小电源噪声。当前延时单元中形成普通延时路径的NMOS管MN3和MN4的输入(即，延时单元的输入)为所在的环路VCO中的第N-1级(N为当前延时单元的级数)延时单元的输出信号，第N-1级的输出信号为前一级的延时单元的输出信号，即，当前级延时单元的输入信号是前一级延时单元的输出信号。具体地说，在偶数级环路中，存在一级延时单元中形成的普通延时路径的NMOS管MN3和MN4的同相输入In+和反相输入In-分别连接到上一级延时单元的同相输出Out+和反相输出Out-(即，不反相连接)，其他级的延时单元的同相输入In+和反相输入In-连接到上一级延时单元的反相输出Out-和同相输出Out+(即，反相连接)。例如，在本发明的示例性实施例中，延时单元D1和D4不反相连接，延时单元D1和D2、D2和D3、D3和D4反相连接，如图2所示，延时单元D1中形成的普通延时路径的NMOS管MN3和MN4的输入(即，延时单元D1的输入)In+和In-分别为延时单元D4的输出Out+(P₀)和Out-(P₄)；延时单元D2中形成的普通延时路径的NMOS管MN3和MN4的输入(即，延时单元D2的输入)In+和In-分别为延时单元D1的输出Out-(P₅)和Out+(P₁)；延时单元D3中形成的普通延时路径的NMOS管MN3和MN4的输入(即，延时单元D3的输入)In+和In-分别为延时单元D2的输出Out-(P₂)和Out+(P₆)；延时单元D4中形成的普通延时路径的NMOS管MN3和MN4的输入(即，延时单元D4的输入)In+和In-分别为延时单元D3的输出Out-(P₇)和Out+(P₃)。

延时单元300中的PMOS管MP3和MP4组成一条正反馈回路，这样可以有效的减小输出波形的上升沿和下降沿的时间并减小抖动(jitter)。具体地说，在图2的延时单元300中，结点Out+或者Out-在从低电平转变成高电平的过程中，有着一定的上升时间，加入MP3和MP4形成的正反馈回路后，使得结点的电平变化速率明显加快，上升的斜率得到了增大，换言之，也就是减小了上升沿的时间。同样地，下降沿时间被减小。

延时单元300中的PMOS管MP1和MP2组成负延时路径，它们的输入信号为图2中的第N-2级(N为当前延时单元的级数)延时单元的输出信号，第N-2级的输出信号为前两级的延时单元的输出信号。具体地说，如图2所示，延时单元D1中形成负延时路径的PMOS管MP1和MP2的输入F+和F-分别为延时单元D3的输出Out-(P₇)和Out+(P₃)；延时单元D2中形成负延时路径的PMOS管MP1和MP2的输入F+和F-分别为延时单元D4的输出Out-(P₄)和Out+(P₀)；延时单元D3中形成负延时路径的PMOS管MP1和MP2的输入F+和F-分别为延时单元D1的输出Out+(P₁)和Out-(P₅)；延时单元D4中形成负延时路径的PMOS管MP1和MP2的输入F+和F-分别为延时单元D2的输出Out+(P₆)和Out-(P₂)。即，在延时单元D1和D2中负延时路径的输入F+和F-与前两级延时单元D3和D4的输出Out+和Out-采用反相连接，延时单元D3和D4中负延时路径的输入F+和F-与前两级延时单元D1和D2中的输出Out+和Out-采用不反相连接。在本发明中，环路VCO中的每级延时单元的负延时路径的输入与前两级延时单元的输出可以为反相连接也可以为不反相连接。

通常情况下，由于空穴的迁移率比电子的迁移率小，因此PMOS管的导通要比NMOS管慢。负延时路径使PMOS管比NMOS管先工作，从而补偿PMOS管比NMOS管慢的特性，加快了信号的传输。具体地讲，形成普通延时路径的NMOS管MN1和MN2的输入信号是前一级延时单元的输出信号；而形成负延时路径的PMOS管MP1和MP2的输入信号是前面两级的延时单元的输出信号。所以当一组信号来临时，PMOS管要比NMOS管先进入工作状态。这种结构的延时要比普通的反相器小得多。这样在延时单元中存在一条普通延时路径(由MP3和MP4形成)和一条负延时路径(由MP1和MP2形成)，使得根据本发明示例性实施例的延时单元300的延时比单端输入的反相器要小，可以获得更高的频率。从而，两条延时路径的存在同时也增大了环路VCO的输出频率范围。

除此以外，在根据本发明示例性实施例的延时单元300中还增加了由一对NMOS管：MN1和MN2(如图3所示)形成的补偿路径，目的是通过电压补偿来降低电源上的噪声对输出的影响。作为延时单元300的补偿端的MN1和MN2的栅极与图2中的NMOS管M₀的源极相连，M₀的电流由电流偏置电路210提供，当Vsupply增大时，由于M₀的作用NMOS管M₀的源极处的偏置电压V_B也增大，流过MN1和MN2的电流也随之增大，从而可以在一定程度上补偿由于电源电压变化导致的流过延时单元300的电流的增加。如果能使流过MN1和MN2的电流变化与流过PMOS管的电流变化保持一致，就可以完全消除Vsupply变化对输出频率所带来的影响，并减小相位噪声。实际电路中，需要对M₀和MN1、MN2的尺寸进行调节，以最大程度的减小延时单元对Vsupply的灵敏度。

在上面示出的根据本发明的延时单元的优选实施例中，除了普通延时路径，还采用了负延时路径、正反馈回路和补偿路径。这仅是示例性的，可通过普通延时路径与负延时路径、正反馈回路和补偿路径的任意组合来实现延时单元。

在示例性实施例中，环路VCO 200采用了具有四级延时单元的环路，这仅是示例性的，也可通过其他的偶数级延时单元来实现本发明的环路VCO。例如，环路VCO 200也可以具有六级延时单元，其中的一级延时单元的输入(In+和In-)与其前一级的延时单元的输出(Out+和Out-)之间的连接采用不反相连接，其他五级延时单元的每个的输入(In+和In-)与其前一级的输出(Out+和Out-)之间的连接采用反相连接；环路VCO中的每级延时单元的负延时路径的输入(F+和F-)和前两级延时单元的输出(Out+和Out-)之间的连接可以为反相连接也可以为不反相连接。

在本发明的另一示例性实施例中，使用奇数级延时单元实现本发明的环路VCO。

参照图4，根据本发明的另一示例性实施例的环路VCO 400包括：延时单元D1、D2、D3、D4和D5形成的五级环路和偏置电路410。延时单元D1、D2、D3、D4和D5具有与图3所示的延时单元的结构相同的结构，将省略对其的详细描述。Ctrl是环路VCO的输入控制电压端，提供输入控制电压端，连接到延时单元D1、D2、D3、D4和D5的每个的控制电压输入端。Vsupply是直流电源，连接到延时单元D1、D2、D3、D4和D5的每个的电源输入端。偏置电路410通过连接到NMOS管M₀的源极为其提供恒定的偏置电流I_B。NMOS管M₀的漏极和栅极连接到直流电源Vsupply，源极连接到延时单元D1、D2、D3、D4和D5的补偿端。

环路VCO 400与图2的环路VCO 200的不同之处除了延时单元数量的不同之外，还在于延时单元D1、D2、D3、D4和D5的普通延时路径的输入与前一级延时单元的输出全部采用反相连接。如图4所示，延时单元D1、D2、D3、D4和D5的同相输入In+(P₉、P₅、P₂、P₇和P₄)和反相输入In-(P₀、P₁、P₆、P₃和P₈)分别为延时单元D5、D1、D2、D3和D4的反相输出Out-和同相输出Out+。

同样，环路VCO 400中的每级延时单元的负延时路径的输入(F+和F-)和前一级延时单元的输出(Out+和Out-)之间的连接可以为反相连接也可以为不反相连接。

在本示例性实施例中，环路VCO 400采用了具有五级延时单元的五级环路，这仅是示例性的，也可通过其他的奇数级延时单元来实现本发明的环路VCO。例如，环路VCO 400也可以具有七级延时单元的七级环路，其中的每级延时单元的输入(In+和In-)与其前一级延时单元的输出(Out+和Out-)之间的连接全部采用反相连接；每级延时单元的负延时路径的输入(F+和F-)和前两级延时单元的输出(Out+和Out-)之间的连接可以为反相连接也可以为不反相连接。

根据本发明的环路VCO既可采用具有偶数级延时单元也可采用奇数级延时单元。当采用偶数级延时单元实现根据本发明的环路VCO时，在所述偶数级延时单元中，其中的一级延时单元的输入(In+和In-)(即，普通延时路径的输入)与其前一级的延时单元的输出(Out+和Out-)之间的连接采用不反相连接，其他的每级延时单元的输入(In+和In-)与其前一级延时单元的输出(Out+和Out-)之间的连接采用反相连接；每级延时单元的负延时路径的输入(F+和F-)和前两级延时单元的输出(Out+和Out-)之间的连接可以为反相连接也可以为不反相连接。当采用奇数级延时单元实现根据本发明的环路VCO时，环路VCO中的每级延时单元的输入(In+和In-)与其前一级的延时单元的输出(Out+和Out-)之间的连接全部采用反相连接；每级延时单元的负延时路径的输入(F+和F-)和前两级延时单元的输出(Out+和Out-)之间的连接可以为反相连接也可以为不反相连接。

尽管已经参照其示例性实施例具体显示和描述了本发明，但是本领域的技术人员应该理解，在不脱离由所附权利要求定义的本发明的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims

1.一种环路压控振荡器，包括：

偶数级延时单元，其中，

所述偶数级延时单元中的一级延时单元中的普通延时路径的同相输入和反相输入分别连接到所述一级延时单元的前一级延时单元的同相输出和反相输出，其他级的延时单元中的普通延时路径的同相输入和反相输入分别连接到所述其他级的延时单元的前一级延时单元的反相输出和同相输出；

所述偶数级延时单元中的每级延时单元中的负延时路径的输入连接到所述每级延时单元的前两级延时单元的输出；

所述偶数级延时单元中的每级延时单元的控制电压输入端和电源输入端分别连接到环路压控振荡器的输入控制电压端和直流电源，

其中，所述延时单元包括普通延时路径和负延时路径，

其中，第一PMOS管(MP1)和第二PMOS管(MP2)形成负延时路径，第一PMOS管(MP1)和第二PMOS管(MP2)的栅极分别作为所述负延时路径的同相输入和反相输入，第一PMOS管(MP1)和第二PMOS管(MP2)的源极与直流电源相连，第一PMOS管(MP1)的漏极作为延时单元的反相输出，第二PMOS管(MP2)的漏极作为延时单元的同相输出，

第一NMOS管(MN3)和第二NMOS管(MN4)形成普通延时路径，第一NMOS管(MN3)和第二NMOS管(MN4)的栅极分别作为延时单元的普通延时路径的同相输入和反相输入，第一NMOS管(MN3)和第二NMOS管(MN4)的源极与地相连，第一NMOS管(MN3)的漏极连接到延时单元的反相输出，第二NMOS管(MN4)的漏极连接到延时单元的同相输出。

2.如权利要求1所述的环路压控振荡器，还包括NMOS管以及提供恒流源的电流偏置电路，其中，所述NMOS管的漏极和栅极连接到所述直流电源，源极连接到所述恒流源以及延时单元的补偿端。

3.如权利要求2所述的环路压控振荡器，其中，所述延时单元还包括第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、第三NMOS管(MN1)、第四NMOS管(MN2)，其中，

第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)和第六PMOS管(MP6)的源极与直流电源相连；

第五PMOS管(MP5)和第六PMOS管(MP6)的栅极连接到输入控制电压端；

第一PMOS管(MP1)、第三PMOS管(MP3)和第五PMOS管(MP5)的漏极共连，并作为延时单元的反相输出；

第二PMOS管(MP2)、第四PMOS管(MP4)和第六PMOS管(MP6)的漏极共连，并作为延时单元的同相输出；

第三PMOS管(MP3)和第四PMOS管(MP4)的栅极分别连接到延时单元的同相输出和反相输出；

第三NMOS管(MN1)的漏极连接到延时单元的反相输出，第四NMOS管(MN2)的漏极连接到延时单元的同相输出；

第三NMOS管(MN1)和第四NMOS管(MN2)的源极与地相连；

第三NMOS管(MN1)和第四NMOS管(MN2)的栅极作为延时单元的补偿端连接到所述NMOS管的源极。

4.如权利要求1所述的环路压控振荡器，其中，所述每级延时单元的负延时路径的输入和所述每级延时单元的前两级延时单元的输出之间的连接可以为反相连接也可以为不反相连接。

5.一种环路压控振荡器，包括：

奇数级延时单元，其中，

所述奇数级延时单元的每级延时单元中的普通延时路径的同相输入和反相输入分别连接到所述每级延时单元的前一级延时单元的反相输出和同相输出；

所述奇数级延时单元中的每级延时单元中的负延时路径的输入连接到所述每级延时单元的前两级延时单元的输出；

所述奇数级延时单元中的每级延时单元的控制电压输入端和电源输入端分别连接到环路压控振荡器的输入控制电压端和直流电源，

其中，所述延时单元包括普通延时路径和负延时路径，

6.如权利要求5所述的环路压控振荡器，还包括提供恒流源的电流偏置电路以及NMOS管，其中，所述NMOS管的漏极和栅极连接到直流电源，源极连接到所述恒流源以及延时单元的补偿端。

7.如权利要求6所述的环路压控振荡器，其中，所述延时单元还包括第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、第三NMOS管(MN1)、第四NMOS管(MN2)，其中，

第一NMOS管(MN1)的漏极连接到延时单元的反相输出，第二NMOS管(MN2)的漏极连接到延时单元的同相输出；

第三NMOS管(MN1)和第四NMOS管(MN2)的源极与地相连；

8.如权利要求5所述的环路压控振荡器，其中，所述每级延时单元的负延时路径的输入和所述每级延时单元的前两级延时单元的输出之间的连接可以为反相连接也可以为不反相连接。