CN109995363B - 一种自偏置结构的环形压控振荡器 - Google Patents

一种自偏置结构的环形压控振荡器 Download PDF

Info

Publication number
CN109995363B
CN109995363B CN201910147973.0A CN201910147973A CN109995363B CN 109995363 B CN109995363 B CN 109995363B CN 201910147973 A CN201910147973 A CN 201910147973A CN 109995363 B CN109995363 B CN 109995363B
Authority
CN
China
Prior art keywords
tube
nmos tube
nmos
pmos
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910147973.0A
Other languages
English (en)
Other versions
CN109995363A (zh
Inventor
吉新村
郭风岐
沈梦琪
张宪伟
夏晓娟
郭宇锋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing University of Posts and Telecommunications
Original Assignee
Nanjing University of Posts and Telecommunications
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing University of Posts and Telecommunications filed Critical Nanjing University of Posts and Telecommunications
Priority to CN201910147973.0A priority Critical patent/CN109995363B/zh
Publication of CN109995363A publication Critical patent/CN109995363A/zh
Application granted granted Critical
Publication of CN109995363B publication Critical patent/CN109995363B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Landscapes

  • Amplifiers (AREA)

Abstract

本发明公开了一种自偏置结构的环形压控振荡器，包括自偏置单元和振荡器核心单元。自偏置单元包括输入偏置电路、运算放大器和半复制延迟电路，振荡器核心单元包括多级结构相同的差分延迟电路级联构成的反馈振荡环路，半复制延迟电路的结构与差分延迟电路的半边电路结构相同。输入偏置电路为运算放大器提供基准电压VREF，建立与电源电压无关的恒定偏置电压，通过调整差分延迟电路的尾电流改变输出频率，使得输出共模电平等于基准电压，解决了环形振荡器的工作频率随电源电压波动大和振荡器核心输出共模电平变化的问题，从而改善压控振荡器对电源噪声的抑制能力和稳定输出摆幅。

Description

一种自偏置结构的环形压控振荡器
技术领域
本发明涉及压控振荡器，具体涉及一种自偏置结构的环形压控振荡器。
背景技术
在SOC片上系统中都需要设计锁相环电路来为系统提供一个时钟频率。传统应用于 SOC片上系统的锁相环功耗、面积大，相位噪声差，压控振荡器是锁相环的核心部分。 因此研究低功耗、小面积，相位噪声好的振荡器电路具有重要意义。
发明内容
本发明的目的在于解决压控振荡器受电源电压波动影响、相位噪声差的问题，提供一 种自偏置结构的环形压控振荡器，实现建立与电源电压无关的恒定电流和提高输出摆幅， 解决环形压控振荡器受电源电压波动输出性能差、输出摆幅小的技术问题。
本发明采用如下技术方案：一种自偏置结构的环形压控振荡器，其特征在于：包括自 偏置单元和振荡器核心单元；自偏置单元包括输入偏置电路、运算放大器AMP0和半复制延迟电路，振荡器核心单元包括多级结构相同的差分延迟电路级联构成的反馈振荡环路，半复制延迟电路的结构与差分延迟电路的半边电路结构相同；输入偏置电路的输出为运算放大器AMP0的差分负输入端ON提供基准电压，运算放大器AMP0的差分正输入 端OP连接半复制延迟电路中负载晶体管栅极，运算放大器AMP0与半复制延迟电路的负 载晶体管构成反馈电路，运算放大器AMP0的输出端OUT分别为各级差分延迟电路的负 载晶体管和半复制延迟电路的负载晶体管提供偏置电压，半复制延迟电路中的尾电流管栅 极与各级差分延迟电路中的尾电流管栅极连接在一起并连接输入调谐电压，通过差分延迟 电路的尾电流改变，调整环形压控振荡器的输出频率，实现与电源电压无关的恒定电流和 稳定的宽摆幅输出，从而增加环形压控振荡器对电源噪声的抑制能力。
所述输入偏置电路包括PMOS管M1、电阻R1和电容C1，PMOS管M1的栅极连接 偏置电压VB1，PMOS管M1的源极连接电源电压，PMOS管M1的漏极连接电阻R1的 一端、电容C1的一端和运算放大器AMP0的负输入端ON，电阻R1的另一端和电容C1 的另一端均接地；
所述半复制延迟电路包括PMOS管M4和PMOS管M5以及NMOS管M2和NMOS 管M3，PMOS管M4的源极和PMOS管M5的源极均连接电源电压，PMOS管M4的栅 极连接运算放大器AMP0的输出端OUT，PMOS管M5的栅极与PMOS管M5的漏极、PMOS管M4的漏极、运算放大器AMP0的正输入端OP以及NMOS管M3的漏极连接 在一起，NMOS管M3的栅极连接电源电压，NMOS管M3的源极连接NMOS管M2的 漏极，NMOS管M2的源极接地；
所述振荡器核心单元为多级差分延迟电路级联构成反馈振荡环路，每级差分延迟电路 的结构相同，包括NMOS管M6、NMOS管M7、NMOS管M8、NMOS管M9、NMOS 管M10、NMOS管M11和NMOS管M12；NMOS管M7和NMOS管M8为差分输入对 管，NMOS管M9、NMOS管M10、NMOS管M11和NMOS管M12为负载；NMOS管 M7的源极和NMOS管M8的源极互连并连接NMOS管M6的漏极，NMOS管M6的栅 极连接半复制延迟单元中NMOS管M2的栅极，NMOS管M6的源极接地，NMOS管 M9的源极、NMOS管M10的源极、NMOS管M11的源极和NMOS管M12的源极均连 接电源电压，NMOS管M9的漏极与NMOS管M10的漏极互连并连接NMOS管M9的 栅极和NMOS管M7的漏极且作为差分输出正端clkp，NMOS管M11的漏极与NMOS 管M12的漏极互连并连接NMOS管M12的栅极和NMOS管M8的漏极且作为差分输出 负端clkn，NMOS管M7的栅极为差分输入正端inp，NMOS管M8的栅极为差分输入负 端inn，NMOS管M11的栅极与NMOS管M10的栅极互连并连接运算放大器AMP0的输 出端；多级差分延迟电路级联的方式为：前级差分延迟电路的差分输出正端clkp连接后 级差分延迟电路的差分输入正端inp，前级差分延迟电路的差分输出负端clkn连接后级差 分延迟电路的差分输入负端inn，但末级差分延迟电路的差分输出正端clkp连接首级差分 延迟电路的差分输入负端inn，末级差分延迟电路的差分输出负端clkn连接首级差分延迟 电路的差分输入正端inp。
所述半复制延迟电路的结构与差分延迟电路的半边电路结构相同，即NMOS管M3与NMOS管M7和NMOS管M8的器件参数相同，PMOS管M4与PMOS管M10或PMOS 管M11的器件参数相同，PMOS管M5与PMOS管M9或M12的器件参数相同，NMOS 管M2与NMOS管M6器件参数的一半相同。
所述运算放大器AMP0包括PMOS管M13、PMOS管M14、PMOS管M19、PMOS 管M20、PMOS管M21、PMOS管M22、PMOS管M24和PMOS管M25以及NMOS 管M15、NMOS管M16、NMOS管M17、NMOS管M18、NMOS管M23和NMOS管 M26；PMOS管M13的源极和PMOS管M14的源极连接并通过电流源连接至Vdd，PMOS 管M13的栅极为运算放大器AMP0的差分负输入端ON，PMOS管M14的栅极为运算放 大器AMP0的差分正输入端OP，PMOS管M21的源极、PMOS管M22的源极和PMOS 管M24的源极均连接Vdd，PMOS管M21的栅极与PMOS管M22的栅极互连并连接PMOS 管M19的漏极、NMOS管M17的漏极以及NMOS管M15的栅极和NMOS管M16的栅 极，PMOS管M19的栅极与PMOS管M20的栅极互连，NMOS管M17的栅极与NMOS 管M18的栅极互连，NMOS管M17的源极连接NMOS管M15的漏极并连接PMOS管 M13的漏极，NMOS管M15的源极、NMOS管M16的源极和NMOS管M23的源极均接地，PMOS管M22的漏极连接PMOS管M20的源极，PMOS管M20的漏极连接PMOS 管M25的源极、NMOS管M26的漏极和PMOS管M24的栅极，PMOS管M25的栅极连 接Vp2，NMOS管M26的栅极连接Vn2，PMOS管M25的漏极与NMOS管M26的源极 互连并连接NMOS管M18的漏极和NMOS管M23的栅极，NMOS管M18的源极连接 NMOS管M16的漏极并连接PMOS管M14的漏极，PMOS管M24的漏极连接NMOS管 M23的漏极并作为运算放大器AMP0的输出端OUT。
所述振荡器核心单元中多级结构相同的差分延迟电路级联构成的反馈振荡环路中，差 分延迟电路至少为三级。
本发明的优点及有益效果：本发明通过自偏置电路电压来调整差分延迟单元的尾电流 的偏置电压，通过改变差分延迟单元电流的大小，从而改变输出频率，解决环形压控振荡 器频率随电源电压波动大和输出摆幅小问题，建立与电源电压无关的恒定电流和提高输出 摆幅，从而增加压控振荡器对电源噪声的抑制能力。
附图说明
图1是本发明的原理框图；
图2是本发明的运算放大器一种实施电路图；
图3是本发明的压控振荡器输出频率调谐曲线图。
具体实施方式
下面根据附图并结合实施例对本发明的技术方案作进一步阐述。
参看图1，本发明自偏置结构的环形压控振荡器电路，包括自偏置单元和振荡器核心 单元；自偏置单元包括输入偏置电路、运算放大器AMP0和半复制延迟电路，振荡器核 心单元包括多级结构相同的差分延迟电路级联构成的反馈振荡环路，半复制延迟电路的结构与差分延迟电路的半边电路结构相同；输入偏置电路的输出为运算放大器AMP0的差 分负输入端ON提供基准电压VREF，运算放大器AMP0的差分正输入端OP连接半复制 延迟电路中负载晶体管M4、M5栅极，运算放大器AMP0与半复制延迟电路的负载晶体 管M4构成反馈电路，运算放大器AMP0的输出端OUT输出的VI信号分别为各级差分 延迟电路的负载晶体管M9、M10、M11、M12和半复制延迟电路的负载晶体管M4、M5 提供偏置电压。半复制延迟电路中的尾电流M2栅极与各级差分延迟电路中的尾电流M6 栅极连接在一起并连接输入调谐电压VC，通过差分延迟电路的尾电流M6改变，调整环 形压控振荡器的输出频率，实现与电源电压无关的恒定电流和稳定的宽摆幅输出，从而增 加环形压控振荡器对电源噪声的抑制能力。
电路连接关系：输入偏置电路包括PMOS管M1、电阻R1和电容C1，PMOS管M1 的栅极连接偏置电压VB1，PMOS管M1的源极连接电源电压，PMOS管M1的漏极连接 电阻R1的一端、电容C1的一端和运算放大器AMP0的负输入端ON，电阻R1的另一端 和电容C1的另一端均接地。半复制延迟电路包括PMOS管M4和PMOS管M5以及NMOS 管M2和NMOS管M3，PMOS管M4的源极和PMOS管M5的源极均连接电源电压，PMOS 管M4的栅极连接运算放大器AMP0的输出端OUT，PMOS管M5的栅极与PMOS管 M5的漏极、PMOS管M4的漏极、运算放大器AMP0的正输入端OP以及NMOS管M3 的漏极连接在一起，NMOS管M3的栅极连接电源电压，NMOS管M3的源极连接NMOS管M2的漏极，NMOS管M2的源极接地。振荡器核心单元为多级差分延迟电路级联构成 反馈振荡环路，每级差分延迟电路的结构相同，包括NMOS管M6、NMOS管M7、NMOS 管M8、NMOS管M9、NMOS管M10、NMOS管M11和NMOS管M12；NMOS管M7 和NMOS管M8为差分输入对管，NMOS管M9、NMOS管M10、NMOS管M11和NMOS 管M12为负载；NMOS管M7的源极和NMOS管M8的源极互连并连接NMOS管M6 的漏极，NMOS管M6的栅极连接半复制延迟单元中NMOS管M2的栅极，NMOS管 M6的源极接地，NMOS管M9的源极、NMOS管M10的源极、NMOS管M11的源极和 NMOS管M12的源极均连接电源电压，NMOS管M9的漏极与NMOS管M10的漏极互 连并连接NMOS管M9的栅极和NMOS管M7的漏极且作为差分输出正端clkp，NMOS 管M11的漏极与NMOS管M12的漏极互连并连接NMOS管M12的栅极和NMOS管M8 的漏极且作为差分输出负端clkn，NMOS管M7的栅极为差分输入正端inp，NMOS管 M8的栅极为差分输入负端inn，NMOS管M11的栅极与NMOS管M10的栅极互连并连 接运算放大器AMP0的输出信号VI。多级差分延迟电路可由三级或者三级以上的差分延 迟电路级联而成。以4级为例，第一级的输出信号clkp和clkn分别与第二级输入端inp和inn相连，第二级延迟单元的输出信号clkp和clkn分别和第三级输入端inp和inn相连，第三级的输出信号clkp和clkn分别与第四级输入端inp和inn相连，第四级的输出信号clkp和clkn分别和第一级输入端inn和inp相连，且其中任一级的输出信号clkp和clkn 均可作为压控振荡器的输出信号。
运算放大器AMP0可以采用现有技术电路，图2所示为一种实施电路。
本发明工作原理：如图1，当PMOS管M1电流在电阻R1上产生基准电压，当电 源电压VDD由于噪声发生扰动时，由于R1和电容C1的电压保持不变，由于放大器AMP0 的反馈作用，差分延迟单元中负载管过驱动电压将保持不变，差分延迟单元中负载管的电 流保持不变，通过电流镜偏置，差分延迟单元的尾电流源电流保持不变。基于仿真验证， 如图3所示为设置7种不同偏置电流时的振荡器的振荡频率的电压调谐曲线，在输入调谐 电压Vc在0.3-1.5V时，环形振荡器的输出频率范围是300MHz-1.02GHz。在1MHz频偏 处的相位噪声-89.6dBc/Hz。因此，本发明可以很好的实现与电源电压无关和宽摆幅输出， 具有优异的相位噪声性能和线性的频率调谐曲线。

Claims (4)

1.一种自偏置结构的环形压控振荡器，其特征在于：包括自偏置单元和振荡器核心单元；自偏置单元包括输入偏置电路、运算放大器AMP0和半复制延迟电路，振荡器核心单元包括多级结构相同的差分延迟电路级联构成的反馈振荡环路，半复制延迟电路的结构与差分延迟电路的半边电路结构相同；输入偏置电路的输出为运算放大器AMP0的差分负输入端ON提供基准电压，运算放大器AMP0的差分正输入端OP连接半复制延迟电路中负载晶体管栅极，运算放大器AMP0与半复制延迟电路的负载晶体管构成反馈电路，运算放大器AMP0的输出端OUT分别为各级差分延迟电路的负载晶体管和半复制延迟电路的负载晶体管提供偏置电压，半复制延迟电路中的尾电流管栅极与各级差分延迟电路中的尾电流管栅极连接在一起并连接输入调谐电压VC，通过半复制延迟电路的尾电流改变，调整环形压控振荡器的输出频率，实现与电源电压无关的恒定电流和稳定的宽摆幅输出，增加环形压控振荡器对电源噪声的抑制能力；
所述输入偏置电路包括PMOS管M1、电阻R1和电容C1，PMOS管M1的栅极连接偏置电压VB1，PMOS管M1的源极连接电源电压，PMOS管M1的漏极连接电阻R1的一端、电容C1的一端和运算放大器AMP0的负输入端ON，电阻R1的另一端和电容C1的另一端均接地；
所述半复制延迟电路包括PMOS管M4和PMOS管M5以及NMOS管M2和NMOS管M3，PMOS管M4的源极和PMOS管M5的源极均连接电源电压，PMOS管M4的栅极连接运算放大器AMP0的输出端OUT，PMOS管M5的栅极与PMOS管M5的漏极、PMOS管M4的漏极、运算放大器AMP0的正输入端OP以及NMOS管M3的漏极连接在一起，NMOS管M3的栅极连接电源电压，NMOS管M3的源极连接NMOS管M2的漏极，NMOS管M2的源极接地；
所述振荡器核心单元为多级差分延迟电路级联构成反馈振荡环路，每级差分延迟电路的结构相同，包括NMOS管M6、NMOS管M7、NMOS管M8、NMOS管M9、NMOS管M10、NMOS管M11和NMOS管M12；NMOS管M7和NMOS管M8为差分输入对管，NMOS管M9、NMOS管M10、NMOS管M11和NMOS管M12为负载；NMOS管M7的源极和NMOS管M8的源极互连并连接NMOS管M6的漏极，NMOS管M6的栅极连接半复制延迟单元中NMOS管M2的栅极并连接输入调谐电压VC，NMOS管M6的源极接地，NMOS管M9的源极、NMOS管M10的源极、NMOS管M11的源极和NMOS管M12的源极均连接电源电压，NMOS管M9的漏极与NMOS管M10的漏极互连并连接NMOS管M9的栅极和NMOS管M7的漏极且作为差分输出正端clkp，NMOS管M11的漏极与NMOS管M12的漏极互连并连接NMOS管M12的栅极和NMOS管M8的漏极且作为差分输出负端clkn，NMOS管M7的栅极为差分输入正端inp，NMOS管M8的栅极为差分输入负端inn，NMOS管M11的栅极与NMOS管M10的栅极互连并连接运算放大器AMP0的输出端；多级差分延迟电路级联的方式为：前级差分延迟电路的差分输出正端clkp连接后级差分延迟电路的差分输入正端inp，前级差分延迟电路的差分输出负端clkn连接后级差分延迟电路的差分输入负端inn，但末级差分延迟电路的差分输出正端clkp连接首级差分延迟电路的差分输入负端inn，末级差分延迟电路的差分输出负端clkn连接首级差分延迟电路的差分输入正端inp。
2.根据权利要求1所述的自偏置结构的环形压控振荡器，其特征在于：所述半复制延迟电路的结构与差分延迟电路的半边电路结构相同，即NMOS管M3与NMOS管M7和NMOS管M8的器件参数相同，PMOS管M4与PMOS管M10或PMOS管M11的器件参数相同，PMOS管M5与PMOS管M9或M12的器件参数相同，NMOS管M2与NMOS管M6器件参数的一半相同。
3.根据权利要求1或2所述的自偏置结构的环形压控振荡器，其特征在于：所述运算放大器AMP0包括PMOS管M13、PMOS管M14、PMOS管M19、PMOS管M20、PMOS管M21、PMOS管M22、PMOS管M24和 PMOS管M25以及NMOS管M15、NMOS管M16、NMOS管M17、NMOS管M18、NMOS管M23和 NMOS管M26；PMOS管M13的源极和PMOS管M14的源极连接并通过电流源连接至Vdd，PMOS管M13的栅极为运算放大器AMP0的差分负输入端ON，PMOS管M14的栅极为运算放大器AMP0的差分正输入端OP，PMOS管M21的源极、PMOS管M22的源极和PMOS管M24的源极均连接Vdd，PMOS管M21的栅极与PMOS管M22的栅极互连并连接PMOS管M19的漏极、NMOS管M17的漏极以及NMOS管M15的栅极和NMOS管M16的栅极，PMOS管M19的栅极与PMOS管M20的栅极互连，NMOS管M17的栅极与NMOS管M18的栅极互连，NMOS管M17的源极连接NMOS管M15的漏极并连接PMOS管M13的漏极，NMOS管M15的源极、NMOS管M16的源极和NMOS管M23的源极均接地，PMOS管M22的漏极连接PMOS管M20的源极，PMOS管M20的漏极连接PMOS管M25的源极、NMOS管M26的漏极和PMOS管M24的栅极，PMOS管M25的栅极连接直流偏置电压Vp2，NMOS管M26的栅极连接直流偏置电压Vn2，PMOS管M25的漏极与NMOS管M26的源极互连并连接NMOS管M18的漏极和NMOS管M23的栅极，NMOS管M18的源极连接NMOS管M16的漏极并连接PMOS管M14的漏极，PMOS管M24的漏极连接NMOS管M23的漏极并作为运算放大器AMP0的输出端OUT。
4.根据权利要求1所述的自偏置结构的环形压控振荡器，其特征在于：所述振荡器核心单元中多级结构相同的差分延迟电路级联构成的反馈振荡环路中，差分延迟电路至少为三级。
CN201910147973.0A 2019-02-28 2019-02-28 一种自偏置结构的环形压控振荡器 Active CN109995363B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910147973.0A CN109995363B (zh) 2019-02-28 2019-02-28 一种自偏置结构的环形压控振荡器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910147973.0A CN109995363B (zh) 2019-02-28 2019-02-28 一种自偏置结构的环形压控振荡器

Publications (2)

Publication Number Publication Date
CN109995363A CN109995363A (zh) 2019-07-09
CN109995363B true CN109995363B (zh) 2022-10-14

Family

ID=67129934

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910147973.0A Active CN109995363B (zh) 2019-02-28 2019-02-28 一种自偏置结构的环形压控振荡器

Country Status (1)

Country Link
CN (1) CN109995363B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112003612A (zh) * 2020-08-08 2020-11-27 重庆百瑞互联电子技术有限公司 一种延迟模块和环形振荡器
CN112165325A (zh) * 2020-09-27 2021-01-01 灿芯半导体(上海)有限公司 一种用于pll电路的压控振荡器电路
CN114756081B (zh) * 2022-05-26 2024-03-19 中国人民解放军国防科技大学 自同步系统中nmos隔离型低压差线性稳压器
CN117498804B (zh) * 2024-01-03 2024-04-05 深圳飞骧科技股份有限公司 二级差动环形压控振荡器及射频芯片模组

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101364805A (zh) * 2008-09-19 2009-02-11 复旦大学 高频双调谐压控环形振荡器
CN103414466A (zh) * 2013-08-08 2013-11-27 南京邮电大学 一种高速的环形压控振荡器
CN104184416A (zh) * 2014-08-25 2014-12-03 长沙瑞达星微电子有限公司 一种压控振荡器电路
CN104821825A (zh) * 2015-05-14 2015-08-05 中国科学技术大学先进技术研究院 一种宽调谐范围环形压控振荡器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101364805A (zh) * 2008-09-19 2009-02-11 复旦大学 高频双调谐压控环形振荡器
CN103414466A (zh) * 2013-08-08 2013-11-27 南京邮电大学 一种高速的环形压控振荡器
CN104184416A (zh) * 2014-08-25 2014-12-03 长沙瑞达星微电子有限公司 一种压控振荡器电路
CN104821825A (zh) * 2015-05-14 2015-08-05 中国科学技术大学先进技术研究院 一种宽调谐范围环形压控振荡器

Also Published As

Publication number Publication date
CN109995363A (zh) 2019-07-09

Similar Documents

Publication Publication Date Title
CN109995363B (zh) 一种自偏置结构的环形压控振荡器
US5847616A (en) Embedded voltage controlled oscillator with minimum sensitivity to process and supply
US5726588A (en) Differential-to-CMOS level converter having cross-over voltage adjustment
US8154352B2 (en) Oscillating circuit
US7400183B1 (en) Voltage controlled oscillator delay cell and method
US6316987B1 (en) Low-power low-jitter variable delay timing circuit
US5600280A (en) Differential amplifier and variable delay stage for use in a voltage controlled oscillator
KR100588339B1 (ko) 오토 튜닝 기능을 갖는 전압-전류 변환회로를 구비한전류원 회로
CN106685415B (zh) 电荷泵电路和锁相环
JPH04348614A (ja) 電気的に制御可能な発振回路
US6690242B2 (en) Delay circuit with current steering output symmetry and supply voltage insensitivity
WO2020019184A1 (zh) 时钟驱动电路
CN111934677B (zh) 两相三阶环形振荡器电路、控制方法、芯片及电子装置
CN210431389U (zh) 振荡电路和集成电路
JP3616268B2 (ja) リングオシレータ用遅延回路
KR100324163B1 (ko) 발진 회로
TW202042507A (zh) 共模電壓準位轉移及鎖定電路
CN112953390A (zh) 宽调谐低相噪高线性度lc压控振荡器
CN110460308B (zh) 一种宽范围的环形压控振荡器电路
US7511584B2 (en) Voltage controlled oscillator capable of operating in a wide frequency range
JPH0537307A (ja) 電圧制御発振回路および位相同期ループ回路
CN114756081B (zh) 自同步系统中nmos隔离型低压差线性稳压器
KR102001902B1 (ko) 칩 회로용 초저압 이단 환형 전압 제어 발진기
US5675294A (en) Single pin crystal oscillator circuit
CN113794446B (zh) 一种频率不随温度和电源电压变化的rc振荡器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant