KR100324163B1

KR100324163B1 - 발진 회로

Info

Publication number: KR100324163B1
Application number: KR1019990007048A
Authority: KR
Inventors: 야마모토다케시
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1998-03-04
Filing date: 1999-03-04
Publication date: 2002-02-16
Also published as: TW439258B; EP0940908A2; EP0940908B1; KR19990077574A; JPH11251878A; DE69911281T2; US6137370A; DE69911281D1; EP0940908A3; JP3482120B2

Abstract

본 발명은 트랜스 컨덕턴스 회로(4, 5)를 구성하는 전계 효과 트랜지스터에 흐르는 바이어스 전류와, 증폭 회로(3)를 구성하는 전계 효과 트랜지스터에 흐르는 바이어스 전류의 비를 일정하게 유지하면서, 그 전류치를 변경하여 발진 주파수를 제어함으로써, 보다 광범위하게 주파수 제어를 행할 수 있다.

Description

발진 회로{OSCILLATING CIRCUIT}

본 발명은 MOS형 반도체 집적 회로에 관한 것으로, 특히 아날로그 신호 처리를 행하는 경우의 기본이 되는 발진 회로에 관한 것이다.

근래, 디지털 기기의 증대와 디지털 신호 처리 기술의 진보에 의해서, 디지털 신호 처리에 알맞은 CMOS 집적 회로가 반도체 시장의 대부분을 차지하게 되었 다. 그런데, 영상이나 음성 신호는 입출력이 아날로그이기 때문에 아날로그로 처리하는 편이 간단하며, 디지털 처리를 행한 경우에는 A/D, D/A 변환이나 그 전후의 필터 처리 및 클록 발생을 위한 발진기 등에 아날로그 회로가 필요하다. 아날로그 회로에는 바이폴라가 적합하고, CMOS는 아날로그 스위치나 샘플 홀드 등의 일부 회로를 제외하고는 부적합하였다. 그러나, 바이폴라나 BiCMOS 공정은 약간 고비용이 들 뿐만 아니라, CMOS 에서의 디지털 아날로그 혼재에 의한 1 칩화라는 요구가 강하여, 근래 CMOS에서 아날로그 신호 처리를 행하기 위한 회로 개발이 활발하게 진행되고 있다.

CMOS에 의한「발진 회로」는 디지털 신호 처리에 있어서 클록 발생기나 PLL요소 회로로서 다용되어 왔다. 이러한 발진 회로의 대표적인 것에는, CMOS 인버터를 링 형상으로 다단 구성한 「링 발진 회로」가 있다. 그 중 발진 주파수의 제어가 가능한 발진 회로의 일 예가 일본 특허 공개 공보 평4-188910호에 기재되어 있고, 이 발진 회로의 기본 발진 부분은 도 14a 및 도 14b에 도시한 구성으로 되어 있다.

이 링 발진 회로는 도 14a에 도시하는 바와 같이, I1, I2∼In의 인버터 회로를 순서대로 다단으로 연결하고, 최종단의 인버터 회로(In)의 출력을 최초의 인버터 회로(I1)의 입력에 복귀시킴으로써, 링 형상의 루프를 형성하여 이루어지는 것이다.

각 인버터 회로(I1, I2∼In)는 도 14b에 도시하는 바와 같이, 4개의 전계 효과 트랜지스터(M41∼M44)로 구성되어 있다. 트랜지스터(M41, M42)는 N 채널 MOS로 형성되고, 트랜지스터(M43, M44)는 P 채널 MOS로 형성되어 있다. 트랜지스터 (M42, M43)의 게이트를 접속하여 입력 단자로 하고, 트랜지스터(M42, M43)의 드레인을 접속하여 출력 단자로 하고 있다. 또한, 트랜지스터(M44)의 드레인과 트랜지스터(M43)의 소스, 트랜지스터(M42)의 소스와 트랜지스터(M41)의 드레인을 각각 접속함과 동시에, 트랜지스터(M44)의 소스를 전원 단자에 접속하고, 트랜지스터(M41)의 소스를 접지점에 접속하고 있다.

각 인버터 회로(I1, I2∼In)의 트랜지스터(M41, M44)의 각 게이트는 각각 주파수 제어 단자(T1, T2)에 접속하고 있다. 출력은 각 인버터 회로(I1, I2∼In)의 어떤 출력으로부터 취출하여도 좋고, 별도로 설치한 루프 외의 출력용 인버터를 통해 출력한다.

이 링 발진 회로에서, 각 인버터 회로의 트랜지스터(M41, M42)의 쌍과 트랜지스터(M43, M44)의 쌍은 입력단 IN에 공급되는 신호의 레벨에 의해 상보적으로 온/오프한다. 따라서, 각 인버터 회로에서의 입력단 IN과 출력단 OUT에서의 신호의 레벨은 반전하게 된다. 인버터 회로는 다단으로 세로로 연속 접속되어 있기 때문에, 이러한 반전 동작이 차례차례로 전파되어 가서, 링 형상의 구성에 의해 원래로 복귀되어 더욱 반전을 촉진시키기 때문에, 최종적으로 루프 전체의 발진에 도달한다.

이러한 발진 동작의 주파수는 각 인버터 회로의 입출력 사이의 반전의 지연시간으로 결정된다. 인버터 1개당의 지연 시간을 td로 하면 발진 주파수 fosc는 아래 수학식 1로 된다.

트랜지스터(M41, M44)의 각 게이트 전압(T2, T1)은 이들 전계 효과 트랜지스터를 흐르는 전류를 제한한다. 이로써, 인버터 회로의 반전시에 트랜지스터(M44)로부터 트랜지스터(M41)에 흐르는 전류도 제한되며, 지연 시간 td도 변화한다. 따라서, 제어 단자(T1, T2)에 공급하는 전압을 변화시키면, 각 인버터 회로에서의 반전의 지연 시간이 일제히 변화한다.

이와 같이, 반전의 지연 시간이 변화하면, 반전의 전파가 루프를 일순하여 되돌아올 때까지의 시간도 변화하므로, 수학식 1에 의해 발진 주파수도 변화하게 된다. 즉, 1단당의 지연 시간 td를 빨리하면 주파수가 높고, 지연 시간 td를 늦추면 발진 주파수가 낮아져, 주파수 제어가 실현된다.

이러한 인버터 회로에 의한 링 발진 회로는 아날로그 디지털 혼재의 CMOS LSI에 사용한 경우,

(1) 스스로 펄스성의 노이즈를 발생시켜 다른 아날로그 회로에 악영향을 미치게 하기 쉽다.

(2) 전원 노이즈 등의 영향을 받기 쉽기 때문에 지터(위상 노이즈)가 많다.

라는 결점이 있다. 인버터 회로는 반전의 순간만큼 전원과 GND 사이에 상당히 큰 전류가 흐른다.

따라서, 인버터의 반전마다 전원 라인과 GND 라인의 저항분에 의해서 전원과 GND에 펄스 전압이 발생한다. LSI가 아날로그 회로를 포함하는 경우, 전원 라인을 분리하는 등의 대책을 시행한다고 해도, 이 펄스 전압이 전원 라인의 공통 임피던스분이나 기판에 의한 용량성의 결합 등으로 인해, 아날로그 회로측에 들어간다. 이것이 아날로그 회로에 어떠한 영향을 부여하고, 아날로그 신호에 펄스 노이즈가 부가되어 그 품위가 어느 정도 열화하는 것은 피할 수 없다.

특히, 발진 출력을 아날로그 신호 처리에 어떠한 기준 신호로서 사용하는 경우 등은 이 기준 신호의 주파수와 상기 펄스 전압의 주파수가 정수비를 가지기 때문에, 비트 성분으로서 신호에 부가되어, 필터 등으로는 분리할 수 없는 노이즈가 되는 일이 있다. 또한, 링 발진 회로를 구성하는 인버터 회로의 파형은 전원-GND 사이를 풀스윙하는 직사각형파가 된다. 이것은 강한 에너지의 스퓨리어스(고조파 성분)를 가지고 있기 때문에, 아날로그 회로에 임피던스가 높은 부분이 있거나 하면, 복사파로서 끼어 들어와 역시 신호 품위를 열화시키기 쉽다.

한편, 디지털 회로도 상태가 천이하는 순간에, 전원과 GND 사이에 상당히 큰 관통 전류가 흐른다. 따라서, LSI가 디지털 회로를 포함하는 경우, 디지털 회로 전체에서는 클록 신호의 에지의 타이밍으로 여러 가지 반전이 일어나고, 이것에 의한 펄스성의 노이즈가 전원 라인과 GND 라인에 부가된다. 이것은 전술한 바와 같이, 전원 라인을 분리하는 등의 대책을 시행하였다고 해도, 이 펄스 전압이 전원 라인의 공통 임피던스분이나 기판에 의한 용량성의 결합 등으로 인해, 발진 회로의 전원/GND 라인에 들어가는 것은 피할 수 없다.

링 발진 회로는 전원-GND간 전압의 진폭으로 발진하기 때문에, 전원 전압에 부가되는 노이즈가 진폭의 일시적인 변화를 일으키고, 주파수를 결정하는 인버터의 지연 시간에 변동을 준다. 이것이 결국은 발진 주파수의 위상 노이즈가 되고, 발진의 스펙트럼 순도를 열화시키게 된다. 또한, 발진 회로를 구성하는 인버터 회로 자신이 발생하는 반전시의 펄스형의 관통 전류가 스스로 사용하고 있는 전원/GND 라인에 펄스 전압을 발생시키고, 이로써 발진 주파수의 위상 노이즈를 증가시키는 결과가 된다.

본 발명의 목적은 스스로 노이즈를 발생하지 않고, 또한 전원 노이즈 등의영향을 받지 않는 고정밀도의 아날로그 회로를 포함하는 CMOS-LSI에 적합한 발진 회로를 제공하는 것이다.

도 1은 본 발명의 제1 실시예를 설명하기 위한 회로 구성도.

도 2는 본 발명의 제1 실시예의 변형예를 설명하기 위한 회로 구성도.

도 3은 도 1의 트랜스 컨덕턴스 회로를 구체적으로 설명하기 위한 회로도.

도 4는 도 1의 증폭 회로의 구체예를 설명하기 위한 회로도.

도 5는 본 발명의 제1 실시예의 다른 변형예를 설명하기 위한 회로 구성도.

도 6은 도 5의 구체예를 설명하기 위한 회로도.

도 7은 본 발명의 제2 실시예를 설명하기 위한 회로 구성도.

도 8은 본 발명의 제2 실시예의 또 다른 변형예를 설명하기 위한 회로 구성도.

도 9는 본 발명의 제2 실시예에서 사용하는 트랜스 컨덕턴스 회로를 구체적으로 설명하기 위한 회로도.

도 10은 본 발명의 제2 실시예에서 사용하는 증폭 회로를 구체적으로 설명하기 위한 회로도.

도 11은 도 1의 BPF의 이득 특성도.

도 12는 도 1의 BPF의 위상 특성도.

도 13은 도 1의 변형예를 설명하기 위한 회로 구성도.

도 14a 및 도 14b는 종래의 발진 회로를 설명하기 위한 회로 구성도.

〈도면의 주요 부분에 대한 부호의 설명〉

3, 9, 22, 24, 26 : 증폭 회로

3' : 버퍼 회로

4, 5, 10∼13, 23, 25, 28, 29 : 트랜스 컨덕턴스 회로

C1, C2, C1A, C1B : 콘덴서

상기 목적을 달성하기 위해, 본 발명에서는, 입력 전압에 대해서는 각각 높은 반전 이득을 가짐과 동시에 어떤 변환 계수로 전류 출력하는 제1 및 제2 트랜스 컨덕턴스 회로와, 상기 입력 전압에 대해서는 상기 제1 및 제2 트랜스 컨덕턴스 회로의 반전 이득보다는 작은 반전 이득을 갖는 증폭 회로를 세로로 연속 접속하여 형성하는 귀환 루프를 가지며, 상기 제1 트랜스 컨덕턴스 회로의 출력단에 제1 콘덴서를, 상기 제2 트랜스 컨덕턴스 회로의 출력단에 제2 콘덴서를 각각 부착하여 대역 통과 필터를 구성하고, 상기 대역 통과 필터의 출력을 이 대역 통과 필터의 입력으로 귀환하여, 상기 귀환 루프상의 임의의 위치에서 출력을 취출하는 것을 특징으로 한다.

또한, 상기한 목적을 달성하는 다른 수단으로서는, 각각 한쌍의 차동 입력 단자와 한쌍의 차동 출력 단자를 가지고, 동상 입력 전압에 대해서는 높은 반전 이득을 가지며, 차동 입력 전압에 대해서는 어떤 변환 계수로 전류 출력하는 제1 및 제2 트랜스 컨덕턴스 회로와, 한쌍의 차동 입력 단자와 한쌍의 차동 출력 단자를 가지고, 차동 입력 전압에 대해서는 어떤 이득을 가져서 그것을 출력하고, 동상 입력 전압에 대해서는 상기 이득과 동일한 정도의 반전 이득을 갖는 제1 증폭 회로를 포함하는 구성 요소를 세로로 연속 접속하여 형성하는 귀환 루프를 가지며, 상기 제1 트랜스 컨덕턴스 회로의 출력단에 제1 콘덴서를, 상기 제2 트랜스 컨덕턴스 회로의 출력단에 제2 콘덴서를 각각 부착하여 대역 통과 필터를 구성하고, 상기 대역 통과 필터의 출력을 대역 통과 필터의 입력으로 귀환하여, 상기 귀환 루프상의 임의의 위치에서 출력을 취출하는 것을 특징으로 한다.

그리고, 트랜스 컨덕턴스 회로를 구성하는 전계 효과 트랜지스터에 흐르는 바이어스 전류와, 증폭 회로를 구성하는 전계 효과 트랜지스터에 흐르는 바이어스전류의 비를 일정하게 유지하면서, 그 전류치를 변경함으로써 발진 주파수를 제어할 수 있는 수단을 가짐으로써 넓은 범위에서 주파수 제어가 가능하게 된다.

이렇게 하여, 우선 대부분의 소자가 선형 영역에서 동작하고, 완전한 스위칭 영역에서 동작하는 것이 아니기 때문에, 펄스성의 노이즈는 발생하지 않는다. 또한, 발진 진폭은 전원 전압과는 무관하게 결정되고, 그 진폭치도 작게 억제할 수 있기 때문에, 스퓨리어스의 발생도 적고, 전원 노이즈에 의해 발진 진폭이 노이즈로 진동하여 결과적으로 지터(위상 노이즈)가 될 일도 없다. 이러한 이유에 의해, 본 발명에 의한 발진 회로는 고정밀도의 아날로그 회로를 포함하는 CMOS-LSI에 최적인 것이 된다.

이하, 본 발명의 실시예에 대하여, 도면을 참조하면서 상세히 설명한다.

본 발명의 제1 실시예에 대하여, 도 1의 회로 구성도를 사용하여 설명한다. 도면 중의 점선내가 차수가 2차인 BPF(대역 통과 필터)이다. 증폭 회로(3)의 출력 전압은 BPF의 출력인 출력 단자 Vout에 접속한다. 또한, 증폭 회로(3)의 출력 전압은 입력 전압에 대하여 높은 반전 이득을 가짐과 동시에, 어떤 변환 계수로 전류 출력하는 트랜스 컨덕턴스 회로(4)의 입력에 공급한다. 트랜스 컨덕턴스 회로(4)의 전류 출력은 콘덴서(C1)를 통해 출력 단자 Vout에 공급함과 동시에, 입력 전압에 대하여 높은 반전 이득을 가짐과 동시에, 어떤 변환 계수로 전류 출력하는 트랜스 컨덕턴스 회로(5)의 입력에 공급한다. 트랜스 컨덕턴스 회로(5)의 출력은 콘덴서(C2)를 통해 접지함과 동시에, 입력 전압에 대해서는 트랜스 컨덕턴스 회로(4, 5)의 반전 이득보다는 작은 반전 이득을 갖는 증폭 회로(3)의 입력에 공급한다.

콘덴서(C1)의 도면 중 좌측 단자가 BPF의 입력 단자 IN, 증폭 회로(3)의 출력점 A가 BPF의 출력 단자 OUT이다. 이 BPF의 입력 단자 IN과 출력 단자 OUT를 직접 접속하여 발진 회로를 구성하고 있다.

이와 같이 구성된 2차의 BPF의 일반적인 전달 함수는 아래 수학식 2로 나타내어진다.

여기에서, s는 복소 주파수, ω는 각 주파수, ωo는 BPF의 중심 주파수, Q는 BPF 특성의 첨예도를 나타낸다. 정상 상태에서는 s=jω(ω=2πf)로 설정할 수 있기 때문에, 이것을 수학식 2에 대입하여 아래 수학식 3이 구해진다.

이를 바탕으로 BPF의 이득 위상 특성을 그리면, 이득의 주파수 특성은 도 11과 같이 되고, 위상의 주파수 특성은 도 12와 같이 된다. 즉, 중심 주파수 ωo에서 이득은 최대가 되어 Q, 위상은 0°가 된다.

이러한 BPF의 입출력 사이를 단락한 경우, 도 11과 도 12의 이득 위상 특성이 그대로 발진 회로의 루프 특성이 된다. 중심 주파수에서는 위상이 0°이므로 정귀환이 되고, Q가 1 이상이면 루프 이득은 1 이상이 되기 때문에 발진 조건을 충족시켜 발진하게 된다.

도 1의 회로에서는,

가 되고, 주파수가 ωo/2π 부근에서 강하게 발진한다. 발진은 A점→B점→ C점→A점의 루프에서 발생하고, 각 점은 위상만이 다르고 주파수가 같은 발진 파형이 나타나기 때문에, 기본적으로는 어떤 위치에서도 출력을 취출할 수 있다. 단,비교적 저 임피던스이기 때문에, 증폭 회로(3)의 출력인 A점이 취출 위치로서 바람직하다.

이 회로의 각 단의 구성 요소는 트랜스 컨덕턴스 회로나 증폭 회로 중 어느 하나로 하여, 이들의 입력 전압 대 출력 전압은 어느 것이나 반전 관계에 있는 것을 사용하는 점이 특징이다. 도면 중의 구성 요소(4)와 구성 요소(5)는 전압 입력, 전류 출력의 트랜스 컨덕턴스 회로이고, 출력단이 하이 임피던스이기 때문에 입출력 사이의 전압 이득이 대단히 높다. 즉, 직류적으로는 고 이득의 반전 증폭기이다. 구성 요소(3)는 전압 입력, 전압 출력의 증폭 회로이고, 전압 이득으로서는 1 전후(고작 0.1∼10까지의 범위)의 설정의 것을 사용한다. 즉, 직류적으로는 저 이득의 반전 증폭기가 된다.

이러한 구성 요소로써 도 1의 회로를 구성한 경우, 직류적으로는 3∼5의 각 구성 요소는 입출력 사이에서 반전의 관계에 있고, 또한 루프를 구성하는 요소수가 3개이므로 루프 일순으로서는 직류적으로 부귀환(180°의 위상 회전)으로 된다. 이렇게 하여 루프를 구성하는 각 노드는 전원-GND 사이의 중간 전위로 안정된 동작점을 갖는다. 다음에, 이 루프를 교류적으로 생각하면, 이것에 콘덴서(C1, C2)가 추가되고, 전체 루프로서 각 주파수 ωo 부근에서 발진 조건을 충족하는 상태가 발생하여 그 주파수로 발진한다.

도 2는 제1 실시예의 변형예이다. 구성 요소의 순서를 바꾸기만 한 근소한 변형이므로, 도 1과 같은 구성 요소에는 동일 번호를 붙여 대응이 되도록 하였다. 이 예는 도 1의 트랜스 컨덕턴스 회로(4)와 콘덴서(C1)의 조와 트랜스 컨덕턴스 회로(5)와 콘덴서(C2)의 조를 교체하기만 한 회로이다. 단지, C점의 임피던스는 높기 때문에, 그대로 트랜스 컨덕턴스 회로(4)의 입력과 콘덴서(C1)에 접속한 것에서는, 콘덴서 C1이 트랜스 컨덕턴스 회로(5)의 부하가 되고, 도 1에 대하여 조건이 크게 변하게 된다. 그래서, 임피던스 변환을 위한 이득(1)의 버퍼 회로(3')를 삽입하여 지렛대의 부분의 정합을 취하고 있다.

이와 같이 하면, 구성 요소의 순서를 교체하더라도 전체 루프 특성은 변하지 않기 때문에, 전체로서 도 1과 완전히 동일 동작이 되고, BPF의 중간 주파수 ωo에서 발진하게 된다. 버퍼 회로(3')를 증폭 회로(3)와 동일 이득(1)의 반전 증폭기로 바꾸면, 증폭 회로(3)는 제거할 수 있지만, 이것은 결과적으로는 도 1과 완전히 동일한 회로가 된다.

도 1, 도 2에 도시한 제1 실시예와 그 변형예에 사용하고 있는, 트랜스 컨덕턴스 회로와 증폭 회로의 실제의 회로를 각각 도 3과 도 4에 나타낸다. 트랜스 컨덕턴스 회로는 도 3과 같이 MOS 트랜지스터(M1)로 구성하고, 그 소스를 GND에 접속하며, 게이트를 입력으로 하고, 드레인에는 전원에서 정전류 Io를 공급하여, 이것을 출력 단자로 하고 있다. 이 회로는 직류의 입출력 특성으로서는 높은 반전 이득을 가지는 회로라는 조건을 충족시키는 것이다.

증폭 회로는 도 4와 같이 MOS 트랜지스터(M2, M3)로 구성하여, 트랜지스터(M2)의 소스를 GND에 접속하고, 게이트를 입력으로 하며, 드레인은 트랜지스터(M 3)의 소스와 접속하여 이곳을 출력 단자로 하여 트랜지스터(M3)의 게이트는 바이어스 전압 VB에, 드레인은 전원에 각각 접속한다. 이 회로의 이득은 트랜지스터(M3)의 게이트 사이즈 W/L에 대한 트랜지스터(M2)의 게이트 사이즈 W/L의 평방근으로 결정된다. 소자 사이의 게이트 사이즈의 비는 그다지 크게 취해지지 않기 때문에, 이 이득은 1 전후의 고작 1 자리수의 범위(0.3∼3=-10dB∼10dB)에서 밖에 변경할 수 없다.

따라서, 이득은 트랜스 컨덕턴스 회로의 이득보다는 매우 작은 값이 된다. 직류의 입출력 특성으로서는, 트랜스 컨덕턴스 회로보다도 훨씬 작은 반전 이득을 가지는 회로라는 조건을 충족시키게 된다. 또한, 도 1과 도 2의 예에서는 트랜지스터(M2, M3)의 사이즈를 동일하게 하여 직류 이득을「-1」로 하고 있다.

도 5는 제1 실시예의 다른 변형예이다. 이 변형예는 도 1의 회로로부터의 변형이며, 도 1에 대하여 12와 13으로 나타내는 2개의 트랜스 컨덕턴스 회로를 추가한 것이다. 트랜스 컨덕턴스 회로(12)는 BPF의 입출력을 이어 발진 루프를 구성하였을 때에, 콘덴서(C1)가 새롭게 증폭 회로(9)의 부하가 됨으로써 발진 조건이 변하는 것을 보상하는 것이다.

CMOS로 도 4에 도시하는 것과 같은 증폭 회로를 구성하는 경우, 출력 임피던스를 너무 낮게 할 수 없다. 따라서, 콘덴서(C1)가 새로운 부하가 된 경우의 발진 조건의 변화는 상당히 큰 것이 된다. 그래서, 콘덴서(C1)에 흐르는 교류 전류를 모두 트랜스 컨덕턴스 회로(12)가 공급함으로써 증폭 회로(9)의 출력으로부터 본 A점의 임피던스를 0으로 한다. 콘덴서(C1)에 흐르는 교류 전류는 모두 트랜스 컨덕턴스 회로(10)가 생성하고 있다. 그 입력인 A점의 반전 전압은 C점이기 때문에 이것을 입력으로 하고, 트랜스 컨덕턴스 회로(10)와 동일한 변환 계수「-gm」으로 전류로 변환하고, 콘덴서(C1)의 반대의 전극인 A점에 공급한다. 그렇게 하면, 콘덴서(C1)를 통해 흐르는 전류는 변하지 않지만, A점에서는 콘덴서(C1)를 통하여 흘러오는 교류 전류를 트랜스 컨덕턴스 회로(12)가 공급하는 전류로 상쇄한다.

이렇게 하여, 증폭 회로(9)가 공급해야 하는 교류 전류는 완전히 없어지고, BPF의 입출력을 연결하여도 발진 조건이 변화하지 않고, 원하는 발진 주파수를 얻을 수 있다.

트랜스 컨덕턴스 회로(13)는 BPF의 Q의 값을 설정하기 위한 것이다. 이것이 존재하지 않으면 Q는 ∞가 되고, 상당히 강렬한 발진이 된다. Q가 너무 크면, 발진 진폭도 커져서 파형적으로도 직사각형파에 가까워지고, 링 오실레이터에 의한 발진에 가까워진다. 이 때문에, 전술한 바와 같이 펄스 전류나 스퓨리어스에 의한아날로그 신호로의 새어 들어가는 것이 문제가 된다.

그래서, 트랜스 컨덕턴스 회로(13)에 의해, BPF의 Q를 저감하여 이들의 문제를 완화한다. 트랜스 컨덕턴스치를 「-Gm/Q」로 설정하면, BPF의 첨예도는 Q로 억제할 수 있다.

도 3의 트랜스 컨덕턴스 회로와 도 4의 증폭 회로를 도 5에 적용하여 소자 레벨의 회로로 바꾼 것을 도 6에 나타내어 설명한다. 이 회로에서 NM0S 소자는 트랜지스터(M11, M14)를 제외하고 모두 동일 형상·동일 사이즈이며, PM0S 소자는 트랜지스터(M22)를 제외하고 모두 동일 형상·동일 사이즈로 한다. 트랜지스터(M11)의 W/L은 NMOS의 기본 사이즈의 2배, 트랜지스터(M22)의 W/L은 NMOS의 기본 사이즈의 1/2로 한다. 트랜지스터(M22)의 W/L은 PMOS의 기본 사이즈의 3/2로 한다.

도 5의 증폭 회로(9)는 트랜지스터(M11, M15), 트랜스 컨덕턴스 회로(10)는 트랜지스터(M11, M21), 트랜스 컨덕턴스 회로(11)는 트랜지스터(M13, M22), 트랜스 컨덕턴스 회로(12)는 트랜지스터[M11{증폭 회로(9)와 겸용}, M20], 트랜스 컨덕턴스 회로(13)는 트랜지스터(M14)로 구성되어 있다. 증폭 회로의 바이어스 전압으로서, 도면과 같이 트랜지스터(M16, M17)를 세로로 연속 접속한 회로에 기준 전류를 트랜지스터(M19)에서 반환시켜 공급하고, 이렇게 해서 얻어지는 전압을 트랜지스터(M15)의 게이트에 부여한다.

이와 같이 하면, 모든 NMOS 트랜지스터에 게이트 사이즈에 비례한 바이어스전류를 부여할 수 있고, 모든 소자의 게이트 영역에서의 전류 밀도를 동일하게 할 수 있다. 이 때, 도중의 발진 루프를 구성하는 A, B, C의 각 노드의 동작 전압은모두 동일하게 된다. 또한, 트랜지스터(M11∼M14)의 트랜지스터의 드레인 전류가 아래 수학식 5로 표시된다고 하면,

트랜지스터(M11∼M11)의 각 트랜지스터의 Gm은 아래 수학식 6으로 표시할 수 있다.

전술한 바와 같이, 발진 주파수 fosc는 아래 수학식 7이 된다.

이것은 바이어스 전류 Ic의 평방근에 비례하여, 발진 주파수를 변화시킬 수 있는 것을 의미한다.

이와 같이, 바이어스 전류 Ic를 변화시킴으로써 발진 주파수를 간단히 제어할 수 있다.

이 회로에서는 발진 파형이 종래의 인버터 회로를 사용한 링 발진 회로와 같이 전원 전압 최대로 진동하는 것은 아니다. 또한, 완전한 스위칭 동작이 아니라 연속에 가까운 영역에서 동작하기 때문에 전원 라인에 펄스 노이즈가 부가되는 것과 같은 일도 없다. A∼C점의 파형은 진폭이 작고, 더욱이 삼각파로부터 정현파에가까운 파형이 되기 때문에 고조파 성분이 적다.

따라서, 고조파 노이즈에 민감한 아날로그 회로가 가까이 있었다고 해도, 전원 라인의 공통 임피던스에 의해서 새어들어 오거나, 공간적으로 뛰어 들어오는 노이즈는 작다. 또한, 발진 주파수는 전원 전압에 전혀 의존하지 않도록 할 수 있기 때문에, 디지털 회로가 혼재하는 경우에도 디지털 회로에서 발생하여 전원 라인에 부가되는 펄스 노이즈가 간섭하여 지터(위상 노이즈)가 증대하는 일도 적다. 이와 같이, 고정밀도의 아날로그 신호 처리를 포함하는 아날로그/디지털 혼재의 CMOS-LSI에 사용사면 대단히 유효하다.

본 발명의 제2 실시예를 도 7의 회로 구성도를 사용하여 설명한다. 이 실시예는, 제1 실시예 중 도 5의 실시예의 각 구성 요소를 모두 차동 형식의 회로로 바꿔 전체를 차동화한 것이다.

트랜스 컨덕턴스 회로는 차동 전압 입력, 차동 전류 출력이고, 출력단이 고 임피던스이기 때문에 입출력 사이의 동상 전압 이득은 대단히 높다. 직류 동상전압에 대해서는, 고 이득의 반전 증폭기가 된다. 증폭 회로는 차동 전압 입력, 차동 전압 출력이지만 전압 이득으로서는 차동 이득, 동상 이득과도 1 전후(고작 0.1∼10까지의 범위)에 설정된 것을 사용한다. 직류 동상 전압에 대해서는 저 이득의 반전 증폭기가 된다.

이러한 구성 요소로서 도 7의 회로를 구성한 경우, 동상 직류 특성으로서는 각 구성 요소는 입출력 사이에서 반전의 관계에 있고, 또한 루프를 구성하는 요소수가 22, 23, 25의 3개이므로, 루프 일순으로서는 직류적으로 부귀환(180°의 위상회전)으로 된다. 동상 루프를 구성하는 각 노드는 전원-GND 사이의 중간 전위에서 안정된 동작점을 갖는다. 차동적으로는, 기본적으로 각 구성 요소는 동극성 단자끼리로 결선하고, 1개만 극성을 교체하여 루프형으로 결선한다. 도 7에 있어서는, 25의 요소의 출력으로부터 22의 요소에 입력하려고 할 때 극성을 교체하고 있다.

이와 같이 결선함으로써 차동 직류 특성으로서는 각 차동 입력과 각 차동 출력의「＋측 단자」와 「-측 단자」가 모두 동전위가 되도록 동작한다. 또, 도 7의 발진 회로는 모두 입출력이 반전의 관계에 있는 것을 사용하여 구성하는 예를 나타내고 있지만, 귀환 루프상에 입출력이 비반전의 관계에 있는 것을 몇개 삽입하여도 발진 회로로서의 기능이 변하지 않지 않는 것은 명백하다. 따라서, 루프를 구성하는 요소 회로로서 입출력 사이가 반전 관계에 있는 것만을 언급하고, 비반전 관계에 있는 것에 대해서는 이것을 몇개 포함하고 있더라도 좋다.

도 7에 있어서, 기본적인 BPF부는 트랜스 컨덕턴스 회로(23)와 트랜스 컨덕턴스 회로(25)와 증폭 회로(22)로 구성하는 귀환 루프이다. 트랜스 컨덕턴스 회로(23)는 도 5의 10에 대응하고, 트랜스 컨덕턴스 회로(25)는 도 5의 11에 대응한다. 증폭 회로(22)는 도 5의 9에 대응하지만, 이것은 동상 전압에 대해서이고, 차동 전압에 관해서는 트랜스 컨덕턴스 회로(25)와 증폭 회로(22)를 극성을 바꿔 결선함으로써 「-1」을 실현하고 있다.

도면 중에 점선으로 나타내는 28과 29의 트랜스 컨덕턴스 회로의 역할은 각각 도 5의 13 및 12와 완전히 동일하다. 즉, 트랜스 컨덕턴스 회로(29)는 BPF의 입출력을 결선하였을 때의 용량 부하에 의한 발진 조건의 어긋남을 보상하는 것이고, 트랜스 컨덕턴스 회로(28)는 BPF의 Q를 저감하는 것이다.

도 8은 도 7의 실시예의 변형예이다. 도 7의 증폭 회로(22)를 도 8의 26의 위치로 이동시킨 경우, BPF의 귀환 루프를 동상 부귀환으로 하기 위해서, 증폭 회로(24)를 추가하여 귀환 루프상의 동상 반전의 요소수를 3개로 하지 않으면 안된다.

도 7과 도 8의 제2 실시예에 사용하고 있는 트랜스 컨덕턴스 회로와 증폭 회로의 실제의 회로를 각각 도 9와 도 10에 나타낸다. 트랜스 컨덕턴스 회로는 도 9와 같이 MOS 트랜지스터(M31, M32)로 구성하고, 그 소스쌍을 GND에 접속하며, 게이트쌍을 차동 입력 단자로 하고, 드레인쌍에는 각각 전원에서 정전류 Io를 공급함과 동시에 이것을 차동 출력 단자로 하고 있다. 이러한 회로는 직류의 동상 입력전압에 대해서는 높은 반전 이득을 갖는 회로라는 조건을 충족시키는 것이다.

증폭 회로는 도 10과 같이 MOS 트랜지스터(M33∼M36)로 구성하고, 트랜지스터(M33, M34)의 소스를 GND에 접속하며, 게이트쌍을 차동 입력 단자로 하고, 드레인은 트랜지스터(M35, M36)의 소스에 각각 접속하여 이것을 차동 출력 단자로 하며, 트랜지스터(M35, M36)의 게이트는 바이어스 전압 VB에, 드레인은 전원에 각각 접속한다. 이 회로의 차동 이득 및 동상 이득은 트랜지스터(M35, M36)의 게이트 사이즈 W/L에 대한 트랜지스터(M33, M34)의 게이트 사이즈 W/L의 평방근으로 결정된다. 소자 사이의 게이트 사이즈의 비는 그다지 크게 취해지지 않기 때문에, 이 이득은 1 전후의 고작 1 자리수의 범위(0.3∼3=-10dB∼10dB)에서 밖에 변화할 수 없다.

도 7과 도 8의 예에서는 트랜지스터(M33∼M36)의 사이즈를 모두 동일하게 하여 직류에서의 동상 이득을「-1」, 차동 이득을「1」로 한다. 따라서, 동상 이득은 트랜스 컨덕턴스 회로의 동상 이득보다는 훨씬 작은 값이 되고, 직류의 동상 입력 전압에 대해서는 트랜스 컨덕턴스 회로보다도 훨씬 작은 반전 이득을 갖는 회로라는 조건을 충족시키고 있다.

도 7과 도 8의 전(全)차동형 발진 회로의 경우, 또 하나 동상에서의 동작을 고려하지 않으면 안된다. 이 회로는 발진 회로이지만, 발진은 차동 모드에서만 일어나고, 동상 모드에서는 발진해서는 안된다. 동상 모드를 생각하는 경우에는, GND를 기준으로 한 AA'의 평균 전압, BB'의 평균 전압, CC'의 평균 전압을 고려하면 좋다. 각 구성 요소의 출력단에 부착되는 쌍 GND와의 용량치는 콘덴서의 기생 용량을 무시하면, BB'점에서 C1A//C1B, AA'점에서 0, CC'점에서도 0으로 된다. 요컨대, 도 7과 도 8의 회로의 링형상의 루프에서는, BB' 점에서 주파수가 낮은 곳에 지배극이 생기고, AA'점과 CC'점에 대응한 극은 훨씬 떨어진 고역에서 밖에 할 수 없다. 따라서, AA'점과 CC'점의 극의 영향으로 위상이 회전하기 시작하는 주파수에서는 BB'점의 지배극에 의해서 진폭이 충분히 감쇄하고, 루프 이득이 1 이하로 되어 발진을 회피할 수 있게 된다.

이와 같이 동상 동작에 대해서는, ClA와 ClB가 위상 보상 용량으로서 작용하고, 동상 루프로서 위상 보상이 이루어지기 때문에 동상 발진은 일어나지 않는다. 이것은 콘덴서(C2)를 차동 출력의 단자 사이에 삽입하여, 쌍 GND에는 콘덴서가 부착되지 않도록 한 것에 의한 것이다.

이와 같이 제2 실시예에 의한 회로 구성은, 스스로 고조파 노이즈를 발생시킬 수 없는 것과, 전원 등에 부가된 노이즈의 영향을 받지 않는 것은 물론, 전차동 회로이기 때문에, 차동으로 출력하면 짝수 차수의 고조파 노이즈를 억제할 수 있고, 또한, 전원 노이즈에 의한 지터를 더욱 경감할 수 있어, 고품위의 발진 신호를 얻을 수 있다.

본 발명은 상기한 실시예에 한정되는 것이 아니다. 예를 들면, 도 11에 나타내는 BPF의 특성을 얻을 수 있는 것은 한정된 진폭 범위에 있는 경우이다. 따라서, BPF의 중간 주파수로 안정되게 발진시키는데는, 발진 진폭을 루프상의 적어도 한 점으로 제한해 놓을 필요가 있다. 이 때문에, 도 13에 도시하는 바와 같이, BPF의 출력과 입력 사이에 리미터 회로(131)를 배치하여 발진 진폭을 제한한다. 이것에 의해, BPF의 중간 주파수로 안정한 발진을 행할 수 있다.

이것은 도 7에서 설명한 것과 같은 차동 구성의 것에 대해서도, 발진 진폭을 각각의 루프상의 적어도 일점으로 제한해 놓은 것에 의해 동일한 효과를 발휘한다.

이상 설명한 바와 같이, 본 발명에 따른 CMOS로 구성하는 발진 회로에 의하면, 자기 스스로 노이즈를 발생시키지 않고, 또한 전원 노이즈 등의 영향을 받지 않는다고 하는 뛰어난 특징을 가지며, 아날로그·디지털 혼재의 CMOS-LSI에 있어서 지터가 적은 발진 회로를 실현할 수 있고, 더욱이 저전압 동작이 가능하며, 바이어스 전류를 변경하는 것만으로 보다 광범위하게 주파수 제어를 간단히 행할 수 있다.

Claims

입력 전압에 대해서는 각각 높은 반전 이득을 가짐과 동시에 소정의 변환 계수로 전류를 출력하는 제1 및 제2 트랜스 컨덕턴스 회로와, 상기 입력 전압에 대해서는 상기 제1 및 제2 트랜스 컨덕턴스 회로의 반전 이득보다는 작은 반전 이득을 가지는 증폭 회로로 이루어지는 회로에 있어서,

각 요소 회로의 입력을 다른 요소 회로의 출력과 서로 접속하여 링형의 루프 회로를 형성하는 동시에, 상기 제1 트랜스 컨덕턴스 회로의 출력단에 제1 콘덴서의 일단을 접속하고 상기 제2 트랜스 컨덕턴스 회로의 출력단에 그 일단이 정전압점에 접속된 제2 콘덴서의 타단을 각각 접속하여, 상기 제1 콘덴서의 타단을 입력 단자로 하고 상기 제1 트랜스 컨덕턴스 회로의 입력단을 출력 단자로 하는 대역 통과 필터를 구성하고,

상기 대역 통과 필터의 출력 단자를 그 대역 통과 필터의 입력 단자에 접속하며, 상기 링형의 루프 회로의 임의의 위치에서 출력을 취출하는 것을 특징으로 하는 발진 회로.
제1항에 있어서, 상기 제1 트랜스 컨덕턴스 회로의 출력은 상기 제2 트랜스 컨덕턴스 회로의 입력에 접속하고, 상기 제2 트랜스 컨덕턴스 회로의 출력은 상기 증폭 회로의 입력에 접속하며, 상기 증폭 회로의 출력은 상기 제1 트랜스 컨덕턴스 회로의 입력에 접속함으로써 링형의 루프 회로를 구성하고,

제1 콘덴서의 일단을 상기 대역 통과 필터의 입력으로 하고, 타단을 상기 제1 트랜스 컨덕턴스 회로의 출력단에 접속하며, 제2 콘덴서의 일단을 접지 또는 정전압점에 접속하고, 타단을 상기 제2 트랜스 컨덕턴스 회로의 출력단에 접속하며, 상기 증폭 회로의 출력단을 대역 통과 필터의 출력으로 한 것을 특징으로 하는 발진 회로.
제2항에 있어서, 상기 제2 트랜스 컨덕턴스 회로의 출력단에 입출력을 단락한 제3 트랜스 컨덕턴스 회로를 접속한 것을 특징으로 하는 발진 회로.
제2항에 있어서, 입력단, 출력단과 함께 상기 증폭 회로와 공통으로 하는 제4 트랜스 컨덕턴스 회로를 접속하고, 이 트랜스 컨덕턴스치와 상기 제1 트랜스 컨덕턴스 회로의 트랜스 컨덕턴스치의 비는 상기 증폭 회로의 이득의 절대치와 동일한 것을 특징으로 하는 발진 회로.
제1항에 있어서, 상기 트랜스 컨덕턴스 회로는 각각 1개의 전계 효과 트랜지스터로 구성하고, 그 소스는 공통의 정전압 단자에 접속하며, 그 게이트를 입력 단자로 하고 그 드레인을 출력 단자로 하며, 이 출력 단자에는 정전류원을 접속하고,

상기 증폭 회로는 상기 전계 효과트랜지스터와 동일한 도전형의 2개의 전계 효과 트랜지스터로 구성하고, 입력측의 전계 효과 트랜지스터의 소스는 상기 정전압 단자에 접속하며, 그 게이트를 입력 단자로 하고, 그 드레인을 출력측의 전계 효과 트랜지스터의 소스에 접속하여 이것을 출력 단자로 하며, 그 게이트와 드레인은 각각 다른 정전압 단자에 접속한 것을 특징으로 하는 발진 회로.
제5항에 있어서, 상기 각 트랜스 컨덕턴스 회로를 구성하는 전계 효과 트랜지스터에 흐르는 바이어스 전류와 상기 증폭 회로를 구성하는 전계 효과 트랜지스터에 흐르는 바이어스 전류의 비를 일정하게 유지하면서 그 전류치를 변경함으로써 발진 주파수를 제어할 수 있는 수단을 포함하는 것을 특징으로 하는 발진 회로.
각각 한쌍의 차동 입력 단자와 한쌍의 차동 출력 단자를 가지고, 동상 입력 전압에 대해서는 높은 반전 이득을 가지며, 차동 입력 전압에 대해서는 소정의 변환 계수로 전류를 출력하는 제1 및 제2 트랜스 컨덕턴스 회로와, 한쌍의 차동 입력 단 자와 한쌍의 차동 출력 단자를 가지며, 차동 입력 전압에 대해서는 어떤 이득을 가지며 그것을 출력하고, 동상 입력 전압에 대해서는 상기 이득과 동일한 정도의 반전 이득을 가지는 제1 증폭 회로로 이루어지는 회로에 있어서,

각 요소 회로의 입력을 다른 요소 회로의 출력과 서로 접속하여 링형의 루프 회로를 형성하는 동시에, 상기 제1 트랜스 컨덕턴스 회로의 출력단에 제1 콘덴서 쌍의 일단을 접속하고 상기 제2 트랜스 컨덕턴스 회로의 출력단의 단자간에 제2 콘덴서를 각각 접속하여, 상기 제1 콘덴서 쌍의 타단을 입력 단자쌍으로 하고 상기 제1 트랜스 컨덕턴스 회로의 입력단을 출력 단자쌍으로 하는 대역 통과 필터를 구성하고,

상기 밴드 필터의 출력 단자를 대역 통과 필터의 입력 단자에 접속하고, 상기 링형의 루프 회로의 임의의 위치에서 출력을 취출하는 것을 특징으로 하는 발진 회로.
제7항에 있어서, 상기 제1 트랜스 컨덕턴스 회로의 출력은 상기 제2 트랜스 컨덕턴스 회로의 입력에 접속하고, 상기 제2 트랜스 컨덕턴스 회로의 출력은 상기 제1 증폭 회로의 입력에 접속하며, 이 제1 증폭 회로의 출력은 상기 제1 트랜스 컨덕턴스 회로의 입력에 접속함으로써 링형의 루프 회로를 구성하고, 제1 콘덴서쌍의 한쪽의 단자쌍을 상기 대역 통과 필터의 입력으로 하며, 다른쪽의 단자쌍을 상기 제1 트랜스 컨덕턴스 회로의 출력단에 접속하고, 제2 콘덴서를 상기 제2 트랜스 컨덕턴스 회로의 출력 단자 사이에 접속하여, 상기 제1 증폭 회로의 출력단을 상기 대역 통과 필터의 출력으로 한 것을 특징으로 하는 발진 회로.
제7항에 있어서, 상기 제1 트랜스 컨덕턴스 회로의 출력은 상기 제1 증폭 회로의 입력에 접속하고, 제1 증폭 회로의 출력은 상기 제2 트랜스 컨덕턴스 회로의 입력에 접속하며, 상기 제2 트랜스 컨덕턴스 회로의 출력은 상기 제1 트랜스 컨덕턴스 회로의 입력에 접속함으로써 링형의 루프 회로를 구성하고,

제1 콘덴서쌍의 한쪽의 단자쌍을 상기 대역 통과 필터의 입력으로 하고, 다른쪽의 단자쌍을 상기 제1 트랜스 컨덕턴스 회로의 출력단에 접속하며, 제2 콘덴서를 상기 제2 트랜스 컨덕턴스 회로의 출력 단자 사이에 접속하고, 상기 제2 트랜스 컨덕턴스 회로의 출력을 제2 증폭 회로의 입력에 접속하여, 제2 증폭 회로의 출력단을 상기 대역 통과 필터의 출력으로 한 것을 특징으로 하는 발진 회로.
제8항 또는 제9항에 있어서, 상기 제2 트랜스 컨덕턴스 회로의 출력단에 입력 출력 사이에서 역극성 단자끼리 서로 연결한 제3 트랜스 컨덕턴스 회로를 접속한 것을 특징으로 하는 발진 회로.
제8항 또는 제9항에 있어서, 입력은 상기 제1 트랜스 컨덕턴스 회로와 공통이고, 출력은 상기 대역 통과 필터의 입력에 접속한 제4 트랜스 컨덕턴스 회로를 추가하여, 그 입력 단자와 출력 단자의 접속은 상기 제4 트랜스 컨덕턴스 회로의 입력이나 출력의 어느 한쪽에서 상기 제1 트랜스 컨덕턴스에 대하여 역극성이되는 접속이고, 그 트랜스 컨덕턴스치와 상기 제1 트랜스 컨덕턴스 회로의 트랜스 컨덕턴스치의 비는 상기 제1 증폭 회로의 이득의 절대치와 동일한 것을 특징으로 하는 발진 회로.
제7항에 있어서, 상기 각 트랜스 컨덕턴스 회로는 한쌍의 전계 효과 트랜지스터로 구성하고, 그 소스는 공통의 정전압 단자에 접속하며, 그 게이트를 입력 단자쌍으로 하고, 그 드레인을 출력 단자쌍으로 하며, 이 출력 단자쌍에는 각각 정전류원을 접속하고, 상기 증폭 회로는 상기 전계 효과 트랜지스터와 동일한 도전형의 2쌍의 전계 효과 트랜지스터로 구성하고, 입력측의 전계 효과트랜지스터쌍의 소스는 상기 정전압 단자에 접속하며, 그 게이트를 입력 단자쌍으로 하고, 그 드레인을 출력측의 전계 효과 트랜지스터쌍의 소스에 각각 접속하여 이것을 출력 단자쌍으로 하며, 그 게이트와 드레인은 각각 다른 정전압 단자에 접속한 것을 특징으로 하는 발진 회로.
제12항에 있어서, 상기 각 트랜스 컨덕턴스 회로를 구성하는 전계 효과 트랜지스터쌍에 흐르는 바이어스 전류와 상기 증폭 회로를 구성하는 전계 효과 트랜지스터쌍에 흐르는 바이어스 전류의 비를 일정하게 유지하면서 그 전류치를 변경함으로써 발진 주파수를 제어할 수 있는 수단을 포함하는 것을 특징으로 하는 발진 회로.
제1항, 제2항, 제7항 또는 제8항 중 어느 한 항에 있어서, 상기 대역 필터의 출력과 상기 대역 필터의 입력 사이의 진폭을 제한하는 리미터 회로를 설치한 것을 특징으로 하는 발진 회로.