CN112165325A - 一种用于pll电路的压控振荡器电路 - Google Patents

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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

Abstract

本发明公开了一种用于PLL电路的压控振荡器电路，包括：三级延迟单元、电流镜电路以及三个电容谐振单元，所述电流镜电路的输出电流作为所述三级延迟单元的控制电流；所述三级延迟单元的每级延迟单元的输出端均连接一个所述电容谐振单元；所述电容谐振单元接收LPF的输出电压。本发明在每级延迟单元的输出增加可调电容值的电容谐振单元，用可变电容和每级延迟单元的电容共同调节VCO的振荡频率，让Kvco降低，有利于锁相环的噪声性能。VCO可以振荡在大的工作范围。VCO每级延迟单元的控制电流用电流镜控制的几种可选电流，让VCO即使振荡在不同频率，但是工作电压不变，接上驱动电路后不会造成占空比损失。

Description

一种用于PLL电路的压控振荡器电路
技术领域
本发明涉及PLL(锁相环频率合成器)电路中的压控振荡器电路。
背景技术
随着电路设计集成度的提高和更高速的应用，对于低噪声，高精度的时钟要求越来越强烈。为了提供高质量的频率信号，锁相环频率合成器被运用得越来越频繁。频率合成器是从一个或多个参考频率上产生多种频率的器件，频率合成器产生的信号可以作为各种收发机本地振荡信号，还可以完成调制，解调和给接口电路中的时钟恢复电路提供时钟。VCO是锁相环(PLL loop)中的核心模块。
如图2所示，传统的PLL电路结构由如下几个主要模块组成，预分频器(predivider)、鉴频鉴相器(frequency phase detector,简称PFD)、电荷泵(charge pump,简称CP)、环路滤波器(low pass filter,简称LPF)、电压控制振荡器(voltage controloscillator,简称VCO)、反馈分频器(feedback divider)和锁频检测模块(lock detector)组成。PFD把经过预分频器的参考输入信号和VCO经过分频后的信号进行比较，得出它们的频率差和相位差，频率相位差直接通过CP去控制LPF,产生平均电压控制VCO的输出频率，让系统自动锁定。图2中，Ref表示参考频率；Fdiv表示VCO震荡频率经过分频后的信号；UP表示电荷泵给滤波器的充电信号；DN表示电荷泵给滤波器的放电信号；Vlpf表示滤波器的输出信号；Fout表示震荡器的输出信号；PLL Lock表示判断PLL是否锁定的信号。
传统的VCO结构如下图3，LPF的输出被转换为VCO的控制电流，用此电流去控制VCO的三级延迟单元(delay cell)的振荡频率，当电流增大时，振荡频率变高，反之振荡频率降低。这个振荡电路有几个缺点，第一，为了满足PLL的振荡范围，会把VCO的增益Kvco(压控振荡器的增益)设计得很高，通常Kvco＝2GHz-4GHz之间，那么对于控制线上的噪声就非常敏感；第二，这种环形振荡器的振荡频率不是无限升高的，除了与输入电流有关，还与每级延迟单元的本身的电阻和电容有关，它不是无限增大的，所以就如下图4，Kvco的增益曲线在电压较高的范围内通常是渐渐变平，所以Kvco不是一个常数，对于优化PLL整个环路(loop)的稳定性，和抖动性能非常不利；第三，由于VCO的振荡范围很大，所以VCO的三级延迟单元振荡在不同频率上时，工作电压差别很大，接上VCO buffer(驱动电路)后造成大的占空比损耗(duty loss)。
为了克服Kvco过大和抖动的问题，有方案提出相位噪声(phase noise)性能优越的LC VCO(Inductor capacitor tank control voltage control oscillator，电感电容控制压控振荡器)的结构，但是LC VCO也有它的不足之处：首先，它的频率处理范围相对于ring VCO(环形振荡器)太窄，另外它的功耗更大，电感电容的共振电路会使用太多芯片面积。
发明内容
本发明的目的在于提供一种高精度、低抖动的用于PLL电路的压控振荡器电路。
实现上述目的的技术方案是：
一种用于PLL电路的压控振荡器电路，包括：三级延迟单元、电流镜电路以及三个电容谐振单元，其中，
所述电流镜电路的输出电流作为所述三级延迟单元的控制电流；
所述三级延迟单元的每级延迟单元的输出端均连接一个所述电容谐振单元；
所述电容谐振单元接收LPF的输出电压。
优选的，所述三级延迟单元包括：第一级至第三级延迟单元；
所述的第一级至第三级延迟单元串联，第三级延迟单元的输出端连接第一级延迟单元的输入端。
优选的，所述电容谐振单元包括至少两组相互并联的可变电容单元带；
每组所述可变电容单元带接收LPF的输出电压。
优选的，每组所述可变电容单元带包括：相互串联，并由LPF的输出电压控制可变电容值的两个可变电容。
优选的，所述电流镜电路包括：第一PMOS管、第二PMOS管、MOS管、第一NMOS管和第二NMOS管，其中，
所述第一PMOS管的源极与所述第二PMOS管的源极相接；
所述第一PMOS管的栅极与所述第二PMOS管的栅极相接；
所述第一PMOS管的漏极与所述第一NMOS管的漏极相接；
所述第二PMOS管的漏极与所述第二NMOS管的漏极相接；
所述第一NMOS管和所述第二NMOS管的各自源极接地；
所述第一NMOS管的栅极和所述第二NMOS管的栅极相接；
所述第一NMOS管的栅极与所述第一NMOS管的漏极相接；
所述第二PMOS管的栅极与所述第二PMOS管的漏极相接；
所述MOS管的源极连接所述第二PMOS管的源极；
所述MOS管的栅极连接所述第二PMOS管的漏极；
所述MOS管的漏极作为所述电流镜电路的输出端。
优选的，所述第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管构成一个自偏置电流镜；所述MOS管构成可挑电流镜。
优选的，还包括：根据VCO选择工作频率与预设频率的比较结果，选择电流镜电路的镜像电流大小的数字控制电路。
本发明的有益效果是：本发明在每级延迟单元的输出增加可调电容值的电容谐振单元，用LPF的输出电压控制CVaractor(可变电容)的容值，用CVaractor和每级延迟单元的电容共同调节VCO的振荡频率，让Kvco降低，有利于锁相环的噪声性能。利用多组可变电容单元带(Band),VCO可以振荡在大的工作范围。VCO每级延迟单元的控制电流用电流镜控制的几种可选电流，从而让VCO即使振荡在不同频率，但是工作电压不变，接上驱动电路后不会造成占空比损失。
附图说明
图1是本发明的压控振荡器电路的电路图；
图2是传统锁相环频率合成器的电路图；
图3是传统环形压控振荡器的电路图；
图4是传统Kvco特性曲线；
图5是本发明中Kvco特性曲线。
具体实施方式
下面将结合附图对本发明作进一步说明。
请参阅图1，本发明的用于PLL电路的压控振荡器电路，包括：三级延迟单元、电流镜电路1以及三个电容谐振单元2。
电流镜电路1控制几种可选电流，用电流镜电路1的输出电流作为三级延迟单元的控制电流。具体地，电流镜电路1包括：第一PMOS管PM1、第二PMOS管PM2、MOS管M1、第一NMOS管NM1和第二NMOS管NM2。
第一PMOS管PM1的源极与第二PMOS管PM2的源极相接；第一PMOS管PM1的栅极与第二PMOS管PM2的栅极相接；第一PMOS管PM1的漏极与第一NMOS管NM1的漏极相接；第二PMOS管PM2的漏极与第二NMOS管NM2的漏极相接；第一NMOS管NM1和第二NMOS管NM2的各自源极接地；第一NMOS管NM1的栅极和第二NMOS管NM2的栅极相接；第一NMOS管NM1的栅极与第一NMOS管NM1的漏极相接；第二PMOS管PM2的栅极与第二PMOS管PM2的漏极相接；MOS管M1的源极连接第二PMOS管PM2的源极；MOS管M1的栅极连接第二PMOS管PM2的漏极；MOS管M1的漏极作为电流镜电路1的输出端。
第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1和第二NMOS管NM2构成一个自偏置电流镜；MOS管M1构成可挑电流镜。电流镜电路1的镜像电流大小可以根据数字控制电路自动选择，如果VCO选择工作频率低的频段(低于预设频率)，就选用较小的电流，反之选择大写的电流。三级延迟单元的每级延迟单元的输出端均连接一个电容谐振单元2；电容谐振单元2接收LPF的输出电压Vlpf。三级延迟单元包括：第一级至第三级延迟单元3、4、5；第一级至第三级延迟单元3、4、5串联，第三级延迟单元5的输出端连接第一级延迟单元3的输入端。
电容谐振单元2包括至少两组相互并联的可变电容单元带；每组可变电容单元带接收LPF的输出电压。每组可变电容单元带包括：相互串联，并由LPF的输出电压控制可变电容值的两个可变电容C。
包含本发明的PLL按以下步骤工作：
1)PLL电路开始工作时，让PLL loop先断开，Vlpf信号接入外接固定电压(把CP的线性工作范围的电压分成合适的几个固定工作电压)，VCO的电流选较小的电流。
2)VCO的中各可变电容C的一端接上述选定的固定电压，等待一段时间，让VCO工作稳定，稳定后，用数字控制电路计算VCO经过反馈分频器分频后的频率，如果频率与Ref(参考频率)经过预分频器分频后的频率相近(+/-8％)的偏差内，则认为所选可变电容单元带合适。
3)如果数字控制电路认为频率不相近，那么自动选择另外一路可变电容单元带,重复步骤2)直到选到合适的可变电容单元带为止。
4)如果步骤3)遍历了所有的可变电容单元带都没有找到合适的可变电容单元带,那么跳到步骤1)让VCO选择另外一路电流，重复步骤2)、步骤3)，直到选到合适的可变电容单元带。
5)让PLL loop开始工作，Vlpf接入CP控制的LPF，直到PLL稳定。
综上，本发明克服了传统VCO的Kvco(压控振荡器的增益)过大和不线性的缺点，提出了一种新的ring VCO(环形压控振荡器)设计方案。第一，它综合了传统的ring VCO工作范围宽，耗电小，不费芯片面积和LC VCO(电感电容控制压控振荡器)Kvco相对较低，以及另外Kvco线性度很好的优点，在每级延迟单元的输出增加可调电容值的电容谐振单元，用LPF的输出电压控制CVaractor(可变电容)的容值，用CVaractor和每级延迟单元的电容共同调节VCO的振荡频率，让Kvco降低，有利于锁相环的噪声性能，锁相环稳定性，抖动性能易于优化。第二，它有多组可变电容单元带(Band),所以VCO可以振荡在大的工作范围。如下图5中Kvco的特性曲线覆盖范围很宽。图5Kvco每个可变电容单元带取值范围的值400MHz-600MHz；Kvco线性度非常好，工作范围很宽。第三，VCO每级延迟单元的控制电流不再采用Vlpf控制了，而是用电流镜控制的几种可选电流，从而让VCO即使振荡在不同频率，但是工作电压不变，接上驱动电路后不会造成占空比损失。
以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴，应由各权利要求所限定。

Claims (7)

1.一种用于PLL电路的压控振荡器电路，其特征在于，包括：三级延迟单元、电流镜电路以及三个电容谐振单元，其中，
所述电流镜电路的输出电流作为所述三级延迟单元的控制电流；
所述三级延迟单元的每级延迟单元的输出端均连接一个所述电容谐振单元；
所述电容谐振单元接收LPF的输出电压。
2.根据权利要求1所述的用于PLL电路的压控振荡器电路，其特征在于，所述三级延迟单元包括：第一级至第三级延迟单元；
所述的第一级至第三级延迟单元串联，第三级延迟单元的输出端连接第一级延迟单元的输入端。
3.根据权利要求1所述的用于PLL电路的压控振荡器电路，其特征在于，所述电容谐振单元包括至少两组相互并联的可变电容单元带；
每组所述可变电容单元带接收LPF的输出电压。
4.根据权利要求3所述的用于PLL电路的压控振荡器电路，其特征在于，每组所述可变电容单元带包括：相互串联，并由LPF的输出电压控制可变电容值的两个可变电容。
5.根据权利要求1所述的用于PLL电路的压控振荡器电路，其特征在于，所述电流镜电路包括：第一PMOS管、第二PMOS管、MOS管、第一NMOS管和第二NMOS管，其中，
所述第一PMOS管的源极与所述第二PMOS管的源极相接；
所述第一PMOS管的栅极与所述第二PMOS管的栅极相接；
所述第一PMOS管的漏极与所述第一NMOS管的漏极相接；
所述第二PMOS管的漏极与所述第二NMOS管的漏极相接；
所述第一NMOS管和所述第二NMOS管的各自源极接地；
所述第一NMOS管的栅极和所述第二NMOS管的栅极相接；
所述第一NMOS管的栅极与所述第一NMOS管的漏极相接；
所述第二PMOS管的栅极与所述第二PMOS管的漏极相接；
所述MOS管的源极连接所述第二PMOS管的源极；
所述MOS管的栅极连接所述第二PMOS管的漏极；
所述MOS管的漏极作为所述电流镜电路的输出端。
6.根据权利要求5所述的用于PLL电路的压控振荡器电路，其特征在于，所述第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管构成一个自偏置电流镜；所述MOS管构成可挑电流镜。
7.根据权利要求6所述的用于PLL电路的压控振荡器电路，其特征在于，还包括：根据VCO选择工作频率与预设频率的比较结果，选择电流镜电路的镜像电流大小的数字控制电路。
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