WO2021166176A1 - 位相同期回路、送受信回路及び半導体集積回路 - Google Patents

位相同期回路、送受信回路及び半導体集積回路 Download PDF

Info

Publication number
WO2021166176A1
WO2021166176A1 PCT/JP2020/006858 JP2020006858W WO2021166176A1 WO 2021166176 A1 WO2021166176 A1 WO 2021166176A1 JP 2020006858 W JP2020006858 W JP 2020006858W WO 2021166176 A1 WO2021166176 A1 WO 2021166176A1
Authority
WO
WIPO (PCT)
Prior art keywords
clock signal
correction code
circuit
frequency
current
Prior art date
Application number
PCT/JP2020/006858
Other languages
English (en)
French (fr)
Inventor
宏充 大澤
Original Assignee
株式会社ソシオネクスト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社ソシオネクスト filed Critical 株式会社ソシオネクスト
Priority to JP2022501521A priority Critical patent/JPWO2021166176A1/ja
Priority to PCT/JP2020/006858 priority patent/WO2021166176A1/ja
Priority to CN202080096686.2A priority patent/CN115104260A/zh
Publication of WO2021166176A1 publication Critical patent/WO2021166176A1/ja
Priority to US17/877,481 priority patent/US11757457B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals

Definitions

  • the present invention relates to a phase-locked loop, a transmission / reception circuit, and a semiconductor integrated circuit.
  • Patent Document 1 discloses a voltage controlled oscillator having a plurality of inverting differential amplifiers. A plurality of inverting differential amplifiers are connected in series, and the current corresponding to the constant voltage for giving the offset frequency and the current corresponding to the control voltage for controlling the oscillation frequency are added, and the current corresponding to the added current is added. It oscillates at the same frequency.
  • Patent Document 2 discloses a VCO circuit having a ring oscillator, a control current generating means, and a constant current generating means.
  • the control current generating means generates a control current obtained by converting the input control voltage from voltage to current, and supplies the control current to the ring oscillator as a power supply current.
  • the constant current generation means generates a constant current and supplies it to the ring oscillator as a power supply current superimposed on the control current.
  • Patent Document 3 includes a delay circuit that generates a delay clock, a phase comparison circuit that outputs a phase difference signal between the delay clock and the input clock, and a DLL circuit that has a charge pump circuit that outputs a phase difference voltage corresponding to the phase difference signal.
  • the low-pass filter circuit removes the high frequency component of the charge pump circuit output.
  • the delay control circuit includes a first voltage-current conversion circuit that converts the output voltage of the low-pass filter circuit into a current, and a second voltage-current conversion circuit that converts a reference voltage into a current.
  • the arithmetic circuit is formed by subtracting the reference current output from the second voltage-current conversion circuit from the phase difference current output from the first voltage-current conversion circuit, and adding the offset current to the current resulting from this subtraction. Output current.
  • the current-voltage conversion circuit converts the current output from the arithmetic circuit into a voltage, and outputs a control voltage composed of this voltage to the delay circuit.
  • Patent Document 4 discloses a phase-locked loop (PLL) circuit having a phase detector, a loop filter, and a voltage controlled oscillator.
  • the phase detector produces a control signal that represents the frequency difference between the PLL input signal and the output signal.
  • the loop filter produces first and second voltage signals in response to the control signal.
  • the voltage controlled oscillator has a dynamic voltage gain control circuit. The voltage controlled oscillator changes the frequency of the output signal according to the first and second voltage signals.
  • the dynamic voltage gain control circuit supplies an offset signal according to the voltage amplitude of the first voltage signal.
  • the voltage controlled oscillator adds a current (variable current) and an offset current (fixed current) according to the control voltage, and oscillates at a frequency corresponding to the added current.
  • the offset current fluctuates depending on the manufacturing conditions or the usage conditions, and the oscillation frequency fluctuates due to the fluctuation of the offset current.
  • An object of the present invention is to suppress fluctuations in the fixed current due to manufacturing conditions or operating conditions, thereby suppressing fluctuations in the oscillation frequency due to fluctuations in the fixed current, and then a total current amount of the variable current and the fixed current. It is to be able to generate an output clock signal having a frequency corresponding to the above.
  • the phase synchronization circuit includes a variable current generator that generates a variable current of a current amount according to a control voltage and a fixed current generator that generates a fixed current of a current amount according to a correction code, and includes the variable current and the fixed current.
  • An oscillation circuit that generates an output clock signal with a frequency corresponding to the total amount of current, a feedback circuit that generates a feedback clock signal based on the output clock signal, and the feedback clock signal and the reference clock signal in the normal operation mode.
  • a control voltage generation circuit that generates the control voltage so that the frequency of the output clock signal becomes a desired frequency based on the above, and the correction code is generated based on the feedback clock signal and the reference clock signal in the calibration mode.
  • the control voltage generation circuit outputs a fixed control voltage
  • the correction code generation circuit outputs the frequency of the feedback clock signal and the reference clock signal. The correction code is adjusted so that the frequencies have a desired relationship.
  • FIG. 1 is a block diagram showing a configuration example of a semiconductor integrated circuit according to the present embodiment.
  • FIG. 2 is a diagram showing a configuration example of a PLL circuit.
  • FIG. 3 is a graph showing the relationship between the correction code and the frequency of the output clock signal.
  • FIG. 4 is a graph showing the relationship between the control voltage and the frequency of the output clock signal.
  • FIG. 5 is a circuit diagram showing a configuration example of a voltage controlled oscillator.
  • FIG. 6 is a circuit diagram showing a configuration example of the fixed current generation unit.
  • FIG. 7 is a circuit diagram showing another configuration example of the fixed current generator.
  • FIG. 8 is a circuit diagram showing still another configuration example of the fixed current generator.
  • FIG. 1 is a block diagram showing a configuration example of a semiconductor integrated circuit according to the present embodiment.
  • FIG. 2 is a diagram showing a configuration example of a PLL circuit.
  • FIG. 3 is a graph showing the relationship between the correction code and the frequency of the output clock
  • FIG. 9 is a circuit diagram showing a configuration example of a charge pump circuit and a loop filter.
  • FIG. 10 is a block diagram showing a configuration example of the frequency comparator.
  • FIG. 11 is a diagram for explaining a method of adjusting the correction code.
  • FIG. 12 is a flowchart showing a processing method of the frequency comparator.
  • FIG. 1 is a block diagram showing a configuration example of the semiconductor integrated circuit 100 according to the present embodiment.
  • the semiconductor integrated circuit 100 has an internal circuit 101 and a transmission / reception circuit 102.
  • the transmission / reception circuit 102 includes a phase-locked loop circuit (PLL circuit) 111, a transmission circuit 112, and a reception circuit 113.
  • PLL circuit phase-locked loop circuit
  • the internal circuit 101 transmits the transmission data to the transmission circuit 112, receives the reception data from the reception circuit 113, and outputs the mode signal MD, the power-down signal PD, and the reference clock signal RCLK to the PLL circuit 111.
  • the mode signal MD is 1 in the calibration mode and 0 in the normal operation mode.
  • the PLL circuit 111 is a phase-locked loop, receives a mode signal MD, a power-down signal PD, and a reference clock signal RCLK, and generates an output clock signal OCLK.
  • the PLL circuit 111 can generate a high-precision output clock signal OCLK.
  • the transmission circuit 112 uses the output clock signal OCLK to transmit a transmission signal based on the above transmission data.
  • the reception circuit 113 receives the reception signal using the output clock signal OCLK, and outputs the reception data to the internal circuit 101.
  • the output clock signal OCLK is a single-ended signal or a differential signal.
  • the output clock signal OCLK generated by the PLL circuit 111 needs to have both high frequency and low jitter.
  • FIG. 2 is a diagram showing a configuration example of the PLL circuit 111 of FIG.
  • the PLL circuit 111 receives the reference clock signal RCLK, the power down signal PD, and the mode signal MD, and outputs the output clock signal OCLK.
  • the PLL circuit 111 includes a frequency comparator 201, a control voltage generation circuit 202, a voltage controlled oscillator (VCO) 203, and a frequency divider 204.
  • the control voltage generation circuit 202 includes a phase frequency detector (PFD) 211, a charge pump circuit 212, and a loop filter (LPF) 213.
  • the voltage controlled oscillator 203 is an oscillation circuit and includes a fixed current generation unit 221, a variable current generation unit 222, and a plurality of buffers 223 to 226.
  • the fixed current generation unit 221 generates a fixed current of a current amount corresponding to the correction code, and controls the buffers 223 to 226 so that the current corresponding to the fixed current flows through each of the buffers 223 to 226.
  • the variable current generation unit 222 generates a variable current of a current amount corresponding to the control voltage Vc, and controls the buffers 223 to 226 so that the current corresponding to the variable current flows through each of the buffers 223 to 226.
  • the buffers 223 to 226 have input terminals Ip and In of the differential signal and output terminals Op and On of the differential signal, respectively.
  • the output terminals Op and On of the first-stage buffer 223 are connected to the input terminals Ip and In of the next-stage buffer 224, respectively.
  • the output terminals Op and On of the buffer 224 are connected to the input terminals Ip and In of the buffer 225 of the next stage, respectively.
  • the output terminals Op and On of the buffer 225 are connected to the input terminals Ip and In of the buffer 226 in the final stage, respectively.
  • the output terminals Op and On of the final stage buffer 226 are connected to the input terminals In and Ip of the first stage buffer 223, respectively.
  • the buffers 223 to 226 generate a differential output clock signal OCLK having a frequency corresponding to the total current amount of the variable current generated by the variable current generation unit 222 and the fixed current generated by the fixed current generation unit 221.
  • the lower the control voltage Vc the larger the variable current generated by the variable current generator 222, the larger the total current amount of the variable current and the fixed current, and the higher the frequency of the output clock signal OCLK.
  • the frequency divider 204 is a feedback circuit and generates a feedback clock signal FBCLK based on a single-ended output clock signal OCLK. Specifically, when the mode signal MD is 0 and the normal operation mode is set in the frequency divider 204, the feedback clock signal FBCLK is divided by dividing the output clock signal OCLK by the first frequency division ratio. Is generated and output. Further, in the frequency divider 204, when the mode signal MD is 1, and in the calibration mode, the output clock signal OCLK is divided by a second frequency division ratio different from the first frequency division ratio. , The feedback clock signal BLK is generated and output.
  • the frequency divider 204 includes two frequency dividers including a frequency divider having a first frequency division ratio and a frequency divider having a second frequency division ratio, and they are used according to the mode signal MD. This can be achieved by configuring the frequency divider to select one of the two dividers.
  • the control voltage generation circuit 202 when the mode signal MD is 0 and the normal operation mode is set, the frequency of the output clock signal OCLK becomes a desired frequency based on the feedback clock signal FBCLK and the reference clock signal RCLK.
  • the control voltage Vc is generated. Specifically, for example, the control voltage generation circuit 202 adjusts the control voltage Vc so that the difference between the phase of the feedback clock signal FBCLK and the phase of the reference clock signal RCLK becomes small in the normal operation mode. Further, the control voltage generation circuit 202 stops based on the power-down signal PD.
  • control voltage generation circuit 202 outputs a fixed control voltage Vc when the mode signal MD is 1 and the calibration mode is set.
  • the phase frequency detector 211 compares the phase of the feedback clock signal FBCLK with the phase of the reference clock signal RCLK. When the phase of the feedback clock signal FBCLK is behind the phase of the reference clock signal RCLK, the phase frequency detector 211 raises the frequencies of the output clock signal OCLK and the feedback clock signal FBCLK, so that the down signal of the high level pulse is increased.
  • the DN is output to the charge pump circuit 212 of FIG. Further, when the phase of the feedback clock signal FBCLK is ahead of the phase of the reference clock signal RCLK, the phase frequency detector 211 lowers the frequencies of the output clock signal OCLK and the feedback clock signal FBCLK, so that the low level pulse can be used.
  • the up signal XUP is output to the charge pump circuit 212 of FIG.
  • the charge pump circuit 212 sets the control voltage Vc when the high level pulse down signal DN is input. It is lowered, and when a low level pulse up signal XUP is input, the control voltage Vc is raised.
  • the charge pump circuit 212 outputs a fixed control voltage Vc. Further, the charge pump circuit 212 stops when the power-down signal PD is 1.
  • the loop filter 213 outputs the control voltage Vc to the variable current generation unit 222. At this time, the loop filter 213 moderates the fluctuation of the control voltage Vc in order to suppress the extreme frequency fluctuation.
  • the loop filter 213 is, for example, a low-pass filter that reduces a high frequency component of the control voltage Vc.
  • the frequency comparator 201 is a correction code generation circuit, and when the mode signal MD is 1 (calibration mode), the correction code CD is generated based on the feedback clock signal FBCLK and the reference clock signal RCLK. When the mode signal MD is 1 (calibration mode), the frequency comparator 201 adjusts the correction code CD so that the frequency of the feedback clock signal FBCLK and the frequency of the reference clock signal RCLK have a desired relationship. Specifically, for example, in the frequency comparator 201, when the mode signal MD is 1 (calibration mode), the difference between the frequency of the feedback clock signal FRCLK and the frequency of the reference clock signal RCLK becomes small. Adjust the correction code CD.
  • the frequency comparator 201 when the mode signal MD is 1 (calibration mode), the difference between the frequency of the feedback clock signal FRCLK and the frequency of the reference clock signal RCLK is equal to the desired minimum value, or Holds the correction code CD when it becomes smaller than the desired minimum value. Further, when the mode signal MD is 0 (normal operation mode), the frequency comparator 201 outputs the above-held correction code CD to the fixed current generation unit 221.
  • FIG. 3 is a graph showing the relationship between the correction code CD and the frequency f of the output clock signal OCLK.
  • the larger the correction code CD the larger the current generated by the fixed current generation unit 221 and the higher the frequency of the output clock signal OCLK.
  • the frequency f of the output clock signal OCLK increases monotonically with respect to the correction code CD.
  • the frequency f of the output clock signal OCLK may be monotonically decreased with respect to the correction code CD.
  • FIG. 4 is a graph showing the relationship between the control voltage Vc and the frequency f of the output clock signal OCLK when the mode signal MD is 0 (normal operation mode).
  • the frequency characteristic 401 is the frequency characteristic of the PLL circuit 111 of FIG.
  • the frequency characteristic 402 is adjusted so that the maximum value of the oscillation frequency becomes the same as that of the circuit before the deletion by deleting the frequency comparator 201 and the fixed current generator 221 with respect to the PLL circuit 111 of FIG. It is the frequency characteristic of.
  • the frequency f of the output clock signal OCLK becomes the base frequency f0.
  • the base frequency f0 is determined by the fixed current generated by the fixed current generation unit 221 according to the correction code CD. Further, the frequency divider 204 can divide the output clock signal OCLK at different division ratios in the normal operation mode and the calibration mode. The frequency divider 204 can control the base frequency f0 from the frequency division ratio in the calibration mode.
  • the frequency characteristic 401 has a smaller inclination of the frequency f of the output clock signal OCLK with respect to the control voltage Vc with respect to the frequency characteristic 402. This inclination is determined by the ratio of the fixed current generated by the fixed current generation unit 221 to the variable current generated by the variable current generation unit 222.
  • the frequency characteristic 402 Since the frequency characteristic 402 has a large slope, the fluctuation of the frequency f of the output clock signal OCLK becomes large due to the fluctuation of the control voltage Vc, and the jitter of the output clock signal OCLK increases.
  • the frequency characteristic 401 has a small slope, the fluctuation of the frequency f of the output clock signal OCLK due to the fluctuation of the control voltage Vc becomes small, and the jitter of the output clock signal OCLK can be reduced.
  • the PLL circuit 111 can generate a high-frequency output clock signal OCLK while keeping the slope of the frequency characteristic 401 small.
  • the base frequency f0 fluctuates depending on the manufacturing conditions or the usage conditions, it is difficult to stabilize the frequency characteristic 401. Therefore, in the PLL circuit 111, by providing the frequency comparator 201, the fixed current generated by the fixed current generation unit 221 fluctuates depending on the manufacturing conditions or the usage conditions, so that the base frequency f0 changes depending on the manufacturing conditions or the usage conditions. Suppress fluctuations. As a result, the PLL circuit 111 can reduce the fluctuation of the base frequency f0 and obtain a stable frequency characteristic 401.
  • FIG. 5 is a circuit diagram showing a configuration example of the voltage controlled oscillator 203 of FIG. Although FIG. 5 shows only the configuration of the buffer 223 out of the buffers 223 to 226, the buffers 224 to 226 also have the same configuration as the buffer 223.
  • the voltage controlled oscillator 203 has a fixed current generation unit 221, a variable current generation unit 222, and buffers 223 to 226.
  • the fixed current generator 221 includes a p-channel field effect transistor 501, current sources 502, 503, and an n-channel field effect transistor 504.
  • the source is connected to the power potential node and the gate is connected to the drain.
  • the current source 502 is connected between the drain of the p-channel field-effect transistor 501 and the reference potential node, and controls the current flowing through the p-channel field-effect transistor 501 according to the correction code CD.
  • the reference potential node is, for example, a ground potential node.
  • the gate of the p-channel field-effect transistor 501 is connected to the gates of the p-channel field-effect transistors 521 and 524 to form a current mirror.
  • the source is connected to the reference potential node and the gate is connected to the drain.
  • the current source 503 is connected between the drain of the n-channel field effect transistor 504 and the power supply potential node, and controls the current flowing through the n-channel field effect transistor 504 according to the correction code CD.
  • the gate of the n-channel field-effect transistor 504 is connected to the n-channel field-effect transistor 527 to form a current mirror.
  • the fixed current generation unit 221 passes a fixed current of an amount corresponding to the correction code CD through the p-channel field-effect transistor 501 and the n-channel field-effect transistor 504.
  • the variable current generation unit 222 has a p-channel field effect transistor 511 and an n-channel field effect transistor 512.
  • the source is connected to the power potential node
  • the gate is connected to the node of the control voltage Vc
  • the drain is connected to the drain of the n-channel field effect transistor 512.
  • the gate is connected to the drain and the source is connected to the reference potential node.
  • the gate of the p-channel field-effect transistor 511 is connected to the gates of the p-channel field-effect transistors 522 and 523 to form a current mirror.
  • the gate of the n-channel field-effect transistor 512 is connected to the gate of the n-channel field-effect transistor 528 to form a current mirror.
  • the variable current generator 222 sends a variable current of a current amount corresponding to the control voltage Vc to the n-channel field effect transistor 512.
  • the buffer 223 has p-channel field-effect transistors 521 to 524 and n-channel field-effect transistors 525 to 528.
  • the source is connected to the power potential node
  • the gate is connected to the gate of the p-channel field effect transistor 501
  • the drain is connected to the output terminal On.
  • the p-channel field effect transistor 522 the source is connected to the power potential node
  • the gate is connected to the gate of the p-channel field effect transistor 511
  • the drain is connected to the output terminal On.
  • the source is connected to the power potential node, the gate is connected to the gate of the p-channel field effect transistor 511, and the drain is connected to the output terminal Op.
  • the source is connected to the power potential node, the gate is connected to the gate of the p-channel field effect transistor 501, and the drain is connected to the output terminal Op.
  • the same current or a current proportional to the current flowing through the p-channel field-effect transistor 501 flows through the p-channel field-effect transistors 521 and 524.
  • the same current or a current proportional to the current flowing through the p-channel field-effect transistor 511 flows through the p-channel field-effect transistors 522 and 523.
  • the drain is connected to the output terminal On, the gate is connected to the input terminal Ip, and the source is connected to the node N1.
  • the drain is connected to the output terminal Op, the gate is connected to the input terminal In, and the source is connected to the node N1.
  • the n-channel field effect transistors 525 and 526 form a differential pair.
  • the drain is connected to the node N1, the gate is connected to the gate of the n-channel field effect transistor 504, and the source is connected to the reference potential node.
  • the drain is connected to the node N1
  • the gate is connected to the gate of the n-channel field effect transistor 512
  • the source is connected to the reference potential node.
  • the same current or a current proportional to the current flowing through the n-channel field-effect transistor 504 flows through the n-channel field-effect transistor 527.
  • the same current or a current proportional to the current flowing through the n-channel field-effect transistor 512 flows through the n-channel field-effect transistor 528.
  • the buffers 223 to 226 receive differential signals at the input terminals Ip and In, respectively, and output the differential signals from the output terminals Op and On, respectively.
  • the buffers 223 to 226 generate an output clock signal OCLK having a frequency corresponding to the total current amount of the variable current flowing through the variable current generation unit 222 and the fixed current flowing through the fixed current generation unit 221. The larger the total amount of current, the higher the frequency of the output clock signal OCLK.
  • FIG. 6 is a circuit diagram showing a configuration example of the fixed current generation unit 221 of FIG.
  • the fixed current generator 221 has resistors 601 to 606, n-channel field effect transistors 504, 607 to 609, inverters 610 to 612, and p-channel field effect transistors 501, 613 to 615.
  • the correction code CD has correction codes CD0 to CDx.
  • the source is connected to the power potential node
  • the gate is connected to the gates of the p-channel field effect transistors 521 and 524 of FIG. 5, and the drain is connected to the gate.
  • the resistor 601 is connected between the drain of the p-channel field effect transistor 501 and the drain of the n-channel field effect transistor 607.
  • the resistor 602 is connected between the drain of the p-channel field effect transistor 501 and the drain of the n-channel field effect transistor 608.
  • the resistor 603 is connected between the drain of the p-channel field effect transistor 501 and the drain of the n-channel field effect transistor 609.
  • the gate of the n-channel field effect transistor 607 is connected to the node of the correction code CD0, and the source is connected to the reference potential node.
  • the gate is connected to the node of the correction code CD1 and the source is connected to the reference potential node.
  • the gate is connected to the node of the correction code CDx and the source is connected to the reference potential node.
  • the inverter 610 outputs the logic inversion signal of the correction code CD0 to the gate of the p-channel field effect transistor 613.
  • the inverter 611 outputs the logic inversion signal of the correction code CD1 to the gate of the p-channel field effect transistor 614.
  • the inverter 612 outputs the logic inversion signal of the correction code CDx to the gate of the p-channel field effect transistor 615.
  • the source of the p-channel field effect transistors 613 to 615 is connected to the power potential node.
  • the resistor 604 is connected between the drain of the p-channel field effect transistor 613 and the drain of the n-channel field effect transistor 504.
  • the resistor 605 is connected between the drain of the p-channel field effect transistor 614 and the drain of the n-channel field effect transistor 504.
  • the resistor 606 is connected between the drain of the p-channel field effect transistor 615 and the drain of the n-channel field effect transistor 504.
  • the gate is connected to the drain and the source is connected to the reference potential node. Further, the gate of the n-channel field effect transistor 504 is connected to the gate of the n-channel field effect transistor 527 of FIG.
  • FIG. 7 is a circuit diagram showing another configuration example of the fixed current generation unit 221 of FIG.
  • the fixed current generation unit 221 includes a current source 701, 702, n-channel field effect transistors 504, 703 to 709, inverters 710 to 712, and p-channel field effect transistors 501, 713 to 719.
  • the correction code CD has correction codes CD0 to CDx.
  • the source is connected to the power potential node
  • the gate is connected to the gates of the p-channel field effect transistors 521 and 524 of FIG. 5, and the drain is connected to the gate.
  • the current source 701 is connected between the power potential node and the drain of the n-channel field effect transistor 706.
  • the gate is connected to the drain and the source is connected to the reference potential node.
  • the drain is connected to the drain of the p-channel field-effect transistor 501, the gate is connected to the node of the correction code CD0, and the source is connected to the drain of the n-channel field effect transistor 707.
  • the gate is connected to the gate of the n-channel field-effect transistor 706 and the source is connected to the reference potential node.
  • the drain is connected to the drain of the p-channel field-effect transistor 501, the gate is connected to the node of the correction code CD1, and the source is connected to the drain of the n-channel field effect transistor 708.
  • the gate is connected to the gate of the n-channel field-effect transistor 706 and the source is connected to the reference potential node.
  • the drain is connected to the drain of the p-channel field-effect transistor 501, the gate is connected to the node of the correction code CDx, and the source is connected to the drain of the n-channel field effect transistor 709.
  • the gate is connected to the gate of the n-channel field-effect transistor 706 and the source is connected to the reference potential node.
  • the source is connected to the power potential node and the gate is connected to the drain.
  • the current source 702 is connected between the drain of the p-channel field effect transistor 713 and the reference potential node.
  • the source is connected to the power potential node
  • the gate is connected to the gate of the p-channel field-effect transistor 713
  • the drain is connected to the source of the p-channel field-effect transistor 717.
  • the inverter 710 outputs the logic inversion signal of the correction code CD0 to the gate of the p-channel field effect transistor 717.
  • the drain of the p-channel field-effect transistor 717 is connected to the drain of the n-channel field-effect transistor 504.
  • the source is connected to the power potential node
  • the gate is connected to the gate of the p-channel field-effect transistor 713
  • the drain is connected to the source of the p-channel field-effect transistor 718.
  • the inverter 711 outputs the logic inversion signal of the correction code CD1 to the gate of the p-channel field effect transistor 718.
  • the drain of the p-channel field effect transistor 718 is connected to the drain of the n-channel field effect transistor 504.
  • the source is connected to the power potential node
  • the gate is connected to the gate of the p-channel field-effect transistor 713
  • the drain is connected to the source of the p-channel field-effect transistor 719.
  • the inverter 712 outputs the logic inversion signal of the correction code CDx to the gate of the p-channel field effect transistor 719.
  • the drain of the p-channel field-effect transistor 719 is connected to the drain of the n-channel field-effect transistor 504.
  • the gate is connected to the drain and the source is connected to the reference potential node. Further, the gate of the n-channel field effect transistor 504 is connected to the gate of the n-channel field effect transistor 527 of FIG.
  • FIG. 8 is a circuit diagram showing still another configuration example of the fixed current generation unit 221 of FIG.
  • the fixed current generator 221 includes p-channel field-effect transistors 501 and 801 and resistors 802 to 804, and n-channel field-effect transistors 504 and 805 to 807.
  • the correction code CD has correction codes CD0 to CDx.
  • the source is connected to the power potential node
  • the gate is connected to the gates of the p-channel field-effect transistors 521 and 524 of FIG. 5, and the drain is connected to the drain of the n-channel field-effect transistor 504. ..
  • the drain is connected to the gate, the gate is connected to the gate of the n-channel field effect transistor 527 of FIG. 5, and the source is connected to the reference potential node.
  • the source is connected to the power potential node
  • the gate is connected to the gate of the p-channel field effect transistor 501
  • the drain is connected to the gate.
  • the resistor 802 is connected between the drain of the p-channel field effect transistor 801 and the drain of the n-channel field effect transistor 805.
  • the gate is connected to the node of the correction code CD0 and the source is connected to the reference potential node.
  • the resistor 803 is connected between the drain of the p-channel field-effect transistor 801 and the drain of the n-channel field-effect transistor 806.
  • the gate is connected to the node of the correction code CD1 and the source is connected to the reference potential node.
  • the resistor 804 is connected between the drain of the p-channel field effect transistor 801 and the drain of the n-channel field effect transistor 807.
  • the gate is connected to the node of the correction code CDx and the source is connected to the reference potential node.
  • FIG. 9 is a circuit diagram showing a configuration example of the charge pump circuit 212 and the loop filter 213 of FIG.
  • the charge pump circuit 212 includes a charge pump unit 901, a fixed voltage generation unit 902, inverters 903 to 905, and OR circuits 906 and 907.
  • the charge pump unit 901 includes a current source 911, p-channel field-effect transistors 912 to 916, and n-channel field-effect transistors 917 to 922.
  • the fixed voltage generation unit 902 includes a p-channel field effect transistor 931, resistors 923, 933, and an n-channel field effect transistor 934.
  • the mode signal MD 1 indicates the calibration mode and 0 indicates the normal operation mode.
  • the power-down signal PD 1 indicates a power-down mode and 0 indicates an operation mode.
  • the inverter 903 outputs a logic inversion signal of the mode signal MD.
  • the OR circuit 906 outputs an OR signal of the output signal of the inverter 903 and the power down signal PD.
  • the inverter 904 outputs a logic inversion signal of the output signal of the OR circuit 906.
  • the OR circuit 907 outputs a OR signal of the mode signal MD and the power down signal PD.
  • the inverter 905 outputs a logic inversion signal of the output signal of the OR circuit 907.
  • the current source 911 is connected between the power potential node and the drain of the n-channel field effect transistor 918.
  • the source of the n-channel field effect transistor 918 is connected to the reference potential node.
  • the drain is connected to the gate of the n-channel field-effect transistor 918, the gate is connected to the output terminal of the OR circuit 907, and the source is connected to the reference potential node.
  • the source is connected to the drain of the n-channel field-effect transistor 918, the gate is connected to the output terminal of the OR circuit 907, and the drain is connected to the gate of the n-channel field-effect transistor 918.
  • the drain is connected to the drain of the n-channel field-effect transistor 918, the gate is connected to the output terminal of the inverter 905, and the source is connected to the gate of the n-channel field-effect transistor 918.
  • the source is connected to the power potential node and the gate is connected to the drain.
  • the drain is connected to the drain of the p-channel field-effect transistor 914, the gate is connected to the gate of the n-channel field-effect transistor 918, and the source is connected to the reference potential node.
  • the source is connected to the power potential node, the gate is connected to the output terminal of the inverter 905, and the drain is connected to the gate of the p-channel field effect transistor 914.
  • the source is connected to the power potential node
  • the gate is connected to the gate of the p-channel field-effect transistor 914
  • the drain is connected to the source of the p-channel field-effect transistor 916.
  • the gate is connected to the node of the up signal XUP and the drain is connected to the node N2.
  • the drain is connected to the node N2
  • the gate is connected to the node of the down signal DN
  • the source is connected to the drain of the n-channel field-effect transistor 922.
  • the gate is connected to the gate of the n-channel field-effect transistor 918 and the source is connected to the reference potential node.
  • the source of the p-channel field effect transistor 931 is connected to the power potential node, and the gate is connected to the output terminal of the OR circuit 906.
  • the resistor 932 is connected between the drain of the p-channel field effect transistor 931 and the node N2.
  • the resistor 933 is connected between the node N2 and the drain of the n-channel field effect transistor 934.
  • the gate is connected to the output terminal of the inverter 904, and the source is connected to the reference potential node.
  • the loop filter 213 has a resistor 941 and a capacitance of 942, 943, and moderates the fluctuation of the control voltage Vc of the node N2 in order to suppress an extreme frequency fluctuation.
  • the loop filter 213 is, for example, a low-pass filter that reduces the high frequency component of the control voltage Vc of the node N2.
  • the series connection circuit of the resistor 941 and the capacitance 942 is connected between the node N2 and the reference potential node.
  • the capacitance 943 is connected between the node N2 and the reference potential node.
  • the p-channel field-effect transistor 912 and the n-channel field-effect transistor 917 are turned off.
  • the n-channel field effect transistors 919 are turned on and the n-channel field effect transistors 918, 920 and 922 are turned off.
  • the p-channel field effect transistors 913 are turned on and the p-channel field effect transistors 914 and 915 are turned off.
  • the p-channel field-effect transistor 931 and the n-channel field-effect transistor 934 are turned off. As a result, no current flows through the charge pump circuit 212, and power consumption can be reduced.
  • the p-channel field-effect transistor 912 and the n-channel field-effect transistor 917 are turned on.
  • the n-channel field effect transistor 919 is turned off.
  • the p-channel field effect transistor 913 is turned off.
  • the p-channel field-effect transistor 931 and the n-channel field-effect transistor 934 are turned off.
  • the up signal XUP becomes a low level pulse and the p-channel field effect transistor 916 is turned on. Then, the capacitance 943 is charged, the control voltage Vc of the node N2 rises, the frequency of the output clock signal OCLK falls, and the phase of the feedback clock signal FBCLK is delayed.
  • the down signal DN becomes a high level pulse and the n-channel field effect transistor 921 is turned on. Then, the capacitance 943 is discharged, the control voltage Vc of the node N2 is lowered, the frequency of the output clock signal OCLK is raised, and the phase of the feedback clock signal FBCLK is advanced.
  • the up signal XUP becomes high level
  • the down signal DN becomes low level
  • the transistor 921 is turned off.
  • the control voltage Vc of the node N2 is maintained, the frequency of the output clock signal OCLK is maintained, and the phase of the feedback clock signal FBCLK is maintained.
  • the charge pump circuit 212 adjusts the control voltage Vc so that the difference between the phase of the feedback clock signal FBCLK and the phase of the reference clock signal RCLK becomes small.
  • the fixed voltage generation unit 902 outputs a fixed control voltage Vc by dividing the pressures of the resistors 932 and 933.
  • the fixed voltage generation unit 902 may output the power supply potential as a fixed control voltage Vc.
  • the charge pump unit 901 stops without current flowing.
  • FIG. 10 is a block diagram showing a configuration example of the frequency comparator 201 of FIG.
  • the frequency comparator 201 has counters 1001 to 1003 and a controller 1004.
  • the mode signal MD changes from 0 to 1
  • the counters 1001 to 1003 and the controller 1004 are reset.
  • Counter 1001 starts counting the measurement period.
  • the controller 1004 outputs the correction code CD of the initial value.
  • Counter 1002 starts counting the number of pulses of the reference clock signal RCLK.
  • the counter 1003 starts counting the number of pulses of the feedback clock signal FBCLK.
  • the counter 1001 outputs an update signal to the controller 1004 when the measurement period elapses. Then, the controller 1004 compares the number of clocks of the reference clock signal RCLK counted by the counter 1002 in the measurement period with the number of clocks of the feedback clock signal FBCLK in the measurement period counted by the counter 1003.
  • the fixed current generation unit 221 increases the current amount of the fixed current and increases the frequency of the output clock signal OCLK as the correction code CD becomes larger
  • the controller 1004 increases the correction code CD by one step and outputs the result. The frequencies of the clock signal OCLK and the feedback clock signal FBCLK are increased.
  • the controller 1004 reduces the correction code CD by one step and feeds back the output clock signal OCLK.
  • the frequency of the clock signal FBCLK is lowered.
  • the controller 1004 holds the correction code CD, and the output clock signal OCLK and the feedback clock. Holds the frequency of the signal FBCLK.
  • the controller 1004 resets the counters 1001 to 1003.
  • the RST is output and the counters 1001 to 1003 are reset. Then, after the reset, the counters 1001 to 1003 and the controller 1004 repeat the above processing.
  • the controller 1004 determines that the difference between the number of pulses of the feedback clock signal FBCLK within the measurement period and the number of pulses of the reference clock signal RCLK within the measurement period is equal to or smaller than the desired minimum value. , Holds the correction code CD, exits the calibration mode, and shifts to the normal operation mode. In the normal operation mode, the controller 1004 outputs the above-held correction code CD to the fixed current generation unit 221.
  • the controller 1004 is an adjustment unit, and in the calibration mode, the correction code is used so that the difference between the number of pulses (frequency) of the feedback clock signal FBCLK and the number of pulses (frequency) of the reference clock signal RCLK becomes small. Adjust the CD.
  • FIG. 12 is a flowchart showing a processing method of the frequency comparator 201 of FIG.
  • the frequency comparator 201 performs the process of FIG. 12, for example, when the power of the PLL circuit 111 is turned on or at regular time intervals.
  • step S1201 the internal circuit 101 changes the mode signal MD from 0 to 1 and shifts to the calibration mode.
  • step S1202 the controller 1004 resets the counters 1001 to 1003 and the controller 1004.
  • the controller 1004 outputs the correction code CD of the initial value.
  • Counter 1001 starts counting for a certain period of time.
  • step S1203 the counter 1002 counts the number of pulses of the reference clock signal RCLK within a certain period.
  • the counter 1003 counts the number of pulses of the feedback clock signal FBCLK within a certain period.
  • step S1204 the controller 1004 compares the number of pulses of the reference clock signal RCLK within a certain period with the number of pulses of the feedback clock signal FBCLK within a certain period. When the number of pulses of the feedback clock signal FBCLK within a certain period is less than the number of pulses of the reference clock signal RCLK within a certain period, the controller 1004 proceeds to step S1205. If the number of pulses of the feedback clock signal FBCLK within a certain period is larger than the number of pulses of the reference clock signal RCLK within a certain period, the controller 1004 proceeds to step S1206. Further, when the number of pulses of the feedback clock signal FBCLK within a certain period is the same as the number of pulses of the reference clock signal RCLK within a certain period, the controller 1004 proceeds to step S1207.
  • step S1205 the controller 1004 increases the correction code CD by one step and proceeds to step S1208.
  • step S1206 the controller 1004 reduces the correction code CD by one step and proceeds to step S1208.
  • step S1207 the controller 1004 holds the current correction code CD and proceeds to step S1208.
  • step S1208 when the controller 1004 does not change in the correction code CD, changes from an increase in the correction code CD to a decrease in the correction code CD, or changes from a decrease in the correction code CD to an increase in the correction code CD.
  • step S1210 when the direction of increase / decrease of the correction code CD does not change, that is, there is a change in the correction code CD, the increase of the correction code CD does not change to the decrease of the correction code CD, and the correction code If there is no change from a decrease in CD to an increase in correction code CD, the process proceeds to step S1209.
  • step S1209 the controller 1004 resets the counters 1001 to 1003, returns to step S1203, and repeats the above process.
  • step S1210 the controller 1004 holds the correction code CD.
  • the internal circuit 101 changes the mode signal MD from 0 to 1 and shifts to the normal operation mode.
  • the controller 1004 outputs the correction code CD held by the controller 1004 to the fixed current generation unit 221.
  • the controller 1004 reduces the correction code CD by one step, and outputs the output clock signal OCLK and the feedback clock signal. Increase the frequency of FBCLK. Further, when the number of pulses of the feedback clock signal FBCLK within the measurement period is larger than the number of pulses of the reference clock signal RCLK within the measurement period, the controller 1004 increases the correction code CD by one step and feeds back the output clock signal OCLK.
  • the frequency of the clock signal FBCLK is lowered. Further, when the number of pulses of the feedback clock signal FBCLK within the measurement period and the number of pulses of the reference clock signal RCLK within the measurement period are the same, the controller 1004 holds the correction code CD, and the output clock signal OCLK and the feedback clock. Holds the frequency of the signal FBCLK.
  • the controller 1004 resets the counters 1001 to 1003.
  • the RST is output and the counters 1001 to 1003 are reset. Then, after the reset, the counters 1001 to 1003 and the controller 1004 repeat the above processing.
  • the controller 1004 determines that the difference between the number of pulses of the feedback clock signal FBCLK within the measurement period and the number of pulses of the reference clock signal RCLK within the measurement period is equal to or smaller than the desired minimum value. , Holds the correction code CD, exits the calibration mode, and shifts to the normal operation mode. In the normal operation mode, the controller 1004 outputs the above-held correction code CD to the fixed current generation unit 221.
  • controller 1004 when the controller 1004 does not change the correction code CD, changes from an increase in the correction code CD to a decrease in the correction code CD, or changes from a decrease in the correction code CD to an increase in the correction code. Holds the correction code CD and holds the frequencies of the output clock signal OCLK and the feedback clock signal FBCLK.
  • the frequency comparator 201 adjusts the correction code CD so that the difference between the frequency of the feedback clock signal FBCLK and the frequency of the reference clock signal RCLK becomes small. Since the fixed current generation unit 221 generates a fixed current based on the correction code CD, it is possible to suppress fluctuations in the fixed current due to manufacturing conditions or usage conditions. Since the buffers 223 to 226 generate an output clock signal OCLK having a frequency corresponding to the total current amount of the variable current of the variable current generation unit 222 and the fixed current of the fixed current generation unit 221, the frequency characteristic 401 of FIG. 4 is stable. Can be made to. Since the voltage controlled oscillator 203 can reduce the inclination of the frequency characteristic 401 of FIG. 4, it is possible to reduce the jitter of the output clock signal OCLK.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

位相同期回路は、制御電圧に応じた電流量の可変電流を生成する可変電流生成部（２２２）と補正コードに応じた電流量の固定電流を生成する固定電流生成部（２２１）を含み、可変電流及び固定電流の合計の電流量に応じた周波数の出力クロック信号を生成する発振回路（２０３）と、出力クロック信号に基づいてフィードバッククロック信号を生成するフィードバック回路（２０４）と、通常動作モード時に、フィードバッククロック信号と参照クロック信号に基づいて出力クロック信号の周波数が所望の周波数となるように制御電圧を生成する制御電圧生成回路（２０２）と、校正モード時に、フィードバッククロック信号と参照クロック信号に基づいて補正コードを生成する補正コード生成回路（２０１）とを有し、校正モード時に、制御電圧生成回路は、固定の制御電圧を出力する。

Description

位相同期回路、送受信回路及び半導体集積回路
　本発明は、位相同期回路、送受信回路及び半導体集積回路に関する。
　特許文献１には、複数の反転差動増幅器を有する電圧制御発振器が開示されている。複数の反転差動増幅器は、直列に接続され、オフセット周波数を与えるための定電圧に応じた電流と、発振周波数を制御するための制御電圧に応じた電流とを加算し、加算した電流に応じた周波数で発振する。
　特許文献２には、リングオシレータと、制御電流生成手段と、定電流生成手段とを有するＶＣＯ回路が開示されている。リングオシレータは、奇数個のインバータがリング状に接続されている。制御電流生成手段は、入力された制御電圧を電圧－電流変換した制御電流を生成し、リングオシレータへ電源電流として供給する。定電流生成手段は、定電流を生成し、制御電流に重畳する電源電流としてリングオシレータへ供給する。
　特許文献３には、遅延クロックを生成する遅延回路と、遅延クロックと入力クロックの位相差信号を出力する位相比較回路と、位相差信号対応の位相差電圧を出力するチャージポンプ回路を有するＤＬＬ回路が開示されている。ローパスフィルタ回路は、チャージポンプ回路出力の高周波成分を除去する。遅延制御回路は、ローパスフィルタ回路の出力電圧を電流に変換する第１電圧－電流変換回路と、基準電圧を電流に変換する第２電圧－電流変換回路とを有する。演算回路は、第１電圧－電流変換回路から出力される位相差電流から第２電圧－電流変換回路から出力される基準電流を減算し、この減算の結果の電流にオフセット電流を加算してなる電流を出力する。電流－電圧変換回路は、演算回路から出力される電流を電圧に変換し、この電圧からなる制御電圧を遅延回路に出力する。
　特許文献４には、位相検出器と、ループフィルタと、電圧制御発振器とを有する移相ロックループ（ＰＬＬ）回路が開示されている。位相検出器は、ＰＬＬ入力信号と出力信号との間の周波数差を表す制御信号を生成する。ループフィルタは、制御信号に応答して第１及び第２の電圧信号を生成する。電圧制御発振器は、動的電圧利得制御回路を有する。電圧制御発振器は、第１及び第２の電圧信号に応じて出力信号の周波数を変更する。動的電圧利得制御回路は 第１の電圧信号の電圧振幅に応じてオフセット信号を供給する。
特開２０１０－２７３３８６号公報 特開２０１２－１９１２７５号公報 特開２０１０－２３９４８３号公報 米国特許第７７８６７７１号明細書
　電圧制御発振器は、制御電圧に応じた電流（可変電流）とオフセット電流（固定電流）を加算し、加算した電流に応じた周波数で発振する。しかし、オフセット電流は、製造条件又は使用条件により変動してしまい、そのオフセット電流の変動に起因して発振周波数が変動してしまう課題がある。
　本発明の目的は、製造条件又は使用条件による固定電流の変動を抑制することで、固定電流の変動に起因する、発振周波数の変動を抑制した上で、可変電流及び固定電流の合計の電流量に応じた周波数の出力クロック信号を生成することができるようにすることである。
　位相同期回路は、制御電圧に応じた電流量の可変電流を生成する可変電流生成部と補正コードに応じた電流量の固定電流を生成する固定電流生成部を含み、前記可変電流及び前記固定電流の合計の電流量に応じた周波数の出力クロック信号を生成する発振回路と、前記出力クロック信号に基づいてフィードバッククロック信号を生成するフィードバック回路と、通常動作モード時に、前記フィードバッククロック信号と参照クロック信号に基づいて前記出力クロック信号の周波数が所望の周波数となるように前記制御電圧を生成する制御電圧生成回路と、校正モード時に、前記フィードバッククロック信号と前記参照クロック信号に基づいて前記補正コードを生成する補正コード生成回路とを有し、前記校正モード時に、前記制御電圧生成回路は、固定の前記制御電圧を出力し、前記補正コード生成回路は、前記フィードバッククロック信号の周波数と前記参照クロック信号の周波数が所望の関係となるように前記補正コードを調整する。
　製造条件又は使用条件による固定電流の変動を抑制することで、固定電流の変動に起因する、発振周波数の変動を抑制した上で、可変電流及び固定電流の合計の電流量に応じた周波数の出力クロック信号を生成することができる。
図１は、本実施形態による半導体集積回路の構成例を示すブロック図である。 図２は、ＰＬＬ回路の構成例を示す図である。 図３は、補正コードと出力クロック信号の周波数との関係を示すグラフである。 図４は、制御電圧と出力クロック信号の周波数との関係を示すグラフである。 図５は、電圧制御発振器の構成例を示す回路図である。 図６は、固定電流生成部の構成例を示す回路図である。 図７は、固定電流生成部の他の構成例を示す回路図である。 図８は、固定電流生成部のさらに他の構成例を示す回路図である。 図９は、チャージポンプ回路とループフィルタの構成例を示す回路図である。 図１０は、周波数比較器の構成例を示すブロック図である。 図１１は、補正コードの調整方法を説明するための図である。 図１２は、周波数比較器の処理方法を示すフローチャートである。
　図１は、本実施形態による半導体集積回路１００の構成例を示すブロック図である。半導体集積回路１００は、内部回路１０１と、送受信回路１０２を有する。送受信回路１０２は、位相ロックループ回路（ＰＬＬ回路）１１１と、送信回路１１２と、受信回路１１３を有する。
　内部回路１０１は、送信回路１１２に送信データを送信し、受信回路１１３から受信データを受信し、モード信号ＭＤとパワーダウン信号ＰＤと参照クロック信号ＲＣＬＫをＰＬＬ回路１１１に出力する。モード信号ＭＤは、校正モードでは１であり、通常動作モードでは０である。
　ＰＬＬ回路１１１は、位相同期回路であり、モード信号ＭＤとパワーダウン信号ＰＤと参照クロック信号ＲＣＬＫを受けとり、出力クロック信号ＯＣＬＫを生成する。ＰＬＬ回路１１１は、高精度の出力クロック信号ＯＣＬＫを生成することができる。送信回路１１２は、出力クロック信号ＯＣＬＫを用いて、上記の送信データを基に送信信号を送信する。受信回路１１３は、出力クロック信号ＯＣＬＫを用いて、受信信号を受信し、受信データを内部回路１０１に出力する。出力クロック信号ＯＣＬＫは、シングルエンド信号又は差動信号である。
　送信回路１１２のデータ送信と受信回路１１３のデータ受信の高速化に伴い、ＰＬＬ回路１１１が生成する出力クロック信号ＯＣＬＫは、高周波数化と低ジッタ化の両立が必要である。
　図２は、図１のＰＬＬ回路１１１の構成例を示す図である。ＰＬＬ回路１１１は、参照クロック信号ＲＣＬＫとパワーダウン信号ＰＤとモード信号ＭＤを受けとり、出力クロック信号ＯＣＬＫを出力する。
　ＰＬＬ回路１１１は、周波数比較器２０１と、制御電圧生成回路２０２と、電圧制御発振器（ＶＣＯ）２０３と、分周器２０４を有する。制御電圧生成回路２０２は、位相周波数検出器（ＰＦＤ）２１１と、チャージポンプ回路２１２と、ループフィルタ（ＬＰＦ）２１３を有する。電圧制御発振器２０３は、発振回路であり、固定電流生成部２２１と、可変電流生成部２２２と、複数のバッファ２２３～２２６を有する。
　固定電流生成部２２１は、補正コードに応じた電流量の固定電流を生成し、その固定電流に応じた電流をバッファ２２３～２２６の各々に流すようにバッファ２２３～２２６を制御する。
　可変電流生成部２２２は、制御電圧Ｖｃに応じた電流量の可変電流を生成し、その可変電流に応じた電流をバッファ２２３～２２６の各々に流すようにバッファ２２３～２２６を制御する。
　バッファ２２３～２２６は、それぞれ、差動信号の入力端子Ｉｐ及びＩｎと、差動信号の出力端子Ｏｐ及びＯｎを有する。初段のバッファ２２３の出力端子Ｏｐ及びＯｎは、それぞれ、次段のバッファ２２４の入力端子Ｉｐ及びＩｎに接続される。バッファ２２４の出力端子Ｏｐ及びＯｎは、それぞれ、次段のバッファ２２５の入力端子Ｉｐ及びＩｎに接続される。バッファ２２５の出力端子Ｏｐ及びＯｎは、それぞれ、最終段のバッファ２２６の入力端子Ｉｐ及びＩｎに接続される。最終段のバッファ２２６の出力端子Ｏｐ及びＯｎは、それぞれ、初段のバッファ２２３の入力端子Ｉｎ及びＩｐに接続される。
　バッファ２２３～２２６は、可変電流生成部２２２が生成した可変電流及び固定電流生成部２２１が生成した固定電流の合計の電流量に応じた周波数の差動の出力クロック信号ＯＣＬＫを生成する。図４に示すように、制御電圧Ｖｃが低いほど、可変電流生成部２２２が生成する可変電流が大きくなり、可変電流と固定電流の合計の電流量が多くなり、出力クロック信号ＯＣＬＫの周波数が高くなる。
　分周器２０４は、フィードバック回路であり、シングルエンドの出力クロック信号ＯＣＬＫに基づいてフィードバッククロック信号ＦＢＣＬＫを生成する。具体的には、分周器２０４は、モード信号ＭＤが０であり、通常動作モードである場合には、第１の分周比で出力クロック信号ＯＣＬＫを分周することにより、フィードバッククロック信号ＦＢＣＬＫを生成して出力する。また、分周器２０４は、モード信号ＭＤが１であり、校正モードである場合には、第１の分周比とは異なる第２の分周比で出力クロック信号ＯＣＬＫを分周することにより、フィードバッククロック信号ＢＬＫを生成して出力する。例えば、分周器２０４は、第１の分周比を有する分周器と第２の分周比を有する分周器を含む２個の分周器を備え、モード信号ＭＤに応じて、それら２個の分周器のいずれかを選択するように構成することで実現することができる。
　制御電圧生成回路２０２は、モード信号ＭＤが０であり、通常動作モードである場合には、フィードバッククロック信号ＦＢＣＬＫと参照クロック信号ＲＣＬＫに基づいて出力クロック信号ＯＣＬＫの周波数が所望の周波数となるように制御電圧Ｖｃを生成する。具体的には、例えば、制御電圧生成回路２０２は、通常動作モードでは、フィードバッククロック信号ＦＢＣＬＫの位相と参照クロック信号ＲＣＬＫの位相との差が小さくなるように、制御電圧Ｖｃを調整する。また、制御電圧生成回路２０２は、パワーダウン信号ＰＤを基に停止する。
　また、制御電圧生成回路２０２は、モード信号ＭＤが１であり、校正モードである場合には、固定の制御電圧Ｖｃを出力する。
　位相周波数検出器２１１は、フィードバッククロック信号ＦＢＣＬＫの位相と参照クロック信号ＲＣＬＫの位相を比較する。位相周波数検出器２１１は、フィードバッククロック信号ＦＢＣＬＫの位相が参照クロック信号ＲＣＬＫの位相より遅れている場合には、出力クロック信号ＯＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫの周波数を高くするため、ハイレベルパルスのダウン信号ＤＮを図９のチャージポンプ回路２１２に出力する。また、位相周波数検出器２１１は、フィードバッククロック信号ＦＢＣＬＫの位相が参照クロック信号ＲＣＬＫの位相より進んでいる場合には、出力クロック信号ＯＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫの周波数を低くするため、ローレベルパルスのアップ信号ＸＵＰを図９のチャージポンプ回路２１２に出力する。
　チャージポンプ回路２１２は、モード信号ＭＤが０（通常動作モード）であり、パワーダウン信号ＰＤが０である場合には、ハイレベルパルスのダウン信号ＤＮが入力された場合には、制御電圧Ｖｃを低くし、ローレベルパルスのアップ信号ＸＵＰが入力された場合には、制御電圧Ｖｃを高くする。
　また、チャージポンプ回路２１２は、モード信号ＭＤが１（校正モード）であり、パワーダウン信号ＰＤが０である場合には、固定の制御電圧Ｖｃを出力する。また、チャージポンプ回路２１２は、パワーダウン信号ＰＤが１である場合には、停止する。
　ループフィルタ２１３は、制御電圧Ｖｃを可変電流生成部２２２に出力する。このとき、ループフィルタ２１３は、極端な周波数変動を抑えるために、制御電圧Ｖｃの変動を緩やかにする。ループフィルタ２１３は、例えば、制御電圧Ｖｃの高周波成分を低減するローパスフィルタである。
　周波数比較器２０１は、補正コード生成回路であり、モード信号ＭＤが１（校正モード）である場合には、フィードバッククロック信号ＦＢＣＬＫと参照クロック信号ＲＣＬＫに基づいて補正コードＣＤを生成する。周波数比較器２０１は、モード信号ＭＤが１（校正モード）である場合には、フィードバッククロック信号ＦＢＣＬＫの周波数と参照クロック信号ＲＣＬＫの周波数が所望の関係となるように補正コードＣＤを調整する。具体的には、例えば、周波数比較器２０１は、モード信号ＭＤが１（校正モード）である場合には、フィードバッククロック信号ＦＲＣＬＫの周波数と参照クロック信号ＲＣＬＫの周波数との差が小さくなるように、補正コードＣＤを調整する。例えば、周波数比較器２０１は、モード信号ＭＤが１（校正モード）である場合には、フィードバッククロック信号ＦＲＣＬＫの周波数と参照クロック信号ＲＣＬＫの周波数との差が所望の最小値に等しいか、又は、所望の最小値より小さくなった場合の補正コードＣＤを保持する。また、周波数比較器２０１は、モード信号ＭＤが０（通常動作モード）である場合には、上記の保持した補正コードＣＤを固定電流生成部２２１に出力する。
　図３は、補正コードＣＤと出力クロック信号ＯＣＬＫの周波数ｆとの関係を示すグラフである。固定電流生成部２２１は、補正コードＣＤが大きいほど、生成する電流を大きくし、出力クロック信号ＯＣＬＫの周波数を高くする。出力クロック信号ＯＣＬＫの周波数ｆは、補正コードＣＤに対して、単調増加する。なお、出力クロック信号ＯＣＬＫの周波数ｆは、補正コードＣＤに対して、単調減少するようにしてもよい。
　図４は、モード信号ＭＤが０（通常動作モード）である場合の制御電圧Ｖｃと出力クロック信号ＯＣＬＫの周波数ｆとの関係を示すグラフである。周波数特性４０１は、図２のＰＬＬ回路１１１の周波数特性である。周波数特性４０２は、図２のＰＬＬ回路１１１に対して、周波数比較器２０１及び固定電流生成部２２１を削除し、発振周波数の最大値が削除前の回路と同等になるように調整を行った場合の周波数特性である。
　周波数特性４０２は、制御電圧Ｖｃが所定電圧より高い場合には、出力クロック信号ＯＣＬＫの周波数ｆがベース周波数ｆ０になる。ベース周波数ｆ０は、固定電流生成部２２１が補正コードＣＤに応じて生成する固定電流により決まる。また、分周器２０４は、通常動作モードと校正モードとで、異なる分周比で出力クロック信号ＯＣＬＫを分周することができる。分周器２０４は、校正モードの時の分周比より、ベース周波数ｆ０を制御することができる。
　また、周波数特性４０１は、周波数特性４０２に対して、制御電圧Ｖｃに対する出力クロック信号ＯＣＬＫの周波数ｆの傾きが小さい。この傾きは、固定電流生成部２２１が生成する固定電流と可変電流生成部２２２が生成する可変電流との比により決まる。
　周波数特性４０２は、傾きが大きいので、制御電圧Ｖｃの変動による出力クロック信号ＯＣＬＫの周波数ｆの変動が大きくなり、出力クロック信号ＯＣＬＫのジッタが増加してしまう。
　これに対し、周波数特性４０１は、傾きが小さいので、制御電圧Ｖｃの変動による出力クロック信号ＯＣＬＫの周波数ｆの変動が小さくなり、出力クロック信号ＯＣＬＫのジッタを低減することができる。ＰＬＬ回路１１１は、周波数特性４０１の傾きを小さくしたまま、高周波数の出力クロック信号ＯＣＬＫを生成することができる。
　しかし、ベース周波数ｆ０は、製造条件又は使用条件により変動してしまうため、周波数特性４０１を安定させることが困難である。そこで、ＰＬＬ回路１１１は、周波数比較器２０１を設けることにより、固定電流生成部２２１が生成する固定電流が、製造条件又は使用条件により変動することで、ベース周波数ｆ０が、製造条件又は使用条件により変動することを抑制する。これにより、ＰＬＬ回路１１１は、ベース周波数ｆ０の変動を低減し、安定した周波数特性４０１を得ることができる。
　図５は、図２の電圧制御発振器２０３の構成例を示す回路図である。図５では、バッファ２２３～２２６のうちのバッファ２２３の構成のみを示すが、バッファ２２４～２２６もバッファ２２３と同様の構成を有する。
　電圧制御発振器２０３は、固定電流生成部２２１と、可変電流生成部２２２と、バッファ２２３～２２６を有する。固定電流生成部２２１は、ｐチャネル電界効果トランジスタ５０１と、電流源５０２，５０３と、ｎチャネル電界効果トランジスタ５０４を有する。
　ｐチャネル電界効果トランジスタ５０１は、ソースが電源電位ノードに接続され、ゲートがドレインに接続される。電流源５０２は、ｐチャネル電界効果トランジスタ５０１のドレインと基準電位ノードとの間に接続され、補正コードＣＤに応じて、ｐチャネル電界効果トランジスタ５０１に流れる電流を制御する。基準電位ノードは、例えば、グランド電位ノードである。ｐチャネル電界効果トランジスタ５０１のゲートは、ｐチャネル電界効果トランジスタ５２１及び５２４のゲートに接続され、カレントミラーを構成する。
　ｎチャネル電界効果トランジスタ５０４は、ソースが基準電位ノードに接続され、ゲートがドレインに接続される。電流源５０３は、ｎチャネル電界効果トランジスタ５０４のドレインと電源電位ノードとの間に接続され、補正コードＣＤに応じて、ｎチャネル電界効果トランジスタ５０４に流れる電流を制御する。ｎチャネル電界効果トランジスタ５０４のゲートは、ｎチャネル電界効果トランジスタ５２７に接続され、カレントミラーを構成する。
　固定電流生成部２２１は、補正コードＣＤに応じた電流量の固定電流をｐチャネル電界効果トランジスタ５０１及びｎチャネル電界効果トランジスタ５０４に流す。
　可変電流生成部２２２は、ｐチャネル電界効果トランジスタ５１１と、ｎチャネル電界効果トランジスタ５１２を有する。ｐチャネル電界効果トランジスタ５１１は、ソースが電源電位ノードに接続され、ゲートが制御電圧Ｖｃのノードに接続され、ドレインがｎチャネル電界効果トランジスタ５１２のドレインに接続される。ｎチャネル電界効果トランジスタ５１２は、ゲートがドレインに接続され、ソースが基準電位ノードに接続される。ｐチャネル電界効果トランジスタ５１１は、制御電圧Ｖｃが低いほど、大きな電流をｐチャネル電界効果トランジスタ５１１及びｎチャネル電界効果トランジスタ５１２に流す。
　ｐチャネル電界効果トランジスタ５１１のゲートは、ｐチャネル電界効果トランジスタ５２２及び５２３のゲートに接続され、カレントミラーを構成する。ｎチャネル電界効果トランジスタ５１２のゲートは、ｎチャネル電界効果トランジスタ５２８のゲートに接続され、カレントミラーを構成する。
　可変電流生成部２２２は、制御電圧Ｖｃに応じた電流量の可変電流をｎチャネル電界効果トランジスタ５１２に流す。
　バッファ２２３は、ｐチャネル電界効果トランジスタ５２１～５２４と、ｎチャネル電界効果トランジスタ５２５～５２８を有する。ｐチャネル電界効果トランジスタ５２１は、ソースが電源電位ノードに接続され、ゲートがｐチャネル電界効果トランジスタ５０１のゲートに接続され、ドレインが出力端子Ｏｎに接続される。ｐチャネル電界効果トランジスタ５２２は、ソースが電源電位ノードに接続され、ゲートがｐチャネル電界効果トランジスタ５１１のゲートに接続され、ドレインが出力端子Ｏｎに接続される。ｐチャネル電界効果トランジスタ５２３は、ソースが電源電位ノードに接続され、ゲートがｐチャネル電界効果トランジスタ５１１のゲートに接続され、ドレインが出力端子Ｏｐに接続される。ｐチャネル電界効果トランジスタ５２４は、ソースが電源電位ノードに接続され、ゲートがｐチャネル電界効果トランジスタ５０１のゲートに接続され、ドレインが出力端子Ｏｐに接続される。
　ｐチャネル電界効果トランジスタ５２１及び５２４には、ｐチャネル電界効果トランジスタ５０１に流れる電流に対して、同じ電流又は比例した電流が流れる。ｐチャネル電界効果トランジスタ５２２及び５２３には、ｐチャネル電界効果トランジスタ５１１に流れる電流に対して、同じ電流又は比例した電流が流れる。
　ｎチャネル電界効果トランジスタ５２５は、ドレインが出力端子Ｏｎに接続され、ゲートが入力端子Ｉｐに接続され、ソースがノードＮ１に接続される。ｎチャネル電界効果トランジスタ５２６は、ドレインが出力端子Ｏｐに接続され、ゲートが入力端子Ｉｎに接続され、ソースがノードＮ１に接続される。ｎチャネル電界効果トランジスタ５２５及び５２６は、差動対を構成する。
　ｎチャネル電界効果トランジスタ５２７は、ドレインがノードＮ１に接続され、ゲートがｎチャネル電界効果トランジスタ５０４のゲートに接続され、ソースが基準電位ノードに接続される。ｎチャネル電界効果トランジスタ５２８は、ドレインがノードＮ１に接続され、ゲートがｎチャネル電界効果トランジスタ５１２のゲートに接続され、ソースが基準電位ノードに接続される。
　ｎチャネル電界効果トランジスタ５２７には、ｎチャネル電界効果トランジスタ５０４に流れる電流に対して、同じ電流又は比例した電流が流れる。ｎチャネル電界効果トランジスタ５２８には、ｎチャネル電界効果トランジスタ５１２に流れる電流に対して、同じ電流又は比例した電流が流れる。
　バッファ２２３～２２６は、それぞれ、入力端子Ｉｐ及びＩｎに差動信号を受けとり、出力端子Ｏｐ及びＯｎから差動信号を出力する。バッファ２２３～２２６は、可変電流生成部２２２に流れる可変電流及び固定電流生成部２２１に流れる固定電流の合計の電流量に応じた周波数の出力クロック信号ＯＣＬＫを生成する。合計の電流量が多いほど、出力クロック信号ＯＣＬＫの周波数が高くなる。
　図６は、図５の固定電流生成部２２１の構成例を示す回路図である。固定電流生成部２２１は、抵抗６０１～６０６と、ｎチャネル電界効果トランジスタ５０４，６０７～６０９と、インバータ６１０～６１２と、ｐチャネル電界効果トランジスタ５０１，６１３～６１５を有する。補正コードＣＤは、補正コードＣＤ０～ＣＤｘを有する。
　ｐチャネル電界効果トランジスタ５０１は、ソースが電源電位ノードに接続され、ゲートが図５のｐチャネル電界効果トランジスタ５２１及び５２４のゲートに接続され、ドレインがゲートに接続される。
　抵抗６０１は、ｐチャネル電界効果トランジスタ５０１のドレインとｎチャネル電界効果トランジスタ６０７のドレインとの間に接続される。抵抗６０２は、ｐチャネル電界効果トランジスタ５０１のドレインとｎチャネル電界効果トランジスタ６０８のドレインとの間に接続される。抵抗６０３は、ｐチャネル電界効果トランジスタ５０１のドレインとｎチャネル電界効果トランジスタ６０９のドレインとの間に接続される。
　ｎチャネル電界効果トランジスタ６０７は、ゲートが補正コードＣＤ０のノードに接続され、ソースが基準電位ノードに接続される。ｎチャネル電界効果トランジスタ６０８は、ゲートが補正コードＣＤ１のノードに接続され、ソースが基準電位ノードに接続される。ｎチャネル電界効果トランジスタ６０９は、ゲートが補正コードＣＤｘのノードに接続され、ソースが基準電位ノードに接続される。
　インバータ６１０は、補正コードＣＤ０の論理反転信号をｐチャネル電界効果トランジスタ６１３のゲートに出力する。インバータ６１１は、補正コードＣＤ１の論理反転信号をｐチャネル電界効果トランジスタ６１４のゲートに出力する。インバータ６１２は、補正コードＣＤｘの論理反転信号をｐチャネル電界効果トランジスタ６１５のゲートに出力する。
　ｐチャネル電界効果トランジスタ６１３～６１５のソースは、電源電位ノードに接続される。抵抗６０４は、ｐチャネル電界効果トランジスタ６１３のドレインとｎチャネル電界効果トランジスタ５０４のドレインとの間に接続される。抵抗６０５は、ｐチャネル電界効果トランジスタ６１４のドレインとｎチャネル電界効果トランジスタ５０４のドレインとの間に接続される。抵抗６０６は、ｐチャネル電界効果トランジスタ６１５のドレインとｎチャネル電界効果トランジスタ５０４のドレインとの間に接続される。
　ｎチャネル電界効果トランジスタ５０４は、ゲートがドレインに接続され、ソースが基準電位ノードに接続される。また、ｎチャネル電界効果トランジスタ５０４のゲートは、図５のｎチャネル電界効果トランジスタ５２７のゲートに接続される。
　図７は、図５の固定電流生成部２２１の他の構成例を示す回路図である。固定電流生成部２２１は、電流源７０１，７０２と、ｎチャネル電界効果トランジスタ５０４，７０３～７０９と、インバータ７１０～７１２と、ｐチャネル電界効果トランジスタ５０１，７１３～７１９を有する。補正コードＣＤは、補正コードＣＤ０～ＣＤｘを有する。
　ｐチャネル電界効果トランジスタ５０１は、ソースが電源電位ノードに接続され、ゲートが図５のｐチャネル電界効果トランジスタ５２１及び５２４のゲートに接続され、ドレインがゲートに接続される。
　電流源７０１は、電源電位ノードとｎチャネル電界効果トランジスタ７０６のドレインとの間に接続される。ｎチャネル電界効果トランジスタ７０６は、ゲートがドレインに接続され、ソースが基準電位ノードに接続される。
　ｎチャネル電界効果トランジスタ７０３は、ドレインがｐチャネル電界効果トランジスタ５０１のドレインに接続され、ゲートが補正コードＣＤ０のノードに接続され、ソースがｎチャネル電界効果トランジスタ７０７のドレインに接続される。ｎチャネル電界効果トランジスタ７０７は、ゲートがｎチャネル電界効果トランジスタ７０６のゲートに接続され、ソースが基準電位ノードに接続される。
　ｎチャネル電界効果トランジスタ７０４は、ドレインがｐチャネル電界効果トランジスタ５０１のドレインに接続され、ゲートが補正コードＣＤ１のノードに接続され、ソースがｎチャネル電界効果トランジスタ７０８のドレインに接続される。ｎチャネル電界効果トランジスタ７０８は、ゲートがｎチャネル電界効果トランジスタ７０６のゲートに接続され、ソースが基準電位ノードに接続される。
　ｎチャネル電界効果トランジスタ７０５は、ドレインがｐチャネル電界効果トランジスタ５０１のドレインに接続され、ゲートが補正コードＣＤｘのノードに接続され、ソースがｎチャネル電界効果トランジスタ７０９のドレインに接続される。ｎチャネル電界効果トランジスタ７０９は、ゲートがｎチャネル電界効果トランジスタ７０６のゲートに接続され、ソースが基準電位ノードに接続される。
　ｐチャネル電界効果トランジスタ７１３は、ソースが電源電位ノードに接続され、ゲートがドレインに接続される。電流源７０２は、ｐチャネル電界効果トランジスタ７１３のドレインと基準電位ノードとの間に接続される。
　ｐチャネル電界効果トランジスタ７１４は、ソースが電源電位ノードに接続され、ゲートがｐチャネル電界効果トランジスタ７１３のゲートに接続され、ドレインがｐチャネル電界効果トランジスタ７１７のソースに接続される。インバータ７１０は、補正コードＣＤ０の論理反転信号をｐチャネル電界効果トランジスタ７１７のゲートに出力する。ｐチャネル電界効果トランジスタ７１７のドレインは、ｎチャネル電界効果トランジスタ５０４のドレインに接続される。
　ｐチャネル電界効果トランジスタ７１５は、ソースが電源電位ノードに接続され、ゲートがｐチャネル電界効果トランジスタ７１３のゲートに接続され、ドレインがｐチャネル電界効果トランジスタ７１８のソースに接続される。インバータ７１１は、補正コードＣＤ１の論理反転信号をｐチャネル電界効果トランジスタ７１８のゲートに出力する。ｐチャネル電界効果トランジスタ７１８のドレインは、ｎチャネル電界効果トランジスタ５０４のドレインに接続される。
　ｐチャネル電界効果トランジスタ７１６は、ソースが電源電位ノードに接続され、ゲートがｐチャネル電界効果トランジスタ７１３のゲートに接続され、ドレインがｐチャネル電界効果トランジスタ７１９のソースに接続される。インバータ７１２は、補正コードＣＤｘの論理反転信号をｐチャネル電界効果トランジスタ７１９のゲートに出力する。ｐチャネル電界効果トランジスタ７１９のドレインは、ｎチャネル電界効果トランジスタ５０４のドレインに接続される。
　ｎチャネル電界効果トランジスタ５０４は、ゲートがドレインに接続され、ソースが基準電位ノードに接続される。また、ｎチャネル電界効果トランジスタ５０４のゲートは、図５のｎチャネル電界効果トランジスタ５２７のゲートに接続される。
　図８は、図５の固定電流生成部２２１のさらに他の構成例を示す回路図である。固定電流生成部２２１は、ｐチャネル電界効果トランジスタ５０１，８０１と抵抗８０２～８０４と、ｎチャネル電界効果トランジスタ５０４，８０５～８０７を有する。補正コードＣＤは、補正コードＣＤ０～ＣＤｘを有する。
　ｐチャネル電界効果トランジスタ５０１は、ソースが電源電位ノードに接続され、ゲートが図５のｐチャネル電界効果トランジスタ５２１及び５２４のゲートに接続され、ドレインがｎチャネル電界効果トランジスタ５０４のドレインに接続される。
　ｎチャネル電界効果トランジスタ５０４は、ドレインがゲートに接続され、ゲートが図５のｎチャネル電界効果トランジスタ５２７のゲートに接続され、ソースが基準電位ノードに接続される。
　ｐチャネル電界効果トランジスタ８０１は、ソースが電源電位ノードに接続され、ゲートがｐチャネル電界効果トランジスタ５０１のゲートに接続され、ドレインがゲートに接続される。
　抵抗８０２は、ｐチャネル電界効果トランジスタ８０１のドレインとｎチャネル電界効果トランジスタ８０５のドレインとの間に接続される。ｎチャネル電界効果トランジスタ８０５は、ゲートが補正コードＣＤ０のノードに接続され、ソースが基準電位ノードに接続される。
　抵抗８０３は、ｐチャネル電界効果トランジスタ８０１のドレインとｎチャネル電界効果トランジスタ８０６のドレインとの間に接続される。ｎチャネル電界効果トランジスタ８０６は、ゲートが補正コードＣＤ１のノードに接続され、ソースが基準電位ノードに接続される。
　抵抗８０４は、ｐチャネル電界効果トランジスタ８０１のドレインとｎチャネル電界効果トランジスタ８０７のドレインとの間に接続される。ｎチャネル電界効果トランジスタ８０７は、ゲートが補正コードＣＤｘのノードに接続され、ソースが基準電位ノードに接続される。
　図９は、図２のチャージポンプ回路２１２とループフィルタ２１３の構成例を示す回路図である。チャージポンプ回路２１２は、チャージポンプ部９０１と、固定電圧生成部９０２と、インバータ９０３～９０５と、論理和（ＯＲ）回路９０６，９０７を有する。
　チャージポンプ部９０１は、電流源９１１と、ｐチャネル電界効果トランジスタ９１２～９１６と、ｎチャネル電界効果トランジスタ９１７～９２２を有する。固定電圧生成部９０２は、ｐチャネル電界効果トランジスタ９３１と、抵抗９３２，９３３と、ｎチャネル電界効果トランジスタ９３４を有する。
　モード信号ＭＤは、１が校正モードを示し、０が通常動作モードを示す。パワーダウン信号ＰＤは、１がパワーダウンモードを示し、０が動作モードを示す。
　インバータ９０３は、モード信号ＭＤの論理反転信号を出力する。論理和回路９０６は、インバータ９０３の出力信号とパワーダウン信号ＰＤとの論理和信号を出力する。インバータ９０４は、論理和回路９０６の出力信号の論理反転信号を出力する。
　論理和回路９０７は、モード信号ＭＤとパワーダウン信号ＰＤとの論理和信号を出力する。インバータ９０５は、論理和回路９０７の出力信号の論理反転信号を出力する。
　電流源９１１は、電源電位ノードとｎチャネル電界効果トランジスタ９１８のドレインとの間に接続される。ｎチャネル電界効果トランジスタ９１８のソースは、基準電位ノードに接続される。ｎチャネル電界効果トランジスタ９１９は、ドレインがｎチャネル電界効果トランジスタ９１８のゲートに接続され、ゲートが論理和回路９０７の出力端子に接続され、ソースが基準電位ノードに接続される。
　ｐチャネル電界効果トランジスタ９１２は、ソースがｎチャネル電界効果トランジスタ９１８のドレインに接続され、ゲートが論理和回路９０７の出力端子に接続され、ドレインがｎチャネル電界効果トランジスタ９１８のゲートに接続される。ｎチャネル電界効果トランジスタ９１７は、ドレインがｎチャネル電界効果トランジスタ９１８のドレインに接続され、ゲートがインバータ９０５の出力端子に接続され、ソースがｎチャネル電界効果トランジスタ９１８のゲートに接続される。
　ｐチャネル電界効果トランジスタ９１４は、ソースが電源電位ノードに接続され、ゲートがドレインに接続される。ｎチャネル電界効果トランジスタ９２０は、ドレインがｐチャネル電界効果トランジスタ９１４のドレインに接続され、ゲートがｎチャネル電界効果トランジスタ９１８のゲートに接続され、ソースが基準電位ノードに接続される。
　ｐチャネル電界効果トランジスタ９１３は、ソースが電源電位ノードに接続され、ゲートがインバータ９０５の出力端子に接続され、ドレインがｐチャネル電界効果トランジスタ９１４のゲートに接続される。
　ｐチャネル電界効果トランジスタ９１５は、ソースが電源電位ノードに接続され、ゲートがｐチャネル電界効果トランジスタ９１４のゲートに接続され、ドレインがｐチャネル電界効果トランジスタ９１６のソースに接続される。ｐチャネル電界効果トランジスタ９１６は、ゲートがアップ信号ＸＵＰのノードに接続され、ドレインがノードＮ２に接続される。
　ｎチャネル電界効果トランジスタ９２１は、ドレインがノードＮ２に接続され、ゲートがダウン信号ＤＮのノードに接続され、ソースがｎチャネル電界効果トランジスタ９２２のドレインに接続される。ｎチャネル電界効果トランジスタ９２２は、ゲートがｎチャネル電界効果トランジスタ９１８のゲートに接続され、ソースが基準電位ノードに接続される。
　ｐチャネル電界効果トランジスタ９３１は、ソースが電源電位ノードに接続され、ゲートが論理和回路９０６の出力端子に接続される。抵抗９３２は、ｐチャネル電界効果トランジスタ９３１のドレインとノードＮ２との間に接続される。抵抗９３３は、ノードＮ２とｎチャネル電界効果トランジスタ９３４のドレインとの間に接続される。ｎチャネル電界効果トランジスタ９３４は、ゲートがインバータ９０４の出力端子に接続され、ソースが基準電位ノードに接続される。
　ループフィルタ２１３は、抵抗９４１と、容量９４２，９４３を有し、極端な周波数変動を抑えるために、ノードＮ２の制御電圧Ｖｃの変動を緩やかにする。ループフィルタ２１３は、例えば、ノードＮ２の制御電圧Ｖｃの高周波数成分を低減するローパスフィルタである。抵抗９４１と容量９４２の直列接続回路は、ノードＮ２と基準電位ノードとの間に接続される。容量９４３は、ノードＮ２と基準電位ノードとの間に接続される。
　まず、パワーダウン信号ＰＤが１（パワーダウンモード）である場合を説明する。ｐチャネル電界効果トランジスタ９１２とｎチャネル電界効果トランジスタ９１７がオフ状態になる。ｎチャネル電界効果トランジスタ９１９がオン状態になり、ｎチャネル電界効果トランジスタ９１８，９２０及び９２２がオフ状態になる。ｐチャネル電界効果トランジスタ９１３がオン状態になり、ｐチャネル電界効果トランジスタ９１４及び９１５がオフ状態になる。ｐチャネル電界効果トランジスタ９３１とｎチャネル電界効果トランジスタ９３４がオフ状態になる。これにより、チャージポンプ回路２１２には電流が流れず、消費電力を低減することができる。
　次に、パワーダウン信号ＰＤが０であり、モード信号ＭＤが０（通常動作モード）である場合を説明する。ｐチャネル電界効果トランジスタ９１２とｎチャネル電界効果トランジスタ９１７がオン状態になる。ｎチャネル電界効果トランジスタ９１９がオフ状態になる。ｐチャネル電界効果トランジスタ９１３がオフ状態になる。ｐチャネル電界効果トランジスタ９３１とｎチャネル電界効果トランジスタ９３４がオフ状態になる。
　フィードバッククロック信号ＦＢＣＬＫの位相が参照クロック信号ＲＣＬＫの位相より進んでいる場合には、アップ信号ＸＵＰがローレベルパルスになり、ｐチャネル電界効果トランジスタ９１６がオンする。すると、容量９４３が充電され、ノードＮ２の制御電圧Ｖｃが上昇し、出力クロック信号ＯＣＬＫの周波数が下降し、フィードバッククロック信号ＦＢＣＬＫの位相が遅れる。
　また、フィードバッククロック信号ＦＢＣＬＫの位相が参照クロック信号ＲＣＬＫの位相より遅れている場合には、ダウン信号ＤＮがハイレベルパルスになり、ｎチャネル電界効果トランジスタ９２１がオン状態になる。すると、容量９４３が放電し、ノードＮ２の制御電圧Ｖｃが下降し、出力クロック信号ＯＣＬＫの周波数が上昇し、フィードバッククロック信号ＦＢＣＬＫの位相が進む。
　また、フィードバッククロック信号ＦＢＣＬＫの位相が参照クロック信号ＲＣＬＫの位相と同じ場合には、アップ信号ＸＵＰがハイレベルになり、ダウン信号ＤＮがローレベルになり、ｐチャネル電界効果トランジスタ９１６とｎチャネル電界効果トランジスタ９２１がオフ状態になる。ノードＮ２の制御電圧Ｖｃが維持され、出力クロック信号ＯＣＬＫの周波数が維持され、フィードバッククロック信号ＦＢＣＬＫの位相が維持される。
　以上のように、チャージポンプ回路２１２は、フィードバッククロック信号ＦＢＣＬＫの位相と参照クロック信号ＲＣＬＫの位相との差が小さくなるように、制御電圧Ｖｃを調整する。
　次に、パワーダウン信号ＰＤが０であり、モード信号ＭＤが１（校正モード）である場合を説明する。ｐチャネル電界効果トランジスタ９１２とｎチャネル電界効果トランジスタ９１７がオフ状態になる。ｎチャネル電界効果トランジスタ９１９がオン状態になり、ｎチャネル電界効果トランジスタ９１８，９２０及び９２２がオフ状態になる。ｐチャネル電界効果トランジスタ９１３がオン状態になり、ｐチャネル電界効果トランジスタ９１４及び９１５がオフ状態になる。ｐチャネル電界効果トランジスタ９３１とｎチャネル電界効果トランジスタ９３４がオン状態になる。固定電圧生成部９０２は、抵抗９３２及び９３３の分圧により、固定の制御電圧Ｖｃを出力する。なお、固定電圧生成部９０２は、固定の制御電圧Ｖｃとして電源電位を出力してもよい。チャージポンプ部９０１は、電流が流れず、停止する。
　図１０は、図２の周波数比較器２０１の構成例を示すブロック図である。周波数比較器２０１は、カウンタ１００１～１００３とコントローラ１００４を有する。モード信号ＭＤが０から１に変化すると、カウンタ１００１～１００３とコントローラ１００４は、リセットされる。カウンタ１００１は、測定期間のカウントを開始する。コントローラ１００４は、初期値の補正コードＣＤを出力する。カウンタ１００２は、参照クロック信号ＲＣＬＫのパルス数のカウントを開始する。カウンタ１００３は、フィードバッククロック信号ＦＢＣＬＫのパルス数のカウントを開始する。
　カウンタ１００１は、測定期間が経過すると、コントローラ１００４に更新信号を出力する。すると、コントローラ１００４は、カウンタ１００２によりカウントされた測定期間内の参照クロック信号ＲＣＬＫのクロック数と、カウンタ１００３によりカウントされた測定期間内のフィードバッククロック信号ＦＢＣＬＫのクロック数とを比較する。
　例えば、図３に示すように、固定電流生成部２２１が、補正コードＣＤが大きいほど、固定電流の電流量を多くし、出力クロック信号ＯＣＬＫの周波数を高くする場合を説明する。図１１に示すように、コントローラ１００４は、測定期間内のフィードバッククロック信号ＦＢＣＬＫのパルス数が測定期間内の参照クロック信号ＲＣＬＫのパルス数より少ない場合には、補正コードＣＤを１段階増加させ、出力クロック信号ＯＣＬＫとフィードバッククロック信号ＦＢＣＬＫの周波数を上昇させる。また、コントローラ１００４は、測定期間内のフィードバッククロック信号ＦＢＣＬＫのパルス数が測定期間内の参照クロック信号ＲＣＬＫのパルス数より多い場合には、補正コードＣＤを１段階減少させ、出力クロック信号ＯＣＬＫとフィードバッククロック信号ＦＢＣＬＫの周波数を下降させる。また、コントローラ１００４は、測定期間内のフィードバッククロック信号ＦＢＣＬＫのパルス数と測定期間内の参照クロック信号ＲＣＬＫのパルス数とが同じ場合には、補正コードＣＤを保持し、出力クロック信号ＯＣＬＫとフィードバッククロック信号ＦＢＣＬＫの周波数を保持する。
　その後、コントローラ１００４は、測定期間内のフィードバッククロック信号ＦＢＣＬＫのパルス数と測定期間内の参照クロック信号ＲＣＬＫのパルス数との差が所望の最小値より大きい場合には、カウンタ１００１～１００３にリセット信号ＲＳＴを出力し、カウンタ１００１～１００３をリセットする。そして、リセット後、カウンタ１００１～１００３とコントローラ１００４は、上記の処理を繰り返す。
　コントローラ１００４は、測定期間内のフィードバッククロック信号ＦＢＣＬＫのパルス数と測定期間内の参照クロック信号ＲＣＬＫのパルス数との差が所望の最小値に等しいか、又は、所望の最小値より小さい場合には、補正コードＣＤを保持し、校正モードを終了し、通常動作モードに移行する。通常動作モードでは、コントローラ１００４は、上記の保持した補正コードＣＤを固定電流生成部２２１に出力する。
　以上のように、コントローラ１００４は、調整部であり、校正モードでは、フィードバッククロック信号ＦＢＣＬＫのパルス数（周波数）と参照クロック信号ＲＣＬＫのパルス数（周波数）との差が小さくなるように、補正コードＣＤを調整する。
　図１２は、図１０の周波数比較器２０１の処理方法を示すフローチャートである。周波数比較器２０１は、例えば、ＰＬＬ回路１１１の電源オン時、又は一定時間間隔で、図１２の処理を行う。
　ステップＳ１２０１では、内部回路１０１は、モード信号ＭＤを０から１にし、校正モードに移行する。
　次に、ステップＳ１２０２では、コントローラ１００４は、カウンタ１００１～１００３とコントローラ１００４をリセットする。コントローラ１００４は、初期値の補正コードＣＤを出力する。カウンタ１００１は、一定期間のカウントを開始する。
　次に、ステップＳ１２０３では、カウンタ１００２は、一定期間内の参照クロック信号ＲＣＬＫのパルス数をカウントする。カウンタ１００３は、一定期間内のフィードバッククロック信号ＦＢＣＬＫのパルス数をカウントする。
　次に、ステップＳ１２０４では、コントローラ１００４は、一定期間内の参照クロック信号ＲＣＬＫのパルス数と、一定期間内のフィードバッククロック信号ＦＢＣＬＫのパルス数とを比較する。コントローラ１００４は、一定期間内のフィードバッククロック信号ＦＢＣＬＫのパルス数が一定期間内の参照クロック信号ＲＣＬＫのパルス数より少ない場合には、ステップＳ１２０５に進む。また、コントローラ１００４は、一定期間内のフィードバッククロック信号ＦＢＣＬＫのパルス数が一定期間内の参照クロック信号ＲＣＬＫのパルス数より多い場合には、ステップＳ１２０６に進む。また、コントローラ１００４は、一定期間内のフィードバッククロック信号ＦＢＣＬＫのパルス数が一定期間内の参照クロック信号ＲＣＬＫのパルス数と同じ場合には、ステップＳ１２０７に進む。
　ステップＳ１２０５では、コントローラ１００４は、補正コードＣＤを１段階増加させ、ステップＳ１２０８に進む。
　ステップＳ１２０６では、コントローラ１００４は、補正コードＣＤを１段階減少させ、ステップＳ１２０８に進む。
　ステップＳ１２０７では、コントローラ１００４は、現在の補正コードＣＤを保持し、ステップＳ１２０８に進む。
　ステップＳ１２０８では、コントローラ１００４は、補正コードＣＤに変化がない場合、補正コードＣＤの増加から補正コードＣＤの減少に変化した場合、又は、補正コードＣＤの減少から補正コードＣＤの増加に変化した場合には、ステップＳ１２１０に進む。また、コントローラ１００４は、補正コードＣＤの増減の方向が変化しない場合、すなわち、補正コードＣＤに変化があり、かつ、補正コードＣＤの増加から補正コードＣＤの減少に変化せず、かつ、補正コードＣＤの減少から補正コードＣＤの増加に変化していない場合には、ステップＳ１２０９に進む。
　ステップＳ１２０９では、コントローラ１００４は、カウンタ１００１～１００３をリセットし、ステップＳ１２０３に戻り、上記の処理を繰り返す。
　ステップＳ１２１０では、コントローラ１００４は、補正コードＣＤを保持する。内部回路１０１は、モード信号ＭＤを０から１にし、通常動作モードに移行する。通常動作モードでは、コントローラ１００４は、その保持した補正コードＣＤを固定電流生成部２２１に出力する。
　次に、固定電流生成部２２１が、補正コードＣＤが大きいほど、固定電流の電流量を少なくし、出力クロック信号ＯＣＬＫの周波数を低くする場合を説明する。コントローラ１００４は、測定期間内のフィードバッククロック信号ＦＢＣＬＫのパルス数が測定期間内の参照クロック信号ＲＣＬＫのパルス数より少ない場合には、補正コードＣＤを１段階減少させ、出力クロック信号ＯＣＬＫとフィードバッククロック信号ＦＢＣＬＫの周波数を上昇させる。また、コントローラ１００４は、測定期間内のフィードバッククロック信号ＦＢＣＬＫのパルス数が測定期間内の参照クロック信号ＲＣＬＫのパルス数より多い場合には、補正コードＣＤを１段階増加させ、出力クロック信号ＯＣＬＫとフィードバッククロック信号ＦＢＣＬＫの周波数を下降させる。また、コントローラ１００４は、測定期間内のフィードバッククロック信号ＦＢＣＬＫのパルス数と測定期間内の参照クロック信号ＲＣＬＫのパルス数とが同じ場合には、補正コードＣＤを保持し、出力クロック信号ＯＣＬＫとフィードバッククロック信号ＦＢＣＬＫの周波数を保持する。
　その後、コントローラ１００４は、測定期間内のフィードバッククロック信号ＦＢＣＬＫのパルス数と測定期間内の参照クロック信号ＲＣＬＫのパルス数との差が所望の最小値より大きい場合には、カウンタ１００１～１００３にリセット信号ＲＳＴを出力し、カウンタ１００１～１００３をリセットする。そして、リセット後、カウンタ１００１～１００３とコントローラ１００４は、上記の処理を繰り返す。
　コントローラ１００４は、測定期間内のフィードバッククロック信号ＦＢＣＬＫのパルス数と測定期間内の参照クロック信号ＲＣＬＫのパルス数との差が所望の最小値に等しいか、又は、所望の最小値より小さい場合には、補正コードＣＤを保持し、校正モードを終了し、通常動作モードに移行する。通常動作モードでは、コントローラ１００４は、上記の保持した補正コードＣＤを固定電流生成部２２１に出力する。
　例えば、コントローラ１００４は、補正コードＣＤに変化がない場合、もしくは、補正コードＣＤの増加から補正コードＣＤの減少に変化した場合、又は、補正コードＣＤの減少から前記補正コードの増加に変化した場合には、補正コードＣＤを保持し、出力クロック信号ＯＣＬＫとフィードバッククロック信号ＦＢＣＬＫの周波数を保持する。
　以上のように、周波数比較器２０１は、フィードバッククロック信号ＦＢＣＬＫの周波数と参照クロック信号ＲＣＬＫの周波数との差が小さくなるように、補正コードＣＤを調整する。固定電流生成部２２１は、その補正コードＣＤを基に固定電流を生成するので、製造条件又は使用条件による固定電流の変動を抑制することができる。バッファ２２３～２２６は、可変電流生成部２２２の可変電流及び固定電流生成部２２１の固定電流の合計の電流量に応じた周波数の出力クロック信号ＯＣＬＫを生成するので、図４の周波数特性４０１を安定させることができる。電圧制御発振器２０３は、図４の周波数特性４０１の傾きを小さくすることができるので、出力クロック信号ＯＣＬＫのジッタを低減することができる。
　なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
　製造条件又は使用条件による固定電流の変動を抑制することで、固定電流の変動に起因する、発振周波数の変動を抑制した上で、可変電流及び固定電流の合計の電流量に応じた周波数の出力クロック信号を生成することができる。

Claims (14)

  1. 　制御電圧に応じた電流量の可変電流を生成する可変電流生成部と補正コードに応じた電流量の固定電流を生成する固定電流生成部を含み、前記可変電流及び前記固定電流の合計の電流量に応じた周波数の出力クロック信号を生成する発振回路と、
    　前記出力クロック信号に基づいてフィードバッククロック信号を生成するフィードバック回路と、
    　通常動作モード時に、前記フィードバッククロック信号と参照クロック信号に基づいて前記出力クロック信号の周波数が所望の周波数となるように前記制御電圧を生成する制御電圧生成回路と、
    　校正モード時に、前記フィードバッククロック信号と前記参照クロック信号に基づいて前記補正コードを生成する補正コード生成回路とを有し、
    　前記校正モード時に、前記制御電圧生成回路は、固定の前記制御電圧を出力し、前記補正コード生成回路は、前記フィードバッククロック信号の周波数と前記参照クロック信号の周波数が所望の関係となるように前記補正コードを調整する位相同期回路。
  2. 　前記フィードバック回路は、前記出力クロック信号を分周することにより、前記フィードバッククロック信号を生成する分周器である請求項１に記載の位相同期回路。
  3. 　前記分周器は、
    　前記通常動作モード時に、第１の分周比で前記出力クロック信号を分周することにより、前記フィードバッククロック信号を生成し、
    　前記校正モード時に、前記第１の分周比とは異なる第２の分周比で前記出力クロック信号を分周することにより、した前記フィードバッククロック信号を生成する請求項２に記載の位相同期回路。
  4. 　前記制御電圧生成回路は、通常動作モード時に、前記フィードバッククロック信号の位相と前記参照クロック信号の位相との差が小さくなるように、前記制御電圧を調整する請求項１～３のいずれか１項に記載の位相同期回路。
  5. 　前記制御電圧生成回路は、前記制御電圧の変動を緩やかにするループフィルタを有する請求項１～４のいずれか１項に記載の位相同期回路。
  6. 　前記補正コード生成回路は、前記校正モード時に、前記フィードバッククロック信号の周波数と前記参照クロック信号の周波数との差が小さくなるように、前記補正コードを調整する請求項１～５のいずれか１項に記載の位相同期回路。
  7. 　前記補正コード生成回路は、
    　前記フィードバッククロック信号のパルス数をカウントする第１のカウンタと、
    　前記参照クロック信号のパルス数をカウントする第２のカウンタと、
    　前記フィードバッククロック信号のパルス数と前記参照クロック信号のパルス数との差が小さくなるように、前記補正コードを調整する調整部とを有する請求項１～６のいずれか１項に記載の位相同期回路。
  8. 　前記固定電流生成部は、前記補正コードが大きいほど、前記固定電流の電流量を多くし、
    　前記調整部は、前記フィードバッククロック信号のパルス数が前記参照クロック信号のパルス数より少ない場合には、前記補正コードを増加させ、前記フィードバッククロック信号のパルス数が前記参照クロック信号のパルス数より多い場合には、前記補正コードを減少させる請求項７に記載の位相同期回路。
  9. 　前記固定電流生成部は、前記補正コードが大きいほど、前記固定電流の電流量を少なくし、
    　前記調整部は、前記フィードバッククロック信号のパルス数が前記参照クロック信号のパルス数より少ない場合には、前記補正コードを減少させ、前記フィードバッククロック信号のパルス数が前記参照クロック信号のパルス数より多い場合には、前記補正コードを増加させる請求項７に記載の位相同期回路。
  10. 　前記調整部は、
    　前記校正モード時に、前記補正コードの増加から前記補正コードの減少に変化した場合、又は、前記補正コードの減少から前記補正コードの増加に変化した場合には、前記補正コードを保持し、
    　前記通常動作モード時に、前記保持した補正コードを前記固定電流生成部に出力する請求項８又は９に記載の位相同期回路。
  11. 　前記発振回路は、前記可変電流及び前記固定電流の合計の電流量に応じた周波数の出力クロック信号を生成する複数のバッファを有する請求項１～１０のいずれか１項に記載の位相同期回路。
  12. 　前記複数のバッファは、それぞれ、差動信号を受けとり、差動信号を出力する請求項１１に記載の位相同期回路。
  13. 　出力クロック信号を生成する位相同期回路と、
    　前記出力クロック信号を用いて、送信信号を送信する送信回路と、
    　前記出力クロック信号を用いて、受信信号を受信する受信回路とを有し、
    　前記位相同期回路は、
    　制御電圧に応じた電流量の可変電流を生成する可変電流生成部と補正コードに応じた電流量の固定電流を生成する固定電流生成部を含み、前記可変電流及び前記固定電流の合計の電流量に応じた周波数の前記出力クロック信号を生成する発振回路と、
    　前記出力クロック信号に基づいてフィードバッククロック信号を生成するフィードバック回路と、
    　通常動作モード時に、前記フィードバッククロック信号と参照クロック信号に基づいて前記出力クロック信号の周波数が所望の周波数となるように前記制御電圧を生成する制御電圧生成回路と、
    　校正モード時に、前記フィードバッククロック信号と前記参照クロック信号に基づいて前記補正コードを生成する補正コード生成回路とを有し、
    　前記校正モード時に、前記制御電圧生成回路は、固定の前記制御電圧を出力し、前記補正コード生成回路は、前記フィードバッククロック信号の周波数と前記参照クロック信号の周波数が所望の関係となるように前記補正コードを調整する送受信回路。
  14. 　送受信回路と、
    　前記送受信回路に送信データを送信し、前記送受信回路から受信データを受信する内部回路とを有し、
    　前記送受信回路は、
    　出力クロック信号を生成する位相同期回路と、
    　前記出力クロック信号を用いて、前記送信データを基に送信信号を送信する送信回路と、
    　前記出力クロック信号を用いて、受信信号を受信し、受信データを前記内部回路に出力する受信回路とを有し、
    　前記位相同期回路は、
    　制御電圧に応じた電流量の可変電流を生成する可変電流生成部と補正コードに応じた電流量の固定電流を生成する固定電流生成部を含み、前記可変電流及び前記固定電流の合計の電流量に応じた周波数の前記出力クロック信号を生成する発振回路と、
    　前記出力クロック信号に基づいてフィードバッククロック信号を生成するフィードバック回路と、
    　通常動作モード時に、前記フィードバッククロック信号と参照クロック信号に基づいて前記出力クロック信号の周波数が所望の周波数となるように前記制御電圧を生成する制御電圧生成回路と、
    　校正モード時に、前記フィードバッククロック信号と前記参照クロック信号に基づいて前記補正コードを生成する補正コード生成回路とを有し、
    　前記校正モード時に、前記制御電圧生成回路は、固定の前記制御電圧を出力し、前記補正コード生成回路は、前記フィードバッククロック信号の周波数と前記参照クロック信号の周波数が所望の関係となるように前記補正コードを調整する半導体集積回路。
PCT/JP2020/006858 2020-02-20 2020-02-20 位相同期回路、送受信回路及び半導体集積回路 WO2021166176A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2022501521A JPWO2021166176A1 (ja) 2020-02-20 2020-02-20
PCT/JP2020/006858 WO2021166176A1 (ja) 2020-02-20 2020-02-20 位相同期回路、送受信回路及び半導体集積回路
CN202080096686.2A CN115104260A (zh) 2020-02-20 2020-02-20 相位同步电路、收发电路以及半导体集成电路
US17/877,481 US11757457B2 (en) 2020-02-20 2022-07-29 Phase synchronization circuit, transmission and reception circuit, and semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/006858 WO2021166176A1 (ja) 2020-02-20 2020-02-20 位相同期回路、送受信回路及び半導体集積回路

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/877,481 Continuation US11757457B2 (en) 2020-02-20 2022-07-29 Phase synchronization circuit, transmission and reception circuit, and semiconductor integrated circuit

Publications (1)

Publication Number Publication Date
WO2021166176A1 true WO2021166176A1 (ja) 2021-08-26

Family

ID=77390766

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/006858 WO2021166176A1 (ja) 2020-02-20 2020-02-20 位相同期回路、送受信回路及び半導体集積回路

Country Status (4)

Country Link
US (1) US11757457B2 (ja)
JP (1) JPWO2021166176A1 (ja)
CN (1) CN115104260A (ja)
WO (1) WO2021166176A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210126766A1 (en) * 2018-07-10 2021-04-29 Socionext Inc. Phase synchronization circuit, transmission and reception circuit, and integrated circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216675A (ja) * 1999-01-22 2000-08-04 Nec Ic Microcomput Syst Ltd 逓倍ｐｌｌ回路及びその制御方法
JP2008124687A (ja) * 2006-11-10 2008-05-29 Matsushita Electric Ind Co Ltd Ｐｌｌ回路及び信号送受信システム
JP2012034212A (ja) * 2010-07-30 2012-02-16 Fujitsu Semiconductor Ltd 位相ロックループ回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6552618B2 (en) * 2000-12-13 2003-04-22 Agere Systems Inc. VCO gain self-calibration for low voltage phase lock-loop applications
JP2002290212A (ja) 2001-03-27 2002-10-04 Nec Corp 電圧制御発振器
US7786771B2 (en) 2008-05-27 2010-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Phase lock loop (PLL) with gain control
JP2010239483A (ja) 2009-03-31 2010-10-21 Panasonic Corp Ｄｌｌ回路
JP2010273386A (ja) 2010-08-16 2010-12-02 Renesas Electronics Corp 電圧制御発振器
JP2012191275A (ja) 2011-03-09 2012-10-04 Toshiba Corp Ｖｃｏ回路
US8816782B2 (en) * 2011-05-10 2014-08-26 Freescale Semiconductor, Inc. Phase locked loop circuit having a voltage controlled oscillator with improved bandwidth
KR101904749B1 (ko) * 2012-05-10 2018-10-08 삼성전자주식회사 위상 고정 루프의 스위칭 및 위상 잡음 향상 기법을 적용한 트랜시버

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216675A (ja) * 1999-01-22 2000-08-04 Nec Ic Microcomput Syst Ltd 逓倍ｐｌｌ回路及びその制御方法
JP2008124687A (ja) * 2006-11-10 2008-05-29 Matsushita Electric Ind Co Ltd Ｐｌｌ回路及び信号送受信システム
JP2012034212A (ja) * 2010-07-30 2012-02-16 Fujitsu Semiconductor Ltd 位相ロックループ回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210126766A1 (en) * 2018-07-10 2021-04-29 Socionext Inc. Phase synchronization circuit, transmission and reception circuit, and integrated circuit
US11777701B2 (en) * 2018-07-10 2023-10-03 Socionext Inc. Phase synchronization circuit, transmission and reception circuit, and integrated circuit

Also Published As

Publication number Publication date
US20220368334A1 (en) 2022-11-17
US11757457B2 (en) 2023-09-12
CN115104260A (zh) 2022-09-23
JPWO2021166176A1 (ja) 2021-08-26

Similar Documents

Publication Publication Date Title
JP4991193B2 (ja) 周波数可変発振器
US6664861B2 (en) Method and apparatus for stable phase-locked looping
US7586347B1 (en) Clock generator with self-bias bandwidth control
US6825731B2 (en) Voltage controlled oscillator with frequency stabilized and PLL circuit using the same
TWI478483B (zh) 壓控振盪器、ｐｌｌ電路、時脈產生器以及ｈｄｍｉ傳送實體層
US7355486B2 (en) Current controlled oscillation device and method having wide frequency range
US7602253B2 (en) Adaptive bandwidth phase locked loop with feedforward divider
US20100127739A1 (en) Spread spectrum control pll circuit and its start-up method
TWI381649B (zh) 於寬頻範圍具有穩定增益之電壓控制型振盪器
WO2010096832A2 (en) Symmetric load delay cell oscillator
KR101027676B1 (ko) 위상 동기 장치
CN111416616B (zh) 具有宽频率覆盖的pll
US6275116B1 (en) Method, circuit and/or architecture to improve the frequency range of a voltage controlled oscillator
US11757457B2 (en) Phase synchronization circuit, transmission and reception circuit, and semiconductor integrated circuit
JP2010135956A (ja) Ｐｌｌ回路およびその制御方法
JP2012160927A (ja) 遅延制御回路、チャージポンプ回路、及びチャージポンプ回路における充放電電流制御方法
TWI387206B (zh) 功率供應補償之電壓及電流供應器
JP4393111B2 (ja) ハーフレートｃｄｒ回路
JP6312197B2 (ja) クロック生成回路
JP2006211376A (ja) Ｐｌｌ回路及びそのプログラム
US7113014B1 (en) Pulse width modulator
JP4735870B2 (ja) 電圧制御発振器、周波数シンセサイザおよび発振周波数制御方法
CN109842410B (zh) 分频器和包括该分频器的收发器
JP3382131B2 (ja) Ｐｌｌ回路
JP2013016995A (ja) Ｐｌｌ回路

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20920628

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022501521

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20920628

Country of ref document: EP

Kind code of ref document: A1