CN115104260A - 相位同步电路、收发电路以及半导体集成电路 - Google Patents

相位同步电路、收发电路以及半导体集成电路 Download PDF

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Abstract

本发明涉及相位同步电路、收发电路以及半导体集成电路。相位同步电路具有：振荡电路(203)，包含生成与控制电压对应的电流量的可变电流的可变电流生成部(222)和生成与修正码对应的电流量的固定电流的固定电流生成部(221)，并生成与可变电流以及固定电流合计的电流量对应的频率的输出时钟信号；反馈电路(204)，基于输出时钟信号来生成反馈时钟信号；控制电压生成电路(202)，在通常动作模式时，基于反馈时钟信号和参照时钟信号生成控制电压，以使输出时钟信号的频率成为所希望的频率；以及修正码生成电路(201)，在校正模式时，基于反馈时钟信号和参照时钟信号来生成修正码，在校正模式时，控制电压生成电路输出固定的控制电压。

Description

相位同步电路、收发电路以及半导体集成电路
技术领域
本发明涉及相位同步电路、收发电路以及半导体集成电路。
背景技术
在专利文献1中，公开了具有多个反相差分放大器的电压控制振荡器。多个反相差分放大器以串联的方式连接，将与用于施加偏置频率的恒定电压对应的电流和与用于控制振荡频率的控制电压对应的电流相加，以与相加后的电流对应的频率来振荡。
在专利文献2中，公开了具有环形振荡器、控制电流生成单元、以及恒定电流生成单元的VCO电路。对环形振荡器而言，奇数个反相器以环状连接。控制电流生成单元生成对输入的控制电压进行电压—电流转换而得的控制电流，并将该控制电流作为电源电流向环形振荡器供给。恒定电流生成单元生成恒定电流，并将该恒定电流作为叠加于控制电流的电源电流向环形振荡器供给。
在专利文献3中，公开了具有生成延迟时钟的延迟电路、输出延迟时钟与输入时钟的相位差信号的相位比较电路、以及输出相位差信号对应的相位差电压的电荷泵电路的DLL电路。低通滤波电路除去电荷泵电路输出的高频成分。延迟控制电路具有将低通滤波电路的输出电压转换为电流的第一电压—电流转换电路、和将基准电压转换为电流的第二电压—电流转换电路。运算电路将从第一电压—电流转换电路输出的相位差电流减去从第二电压—电流转换电路输出的基准电流，输出将该相减结果的电流与偏置电流相加而成的电流。电流—电压转换电路将从运算电路输出的电流转换为电压，并将由该电压构成的控制电压输出至延迟电路。
在专利文献4中，公开了具有相位检测器、环路滤波器、以及电压控制振荡器的锁相环(PLL)电路。相位检测器生成表示PLL输入信号与输出信号之间的频率差的控制信号。环路滤波器响应于控制信号而生成第一电压信号以及第二电压信号。电压控制振荡器具有动态电压增益控制电路。电压控制振荡器根据第一电压信号以及第二电压信号来变更输出信号的频率。动态电压增益控制电路根据第一电压信号的电压摆幅来供给偏置信号。
专利文献1：日本特开2010—273386号公报
专利文献2：日本特开2012—191275号公报
专利文献3：日本特开2010—239483号公报
专利文献4：美国专利第7786771号说明书
电压控制振荡器将与控制电压对应的电流(可变电流)与偏置电流(固定电流)相加，并以与相加后的电流对应的频率来振荡。然而，存在以下课题，即，偏置电流因制造条件或者使用条件而变动，起因于该偏置电流的变动而振荡频率变动。
发明内容
本发明的目的在于，通过抑制制造条件或者使用条件导致的固定电流的变动，从而能够在抑制了起因于固定电流的变动的振荡频率的变动的基础上，生成与可变电流以及固定电流合计的电流量对应的频率的输出时钟信号。
相位同步电路具有：振荡电路，包含生成与控制电压对应的电流量的可变电流的可变电流生成部和生成与修正码对应的电流量的固定电流的固定电流生成部，上述振荡电路生成与上述可变电流以及上述固定电流合计的电流量对应的频率的输出时钟信号；反馈电路，基于上述输出时钟信号来生成反馈时钟信号；控制电压生成电路，在通常动作模式时，基于上述反馈时钟信号和参照时钟信号生成上述控制电压，以使上述输出时钟信号的频率成为所希望的频率；以及修正码生成电路，在校正模式时，基于上述反馈时钟信号和上述参照时钟信号来生成上述修正码，在上述校正模式时，上述控制电压生成电路输出固定的上述控制电压，上述修正码生成电路调整上述修正码，以使上述反馈时钟信号的频率与上述参照时钟信号的频率成为所希望的关系。
通过抑制制造条件或者使用条件导致的固定电流的变动，从而能够在抑制了起因于固定电流的变动的振荡频率的变动的基础上，生成与可变电流以及固定电流合计的电流量对应的频率的输出时钟信号。
附图说明
图1是表示本实施方式的半导体集成电路的结构例的框图。
图2是表示PLL电路的结构例的图。
图3是表示修正码与输出时钟信号的频率的关系的图表。
图4是表示控制电压与输出时钟信号的频率的关系的图表。
图5是表示电压控制振荡器的结构例的电路图。
图6是表示固定电流生成部的结构例的电路图。
图7是表示固定电流生成部的另一结构例的电路图。
图8是表示固定电流生成部的又一结构例的电路图。
图9是表示电荷泵电路与环路滤波器的结构例的电路图。
图10是表示频率比较器的结构例的框图。
图11是用于对修正码的调整方法进行说明的图。
图12是表示频率比较器的处理方法的流程图。
具体实施方式
图1是示出本实施方式的半导体集成电路100的结构例的框图。半导体集成电路100具有内部电路101和收发电路102。收发电路102具有锁相环电路(PLL电路)111、发送电路112、以及接收电路113。
内部电路101将发送数据发送至发送电路112，从接收电路113接收接收数据，将模式信号MD、断电信号PD、以及参照时钟信号RCLK输出至PLL电路111。模式信号MD在校正模式下为1，在通常动作模式下为0。
PLL电路111是相位同步电路，接受模式信号MD、断电信号PD、以及参照时钟信号RCLK，生成输出时钟信号OCLK。PLL电路111能够生成高精度的输出时钟信号OCLK。发送电路112使用输出时钟信号OCLK，基于上述的发送数据来发送发送信号。接收电路113使用输出时钟信号OCLK，接收接收信号，并将接收数据输出至内部电路101。输出时钟信号OCLK是单端信号或者差分信号。
伴随着发送电路112的数据发送和接收电路113的数据接收的高速化，PLL电路111所生成的输出时钟信号OCLK需要兼顾高频率化和低抖动化。
图2是示出图1的PLL电路111的结构例的图。PLL电路111接受参照时钟信号RCLK、断电信号PD、以及模式信号MD，输出输出时钟信号OCLK。
PLL电路111具有频率比较器201、控制电压生成电路202、电压控制振荡器(VCO)203、以及分频器204。控制电压生成电路202具有相位频率检测器(PFD)211、电荷泵电路212、以及环路滤波器(LPF)213。电压控制振荡器203是振荡电路，具有固定电流生成部221、可变电流生成部222、以及多个缓冲器223～226。
固定电流生成部221生成与修正码对应的电流量的固定电流，控制缓冲器223～226，以使与该固定电流对应的电流流过缓冲器223～226的每一个。
可变电流生成部222生成与控制电压Vc对应的电流量的可变电流，控制缓冲器223～226，以使与该可变电流对应的电流流过缓冲器223～226的每一个。
缓冲器223～226分别具有差分信号的输入端子Ip以及In、和差分信号的输出端子Op以及On。第一级的缓冲器223的输出端子Op以及On分别连接于下一级的缓冲器224的输入端子Ip以及In。缓冲器224的输出端子Op以及On分别连接于下一级的缓冲器225的输入端子Ip以及In。缓冲器225的输出端子Op以及On分别连接于末级的缓冲器226的输入端子Ip以及In。末级的缓冲器226的输出端子Op以及On分别连接于第一级的缓冲器223的输入端子In以及Ip。
缓冲器223～226生成与可变电流生成部222所生成的可变电流以及固定电流生成部221所生成的固定电流合计的电流量对应的频率的差分的输出时钟信号OCLK。如图4所示，控制电压Vc越低，则可变电流生成部222所生成的可变电流越大，可变电流和固定电流合计的电流量越多，输出时钟信号OCLK的频率越高。
分频器204是反馈电路，基于单端的输出时钟信号OCLK生成反馈时钟信号FBCLK。具体而言，分频器204在模式信号MD为0，而为通常动作模式的情况下，通过以第一分频比对输出时钟信号OCLK进行分频，来生成并输出反馈时钟信号FBCLK。另外，分频器204在模式信号MD为1，而为校正模式的情况下，通过以与第一分频比不同的第二分频比对输出时钟信号OCLK进行分频，来生成并输出反馈时钟信号BLK。例如，分频器204具备包含具有第一分频比的分频器和具有第二分频比的分频器的两个分频器，能够通过构成为根据模式信号MD来选择这两个分频器的任一个来实现。
控制电压生成电路202在模式信号MD为0，而为通常动作模式的情况下，基于反馈时钟信号FBCLK和参照时钟信号RCLK来生成控制电压Vc，以使输出时钟信号OCLK的频率成为所希望的频率。具体而言，例如，在通常动作模式下，控制电压生成电路202调整控制电压Vc，以使反馈时钟信号FBCLK的相位与参照时钟信号RCLK的相位之差变小。另外，控制电压生成电路202基于断电信号PD而停止。
另外，控制电压生成电路202在模式信号MD为1，而为校正模式的情况下，输出固定的控制电压Vc。
相位频率检测器211比较反馈时钟信号FBCLK的相位与参照时钟信号RCLK的相位。相位频率检测器211在反馈时钟信号FBCLK的相位相对于参照时钟信号RCLK的相位滞后的情况下，为了提高输出时钟信号OCLK以及反馈时钟信号FBCLK的频率，而将高电平脉冲的下降信号DN输出至图9的电荷泵电路212。另外，相位频率检测器211在反馈时钟信号FBCLK的相位与参照时钟信号RCLK的相位相比超前的情况下，为了降低输出时钟信号OCLK以及反馈时钟信号FBCLK的频率，而将低电平脉冲的上升信号XUP输出至图9的电荷泵电路212。
电荷泵电路212在模式信号MD为0(通常动作模式)，且断电信号PD为0的情况下，在输入了高电平脉冲的下降信号DN的情况下降低控制电压Vc，在输入了低电平脉冲的上升信号XUP的情况下提高控制电压Vc。
另外，电荷泵电路212在模式信号MD为1(校正模式)，且断电信号PD为0的情况下，输出固定的控制电压Vc。另外，电荷泵电路212在断电信号PD为1的情况下停止。
环路滤波器213将控制电压Vc输出至可变电流生成部222。此时，环路滤波器213为了抑制极端的频率变动而使控制电压Vc的变动缓慢。环路滤波器213例如是减少控制电压Vc的高频成分的低通滤波器。
频率比较器201是修正码生成电路，在模式信号MD为1(校正模式)的情况下，基于反馈时钟信号FBCLK和参照时钟信号RCLK来生成修正码CD。频率比较器201在模式信号MD为1(校正模式)的情况下，调整修正码CD，以使反馈时钟信号FBCLK的频率与参照时钟信号RCLK的频率成为所希望的关系。具体而言，例如，在模式信号MD为1(校正模式)的情况下，频率比较器201调整修正码CD，以使反馈时钟信号FRCLK的频率与参照时钟信号RCLK的频率之差变小。例如，频率比较器201在模式信号MD为1(校正模式)的情况下，将反馈时钟信号FRCLK的频率与参照时钟信号RCLK的频率之差与所希望的最小值相等、或者小于所希望的最小值的情况下的修正码CD保持。另外，频率比较器201在模式信号MD为0(通常动作模式)的情况下，将上述的保持的修正码CD输出至固定电流生成部221。
图3是示出修正码CD与输出时钟信号OCLK的频率f的关系的图表。修正码CD越大，则固定电流生成部221越增大生成的电流，越提高输出时钟信号OCLK的频率。输出时钟信号OCLK的频率f相对于修正码CD单调增加。此外，输出时钟信号OCLK的频率f也可以相对于修正码CD单调减少。
图4是示出模式信号MD为0(通常动作模式)的情况下的控制电压Vc与输出时钟信号OCLK的频率f的关系的图表。频率特性401是图2的PLL电路111的频率特性。频率特性402是针对图2的PLL电路111删除频率比较器201以及固定电流生成部221，并进行调整以使振荡频率的最大值与删除前的电路同等后的情况下的频率特性。
频率特性402在控制电压Vc高于规定电压的情况下，输出时钟信号OCLK的频率f为基频f0。基频f0根据固定电流生成部221根据修正码CD生成的固定电流决定。另外，分频器204能够在通常动作模式和校正模式下，以不同的分频比对输出时钟信号OCLK进行分频。分频器204能够根据校正模式时的分频比来控制基频f0。
另外，频率特性401相对于频率特性402而言，输出时钟信号OCLK的频率f相对于控制电压Vc的斜率较小。该斜率根据固定电流生成部221所生成的固定电流与可变电流生成部222所生成的可变电流之比决定。
频率特性402由于斜率较大，因此控制电压Vc的变动导致的输出时钟信号OCLK的频率f的变动较大，输出时钟信号OCLK的抖动增加。
与此相对的，频率特性401由于斜率较小，因此控制电压Vc的变动导致的输出时钟信号OCLK的频率f的变动较小，能够减少输出时钟信号OCLK的抖动。PLL电路111能够在减小频率特性401的斜率的状态下，生成高频率的输出时钟信号OCLK。
然而，由于基频f0因制造条件或者使用条件而变动，所以难以使频率特性401稳定。因此，PLL电路111通过设置频率比较器201，从而抑制以下情况，即，由于固定电流生成部221所生成的固定电流因制造条件或者使用条件而变动，而导致基频f0因制造条件或者使用条件而变动。由此，PLL电路111减少基频f0的变动，能够得到稳定的频率特性401。
图5是示出图2的电压控制振荡器203的结构例的电路图。在图5中，仅示出缓冲器223～226中的缓冲器223的结构，但缓冲器224～226也具有与缓冲器223相同的结构。
电压控制振荡器203具有固定电流生成部221、可变电流生成部222、以及缓冲器223～226。固定电流生成部221具有p沟道场效应晶体管501、电流源502、503、和n沟道场效应晶体管504。
p沟道场效应晶体管501的源极连接于电源电位节点，栅极连接于漏极。电流源502连接于p沟道场效应晶体管501的漏极与基准电位节点之间，根据修正码CD来控制流过p沟道场效应晶体管501的电流。基准电位节点例如是接地电位节点。p沟道场效应晶体管501的栅极连接于p沟道场效应晶体管521以及524的栅极，构成电流镜。
n沟道场效应晶体管504的源极连接于基准电位节点，栅极连接于漏极。电流源503连接于n沟道场效应晶体管504的漏极与电源电位节点之间，根据修正码CD，来控制流过n沟道场效应晶体管504的电流。n沟道场效应晶体管504的栅极连接于n沟道场效应晶体管527，构成电流镜。
固定电流生成部221使与修正码CD对应的电流量的固定电流流过p沟道场效应晶体管501以及n沟道场效应晶体管504。
可变电流生成部222具有p沟道场效应晶体管511、和n沟道场效应晶体管512。p沟道场效应晶体管511的源极连接于电源电位节点，栅极连接于控制电压Vc的节点，漏极连接于n沟道场效应晶体管512的漏极。n沟道场效应晶体管512的栅极连接于漏极，源极连接于基准电位节点。控制电压Vc越低，p沟道场效应晶体管511就使越大的电流流过p沟道场效应晶体管511以及n沟道场效应晶体管512。
p沟道场效应晶体管511的栅极连接于p沟道场效应晶体管522以及523的栅极，构成电流镜。n沟道场效应晶体管512的栅极连接于n沟道场效应晶体管528的栅极，构成电流镜。
可变电流生成部222使与控制电压Vc对应的电流量的可变电流流过n沟道场效应晶体管512。
缓冲器223具有p沟道场效应晶体管521～524、和n沟道场效应晶体管525～528。p沟道场效应晶体管521的源极连接于电源电位节点，栅极连接于p沟道场效应晶体管501的栅极，漏极连接于输出端子On。p沟道场效应晶体管522的源极连接于电源电位节点，栅极连接于p沟道场效应晶体管511的栅极，漏极连接于输出端子On。p沟道场效应晶体管523的源极连接于电源电位节点，栅极连接于p沟道场效应晶体管511的栅极，漏极连接于输出端子Op。p沟道场效应晶体管524的源极连接于电源电位节点，栅极连接于p沟道场效应晶体管501的栅极，漏极连接于输出端子Op。
在p沟道场效应晶体管521以及524流过相对于流过p沟道场效应晶体管501的电流相同的电流或者成比例的电流。在p沟道场效应晶体管522以及523流过相对于流过p沟道场效应晶体管511的电流相同的电流或者成比例的电流。
n沟道场效应晶体管525的漏极连接于输出端子On，栅极连接于输入端子Ip，源极连接于节点N1。n沟道场效应晶体管526的漏极连接于输出端子Op，栅极连接于输入端子In，源极连接于节点N1。n沟道场效应晶体管525以及526构成差分对。
n沟道场效应晶体管527的漏极连接于节点N1，栅极连接于n沟道场效应晶体管504的栅极，源极连接于基准电位节点。n沟道场效应晶体管528的漏极连接于节点N1，栅极连接于n沟道场效应晶体管512的栅极，源极连接于基准电位节点。
在n沟道场效应晶体管527流过相对于流过n沟道场效应晶体管504的电流相同的电流或者成比例的电流。在n沟道场效应晶体管528流过相对于流过n沟道场效应晶体管512的电流相同的电流或者成比例的电流。
缓冲器223～226分别在输入端子Ip以及In接受差分信号，从输出端子Op以及On输出差分信号。缓冲器223～226生成与流过可变电流生成部222的可变电流以及流过固定电流生成部221的固定电流合计的电流量对应的频率的输出时钟信号OCLK。合计的电流量越多，则输出时钟信号OCLK的频率越高。
图6是示出图5的固定电流生成部221的结构例的电路图。固定电流生成部221具有电阻601～606、n沟道场效应晶体管504、607～609、反相器610～612、以及p沟道场效应晶体管501、613～615。修正码CD具有修正码CD0～CDx。
p沟道场效应晶体管501的源极连接于电源电位节点，栅极连接于图5的p沟道场效应晶体管521以及524的栅极，漏极连接于栅极。
电阻601连接于p沟道场效应晶体管501的漏极与n沟道场效应晶体管607的漏极之间。电阻602连接于p沟道场效应晶体管501的漏极与n沟道场效应晶体管608的漏极之间。电阻603连接于p沟道场效应晶体管501的漏极与n沟道场效应晶体管609的漏极之间。
n沟道场效应晶体管607的栅极连接于修正码CD0的节点，源极连接于基准电位节点。n沟道场效应晶体管608的栅极连接于修正码CD1的节点，源极连接于基准电位节点。n沟道场效应晶体管609的栅极连接于修正码CDx的节点，源极连接于基准电位节点。
反相器610将修正码CD0的逻辑反转信号输出至p沟道场效应晶体管613的栅极。反相器611将修正码CD1的逻辑反转信号输出至p沟道场效应晶体管614的栅极。反相器612将修正码CDx的逻辑反转信号输出至p沟道场效应晶体管615的栅极。
p沟道场效应晶体管613～615的源极连接于电源电位节点。电阻604连接于p沟道场效应晶体管613的漏极与n沟道场效应晶体管504的漏极之间。电阻605连接于p沟道场效应晶体管614的漏极与n沟道场效应晶体管504的漏极之间。电阻606连接于p沟道场效应晶体管615的漏极与n沟道场效应晶体管504的漏极之间。
n沟道场效应晶体管504的栅极连接于漏极，源极连接于基准电位节点。另外，n沟道场效应晶体管504的栅极连接于图5的n沟道场效应晶体管527的栅极。
图7是示出图5的固定电流生成部221的另一结构例的电路图。固定电流生成部221具有电流源701、702、n沟道场效应晶体管504、703～709、反相器710～712、以及p沟道场效应晶体管501、713～719。修正码CD具有修正码CD0～CDx。
p沟道场效应晶体管501的源极连接于电源电位节点，栅极连接于图5的p沟道场效应晶体管521以及524的栅极，漏极连接于栅极。
电流源701连接于电源电位节点与n沟道场效应晶体管706的漏极之间。n沟道场效应晶体管706的栅极连接于漏极，源极连接于基准电位节点。
n沟道场效应晶体管703的漏极连接于p沟道场效应晶体管501的漏极，栅极连接于修正码CD0的节点，源极连接于n沟道场效应晶体管707的漏极。n沟道场效应晶体管707的栅极连接于n沟道场效应晶体管706的栅极，源极连接于基准电位节点。
n沟道场效应晶体管704的漏极连接于p沟道场效应晶体管501的漏极，栅极连接于修正码CD1的节点，源极连接于n沟道场效应晶体管708的漏极。n沟道场效应晶体管708的栅极连接于n沟道场效应晶体管706的栅极，源极连接于基准电位节点。
n沟道场效应晶体管705的漏极连接于p沟道场效应晶体管501的漏极，栅极连接于修正码CDx的节点，源极连接于n沟道场效应晶体管709的漏极。n沟道场效应晶体管709的栅极连接于n沟道场效应晶体管706的栅极，源极连接于基准电位节点。
p沟道场效应晶体管713的源极连接于电源电位节点，栅极连接于漏极。电流源702连接于p沟道场效应晶体管713的漏极与基准电位节点之间。
p沟道场效应晶体管714的源极连接于电源电位节点，栅极连接于p沟道场效应晶体管713的栅极，漏极连接于p沟道场效应晶体管717的源极。反相器710将修正码CD0的逻辑反转信号输出至p沟道场效应晶体管717的栅极。p沟道场效应晶体管717的漏极连接于n沟道场效应晶体管504的漏极。
p沟道场效应晶体管715的源极连接于电源电位节点，栅极连接于p沟道场效应晶体管713的栅极，漏极连接于p沟道场效应晶体管718的源极。反相器711将修正码CD1的逻辑反转信号输出至p沟道场效应晶体管718的栅极。p沟道场效应晶体管718的漏极连接于n沟道场效应晶体管504的漏极。
p沟道场效应晶体管716的源极连接于电源电位节点，栅极连接于p沟道场效应晶体管713的栅极，漏极连接于p沟道场效应晶体管719的源极。反相器712将修正码CDx的逻辑反转信号输出至p沟道场效应晶体管719的栅极。p沟道场效应晶体管719的漏极连接于n沟道场效应晶体管504的漏极。
n沟道场效应晶体管504的栅极连接于漏极，源极连接于基准电位节点。另外，n沟道场效应晶体管504的栅极连接于图5的n沟道场效应晶体管527的栅极。
图8是示出图5的固定电流生成部221的又一结构例的电路图。固定电流生成部221具有p沟道场效应晶体管501、801、电阻802～804、以及n沟道场效应晶体管504、805～807。修正码CD具有修正码CD0～CDx。
p沟道场效应晶体管501的源极连接于电源电位节点，栅极连接于图5的p沟道场效应晶体管521以及524的栅极，漏极连接于n沟道场效应晶体管504的漏极。
n沟道场效应晶体管504的漏极连接于栅极，栅极连接于图5的n沟道场效应晶体管527的栅极，源极连接于基准电位节点。
p沟道场效应晶体管801的源极连接于电源电位节点，栅极连接于p沟道场效应晶体管501的栅极，漏极连接于栅极。
电阻802连接于p沟道场效应晶体管801的漏极与n沟道场效应晶体管805的漏极之间。n沟道场效应晶体管805的栅极连接于修正码CD0的节点，源极连接于基准电位节点。
电阻803连接于p沟道场效应晶体管801的漏极与n沟道场效应晶体管806的漏极之间。n沟道场效应晶体管806的栅极连接于修正码CD1的节点，源极连接于基准电位节点。
电阻804连接于p沟道场效应晶体管801的漏极与n沟道场效应晶体管807的漏极之间。n沟道场效应晶体管807的栅极连接于修正码CDx的节点，源极连接于基准电位节点。
图9是示出图2的电荷泵电路212与环路滤波器213的结构例的电路图。电荷泵电路212具有电荷泵部901、固定电压生成部902、反相器903～905、以及逻辑和(OR)电路906、907。
电荷泵部901具有电流源911、p沟道场效应晶体管912～916、以及n沟道场效应晶体管917～922。固定电压生成部902具有p沟道场效应晶体管931、电阻932、933、以及n沟道场效应晶体管934。
对模式信号MD而言，1表示校正模式，0表示通常动作模式。对断电信号PD而言，1表示断电模式，0表示动作模式。
反相器903输出模式信号MD的逻辑反转信号。逻辑和电路906输出反相器903的输出信号与断电信号PD的逻辑和信号。反相器904输出逻辑和电路906的输出信号的逻辑反转信号。
逻辑和电路907输出模式信号MD与断电信号PD的逻辑和信号。反相器905输出逻辑和电路907的输出信号的逻辑反转信号。
电流源911连接于电源电位节点与n沟道场效应晶体管918的漏极之间。n沟道场效应晶体管918的源极连接于基准电位节点。n沟道场效应晶体管919的漏极连接于n沟道场效应晶体管918的栅极，栅极连接于逻辑和电路907的输出端子，源极连接于基准电位节点。
p沟道场效应晶体管912的源极连接于n沟道场效应晶体管918的漏极，栅极连接于逻辑和电路907的输出端子，漏极连接于n沟道场效应晶体管918的栅极。n沟道场效应晶体管917的漏极连接于n沟道场效应晶体管918的漏极，栅极连接于反相器905的输出端子，源极连接于n沟道场效应晶体管918的栅极。
p沟道场效应晶体管914的源极连接于电源电位节点，栅极连接于漏极。n沟道场效应晶体管920的漏极连接于p沟道场效应晶体管914的漏极，栅极连接于n沟道场效应晶体管918的栅极，源极连接于基准电位节点。
p沟道场效应晶体管913的源极连接于电源电位节点，栅极连接于反相器905的输出端子，漏极连接于p沟道场效应晶体管914的栅极。
p沟道场效应晶体管915的源极连接于电源电位节点，栅极连接于p沟道场效应晶体管914的栅极，漏极连接于p沟道场效应晶体管916的源极。p沟道场效应晶体管916的栅极连接于上升信号XUP的节点，漏极连接于节点N2。
n沟道场效应晶体管921的漏极连接于节点N2，栅极连接于下降信号DN的节点，源极连接于n沟道场效应晶体管922的漏极。n沟道场效应晶体管922的栅极连接于n沟道场效应晶体管918的栅极，源极连接于基准电位节点。
p沟道场效应晶体管931的源极连接于电源电位节点，栅极连接于逻辑和电路906的输出端子。电阻932连接于p沟道场效应晶体管931的漏极与节点N2之间。电阻933连接于节点N2与n沟道场效应晶体管934的漏极之间。n沟道场效应晶体管934的栅极连接于反相器904的输出端子，源极连接于基准电位节点。
环路滤波器213具有电阻941、和电容942、943，为了抑制极端的频率变动而使节点N2的控制电压Vc的变动缓慢。环路滤波器213例如是减少节点N2的控制电压Vc的高频率成分的低通滤波器。电阻941和电容942的串联连接电路连接于节点N2与基准电位节点之间。电容943连接于节点N2与基准电位节点之间。
首先，对断电信号PD为1(断电模式)的情况进行说明。p沟道场效应晶体管912和n沟道场效应晶体管917成为截止状态。n沟道场效应晶体管919成为接通状态，n沟道场效应晶体管918、920以及922成为截止状态。p沟道场效应晶体管913成为导通状态，p沟道场效应晶体管914以及915成为截止状态。p沟道场效应晶体管931和n沟道场效应晶体管934成为截止状态。由此，在电荷泵电路212未流过电流，而能够减少消耗电力。
接下来，对断电信号PD为0，模式信号MD为0(通常动作模式)的情况进行说明。p沟道场效应晶体管912和n沟道场效应晶体管917成为导通状态。n沟道场效应晶体管919成为截止状态。p沟道场效应晶体管913成为截止状态。p沟道场效应晶体管931和n沟道场效应晶体管934成为截止状态。
在反馈时钟信号FBCLK的相位与参照时钟信号RCLK的相位相比超前的情况下，上升信号XUP成为低电平脉冲，p沟道场效应晶体管916导通。然后，电容943被充电，节点N2的控制电压Vc上升，输出时钟信号OCLK的频率下降，反馈时钟信号FBCLK的相位滞后。
另外，在反馈时钟信号FBCLK的相位与参照时钟信号RCLK的相位相比滞后的情况下，下降信号DN成为高电平脉冲，n沟道场效应晶体管921成为导通状态。然后，电容943放电，节点N2的控制电压Vc下降，输出时钟信号OCLK的频率上升，反馈时钟信号FBCLK的相位超前。
另外，在反馈时钟信号FBCLK的相位与参照时钟信号RCLK的相位相同的情况下，上升信号XUP成为高电平，下降信号DN成为低电平，p沟道场效应晶体管916和n沟道场效应晶体管921成为截止状态。维持节点N2的控制电压Vc，维持输出时钟信号OCLK的频率，维持反馈时钟信号FBCLK的相位。
如以上那样，电荷泵电路212调整控制电压Vc，以使得反馈时钟信号FBCLK的相位与参照时钟信号RCLK的相位之差变小。
接下来，对断电信号PD为0，模式信号MD为1(校正模式)的情况进行说明。p沟道场效应晶体管912和n沟道场效应晶体管917成为截止状态。n沟道场效应晶体管919成为导通状态，n沟道场效应晶体管918、920以及922成为截止状态。p沟道场效应晶体管913成为导通状态，p沟道场效应晶体管914以及915成为截止状态。p沟道场效应晶体管931和n沟道场效应晶体管934成为导通状态。固定电压生成部902通过电阻932以及933的分压，来输出固定的控制电压Vc。此外，固定电压生成部902也可以输出电源电位作为固定的控制电压Vc。电荷泵部901不流过电流而停止。
图10是示出图2的频率比较器201的结构例的框图。频率比较器201具有计数器1001～1003和控制器1004。当模式信号MD从0变化为1时，计数器1001～1003和控制器1004被复位。计数器1001开始测定期间的计数。控制器10045输出初始值的修正码CD。计数器1002开始参照时钟信号RCLK的脉冲数的计数。计数器1003开始反馈时钟信号FBCLK的脉冲数的计数。
当经过测定期间时，计数器1001向控制器1004输出更新信号。然后，控制器1004对由计数器1002计数的测定期间内的参照时钟信号RCLK的时钟数与由计数器1003计数的测定期间内的反馈时钟信号FBCLK的时钟数进行比较。
例如，如图3所示，对修正码CD越大，则固定电流生成部221越增多固定电流的电流量，越提高输出时钟信号OCLK的频率的情况进行说明。如图11所示，控制器1004在测定期间内的反馈时钟信号FBCLK的脉冲数比测定期间内的参照时钟信号RCLK的脉冲数少的情况下，使修正码CD增加一级，使输出时钟信号OCLK和反馈时钟信号FBCLK的频率上升。另外，控制器1004在测定期间内的反馈时钟信号FBCLK的脉冲数比测定期间内的参照时钟信号RCLK的脉冲数多的情况下，使修正码CD减少一级，使输出时钟信号OCLK和反馈时钟信号FBCLK的频率下降。另外，控制器1004在测定期间内的反馈时钟信号FBCLK的脉冲数与测定期间内的参照时钟信号RCLK的脉冲数相同的情况下，保持修正码CD，保持输出时钟信号OCLK和反馈时钟信号FBCLK的频率。
之后，控制器1004在测定期间内的反馈时钟信号FBCLK的脉冲数与测定期间内的参照时钟信号RCLK的脉冲数之差大于所希望的最小值的情况下，向计数器1001～1003输出复位信号RST，将计数器1001～1003复位。然后，在复位后，计数器1001～1003和控制器1004重复上述的处理。
控制器1004在测定期间内的反馈时钟信号FBCLK的脉冲数与测定期间内的参照时钟信号RCLK的脉冲数之差与所希望的最小值相等、或者小于所希望的最小值的情况下，保持修正码CD，结束校正模式，移至通常动作模式。在通常动作模式下，控制器1004将上述的保持的修正码CD输出至固定电流生成部221。
如以上那样，控制器1004是调整部，在校正模式下，调整修正码CD，以使反馈时钟信号FBCLK的脉冲数(频率)与参照时钟信号RCLK的脉冲数(频率)之差变小。
图12是示出图10的频率比较器201的处理方法的流程图。频率比较器201例如在PLL电路111的电源接通时、或者以一定时间间隔，来进行图12的处理。
在步骤S1201中，内部电路101使模式信号MD从0变为1，移至校正模式。
接下来，在步骤S1202中，控制器1004将计数器1001～1003和控制器1004复位。控制器10045输出初始值的修正码CD。计数器1001开始一定期间的计数。
接下来，在步骤S1203中，计数器1002对一定期间内的参照时钟信号RCLK的脉冲数进行计数。计数器1003对一定期间内的反馈时钟信号FBCLK的脉冲数进行计数。
接下来，在步骤S1204中，控制器1004对一定期间内的参照时钟信号RCLK的脉冲数与一定期间内的反馈时钟信号FBCLK的脉冲数进行比较。控制器1004在一定期间内的反馈时钟信号FBCLK的脉冲数比一定期间内的参照时钟信号RCLK的脉冲数少的情况下，进入步骤S1205。另外，控制器1004在一定期间内的反馈时钟信号FBCLK的脉冲数比一定期间内的参照时钟信号RCLK的脉冲数多的情况下，进入步骤S1206。另外，控制器1004在一定期间内的反馈时钟信号FBCLK的脉冲数与定期间内的参照时钟信号RCLK的脉冲数相同的情况下，进入步骤S1207。
在步骤S1205中，控制器1004使修正码CD增加一级，进入步骤S1208。
在步骤S1206中，控制器1004使修正码CD减少一级，进入步骤S1208。
在步骤S1207中，控制器1004保持当前的修正码CD，进入步骤S1208。
在步骤S1208中，控制器1004在修正码CD没有变化的情况、从修正码CD的增加变化为修正码CD的减少的情况、或者从修正码CD的减少变化为修正码CD的增加的情况下，进入步骤S1210。另外，控制器1004在修正码CD的增减的方向未变化的情况、即在修正码CD有变化，并且未从修正码CD的增加变化为修正码CD的减少，并且未从修正码CD的减少变化为修正码CD的增加的情况下，进入步骤S1209。
在步骤S1209中，控制器1004将计数器1001～1003复位，返回步骤S1203，重复上述的处理。
在步骤S1210中，控制器1004保持修正码CD。内部电路101使模式信号MD从0变为1，移至通常动作模式。在通常动作模式下，控制器1004将该保持的修正码CD输出至固定电流生成部221。
接下来，对修正码CD越大，则固定电流生成部221越减少固定电流的电流量，越降低输出时钟信号OCLK的频率的情况进行说明。控制器1004在测定期间内的反馈时钟信号FBCLK的脉冲数比测定期间内的参照时钟信号RCLK的脉冲数少的情况下，使修正码CD减少一级，使输出时钟信号OCLK和反馈时钟信号FBCLK的频率上升。另外，控制器1004在测定期间内的反馈时钟信号FBCLK的脉冲数比测定期间内的参照时钟信号RCLK的脉冲数多的情况下，使修正码CD增加一级，使输出时钟信号OCLK和反馈时钟信号FBCLK的频率下降。另外，控制器1004在测定期间内的反馈时钟信号FBCLK的脉冲数与测定期间内的参照时钟信号RCLK的脉冲数相同的情况下，保持修正码CD，保持输出时钟信号OCLK和反馈时钟信号FBCLK的频率。
之后，控制器1004在测定期间内的反馈时钟信号FBCLK的脉冲数与测定期间内的参照时钟信号RCLK的脉冲数之差大于所希望的最小值的情况下，向计数器1001～10035输出复位信号RST，将计数器1001～1003复位。然后，在复位后，计数器1001～1003和控制器1004重复上述的处理。
控制器1004在测定期间内的反馈时钟信号FBCLK的脉冲数与测定期间内的参照时钟信号RCLK的脉冲数之差与所希望的最小值相等、或者小于所希望的最小值的情况下，保持修正码CD，结束校正模式，移至通常动作模式。在通常动作模式下，控制器1004将上述的保持的修正码CD输出至固定电流生成部221。
例如，控制器1004在修正码CD没有变化的情况、从修正码CD的增加变化为修正码CD的减少的情况、或者从修正码CD的减少变化为上述修正码的增加的情况下，保持修正码CD，保持输出时钟信号OCLK和反馈时钟信号FBCLK的频率。
如以上那样，频率比较器201调整修正码CD，以使反馈时钟信号FBCLK的频率与参照时钟信号RCLK的频率之差变小。固定电流生成部221由于基于该修正码CD来生成固定电流，因此能够抑制制造条件或者使用条件导致的固定电流的变动。缓冲器223～226由于生成与可变电流生成部222的可变电流以及固定电流生成部221的固定电流合计的电流量对应的频率的输出时钟信号OCLK，因此能够使图4的频率特性401稳定。电压控制振荡器203由于能够减小图4的频率特性401的斜率，因此能够减少输出时钟信号OCLK的抖动。
此外，上述实施方式均仅为示出实施本发明时的具体化的例子的实施方式，并不通过这些实施方式对本发明的技术范围进行限定性解释。即，本发明能够不脱离其技术思想或者其主要的特征地以各种方式实施。
通过抑制制造条件或者使用条件导致的固定电流的变动，从而能够在抑制了起因于固定电流的变动的振荡频率的变动的基础上，生成与可变电流以及固定电流合计的电流量对应的频率的输出时钟信号。

Claims (14)

1.一种相位同步电路，具有：
振荡电路，包含可变电流生成部和固定电流生成部，其中上述可变电流生成部生成与控制电压对应的电流量的可变电流，上述固定电流生成部生成与修正码对应的电流量的固定电流，上述振荡电路生成与上述可变电流以及上述固定电流合计的电流量对应的频率的输出时钟信号；
反馈电路，基于上述输出时钟信号来生成反馈时钟信号；
控制电压生成电路，在通常动作模式时，基于上述反馈时钟信号和参照时钟信号生成上述控制电压，以使上述输出时钟信号的频率成为所希望的频率；以及
修正码生成电路，在校正模式时，基于上述反馈时钟信号和上述参照时钟信号来生成上述修正码，
在上述校正模式时，上述控制电压生成电路输出固定的上述控制电压，上述修正码生成电路调整上述修正码，以使上述反馈时钟信号的频率与上述参照时钟信号的频率成为所希望的关系。
2.根据权利要求1所述的相位同步电路，其中，
上述反馈电路是通过对上述输出时钟信号进行分频，来生成上述反馈时钟信号的分频器。
3.根据权利要求2所述的相位同步电路，其中，
在上述通常动作模式时，上述分频器通过以第一分频比对上述输出时钟信号进行分频，来生成上述反馈时钟信号，
在上述校正模式时，上述分频器通过以与上述第一分频比不同的第二分频比对上述输出时钟信号进行分频，来生成上述反馈时钟信号。
4.根据权利要求1～3中任一项所述的相位同步电路，其中，
在通常动作模式时，上述控制电压生成电路调整上述控制电压，以使上述反馈时钟信号的相位与上述参照时钟信号的相位之差变小。
5.根据权利要求1～4中任一项所述的相位同步电路，其中，
上述控制电压生成电路具有使上述控制电压的变动缓慢的环路滤波器。
6.根据权利要求1～5中任一项所述的相位同步电路，其中，
在上述校正模式时，上述修正码生成电路调整上述修正码，以使上述反馈时钟信号的频率与上述参照时钟信号的频率之差变小。
7.根据权利要求1～6中任一项所述的相位同步电路，其中，
上述修正码生成电路具有：
第一计数器，对上述反馈时钟信号的脉冲数进行计数；
第二计数器，对上述参照时钟信号的脉冲数进行计数；以及
调整部，调整上述修正码，以使上述反馈时钟信号的脉冲数与上述参照时钟信号的脉冲数之差变小。
8.根据权利要求7所述的相位同步电路，其中，
上述修正码越大，则上述固定电流生成部越增多上述固定电流的电流量，
上述调整部在上述反馈时钟信号的脉冲数比上述参照时钟信号的脉冲数少的情况下，使上述修正码增加，在上述反馈时钟信号的脉冲数比上述参照时钟信号的脉冲数多的情况下，使上述修正码减少。
9.根据权利要求7所述的相位同步电路，其中，
上述修正码越大，则上述固定电流生成部越减少上述固定电流的电流量，
上述调整部在上述反馈时钟信号的脉冲数比上述参照时钟信号的脉冲数少的情况下，使上述修正码减少，在上述反馈时钟信号的脉冲数比上述参照时钟信号的脉冲数多的情况下，使上述修正码增加。
10.根据权利要求8或9所述的相位同步电路，其中，
对上述调整部而言，
在上述校正模式时，在从上述修正码的增加变化为上述修正码的减少的情况、或者从上述修正码的减少变化为上述修正码的增加的情况下，保持上述修正码，
在上述通常动作模式时，将上述保持的修正码输出至上述固定电流生成部。
11.根据权利要求1～10中任一项所述的相位同步电路，其中，
上述振荡电路具有生成与上述可变电流以及上述固定电流合计的电流量对应的频率的输出时钟信号的多个缓冲器。
12.根据权利要求11所述的相位同步电路，其中，
上述多个缓冲器分别接受差分信号，并输出差分信号。
13.一种收发电路，具有：
相位同步电路，生成输出时钟信号；
发送电路，使用上述输出时钟信号，来发送发送信号；以及
接收电路，使用上述输出时钟信号，来接收接收信号，
上述相位同步电路具有：
振荡电路，包含可变电流生成部和固定电流生成部，其中上述可变电流生成部生成与控制电压对应的电流量的可变电流，上述固定电流生成部生成与修正码对应的电流量的固定电流，上述振荡电路生成与上述可变电流以及上述固定电流合计的电流量对应的频率的上述输出时钟信号；
反馈电路，基于上述输出时钟信号来生成反馈时钟信号；
控制电压生成电路，在通常动作模式时，基于上述反馈时钟信号和参照时钟信号生成上述控制电压，以使上述输出时钟信号的频率成为所希望的频率；以及
修正码生成电路，在校正模式时，基于上述反馈时钟信号和上述参照时钟信号来生成上述修正码，
在上述校正模式时，上述控制电压生成电路输出固定的上述控制电压，上述修正码生成电路调整上述修正码，以使上述反馈时钟信号的频率与上述参照时钟信号的频率成为所希望的关系。
14.一种半导体集成电路，具有：
收发电路；以及
内部电路，将发送数据发送至上述收发电路，并从上述收发电路接收接收数据，
上述收发电路具有：
相位同步电路，生成输出时钟信号；
发送电路，使用上述输出时钟信号，来基于上述发送数据发送发送信号；以及
接收电路，使用上述输出时钟信号，来接收接收信号，并将接收数据输出至上述内部电路，
上述相位同步电路具有：
振荡电路，包含可变电流生成部和固定电流生成部，其中上述可变电流生成部生成与控制电压对应的电流量的可变电流，上述固定电流生成部生成与修正码对应的电流量的固定电流，上述振荡电路生成与上述可变电流以及上述固定电流合计的电流量对应的频率的上述输出时钟信号；
反馈电路，基于上述输出时钟信号来生成反馈时钟信号；
控制电压生成电路，在通常动作模式时，基于上述反馈时钟信号和参照时钟信号生成上述控制电压，以使上述输出时钟信号的频率成为所希望的频率；以及
修正码生成电路，在校正模式时，基于上述反馈时钟信号和上述参照时钟信号来生成上述修正码，
在上述校正模式时，上述控制电压生成电路输出固定的上述控制电压，上述修正码生成电路调整上述修正码，以使上述反馈时钟信号的频率与上述参照时钟信号的频率成为所希望的关系。
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