KR100991998B1 - 위상 동기 장치 및 그 제어 방법 - Google Patents

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Abstract

본 발명의 위상 동기 장치는, 제어 전압과 기준 전압의 레벨을 비교하여 카운팅 인에이블 신호를 생성하는 카운팅 제어부; 상기 카운팅 인에이블 신호에 응답하여 카운팅 동작을 수행하여 복수 비트의 주파수 설정 신호를 생성하는 카운팅부; 및 상기 제어 전압에 응답하여 발진 동작을 수행하여 출력 클럭을 생성하되, 상기 복수 비트의 주파수 설정 신호의 제어에 따라 상기 출력 클럭의 주파수 범위를 설정하는 전압 제어 발진기;를 포함한다.
Figure R1020080100254
위상 동기 장치, 주파수 범위, 카운팅

Description

위상 동기 장치 및 그 제어 방법{Phase Synchronization Apparatus and Method of Controlling the Same}
본 발명은 위상 동기 장치 및 그 제어 방법에 관한 것으로, 보다 상세하게는 반도체 집적 회로에서 활용되는 PLL(Phase Locked Loop) 회로 및 그 제어 방법에 관한 것이다.
반도체 집적 회로가 점점 더 고속화 되어 가는 추세에 따라 외부 클럭의 주파수가 점점 더 높아지고 있고, 그에 따라 내부 클럭의 주파수 또한 높아지고 있다. 따라서 고주파 클럭에 대한 적응성을 향상시키기 위하여, 클럭 위상 동기 장치로서 DLL(Delay Locked Loop) 회로 대신에 PLL 회로를 사용하는 반도체 집적 회로가 증가하고 있다. 상기 PLL 회로는 RF를 포함한 유무선 통신 시스템 등 여러 분야에서 적용이 가능하며, 위상 조절기, 주파수 합성기 및 시분할 시스템 등으로 활용되고 있다.
일반적으로 PLL 회로는 위상 검출기, 차지 펌프, 저역 통과 필터, 전압 제어 발진기(VCO : Voltage Controlled Oscillator) 및 클럭 분주기를 구비한다. 이 때, 상기 전압 제어 발진기의 게인(Gain), 즉 상기 루프 필터를 통해 전달되는 제어 전 압 대 출력 클럭의 비율은 PLL 회로의 동작 특성을 결정짓는 중요한 요소이다. 종래의 일반적인 PLL 회로는 주로 게인이 큰 전압 제어 발진기를 사용하였고, 이에 따라 짧은 락킹 타임(Locking Time)을 갖는 위상 고정 동작을 구현하고자 하였다. 그러나 이처럼 게인이 큰 전압 제어 발진기는 전압의 변화에 따라 주파수 대역이 민감하게 변동되어 동작의 안정성이 저하된다는 단점을 가지고 있었다. 게다가 이를 극복하기 위해 게인이 작은 전압 제어 발진기를 사용하면, 동작의 안정성이 향상되기는 하나 락킹 타임이 길어진다는 단점과 함께, 가용 주파수 대역이 좁아진다는 문제점이 드러나게 된다.
이처럼, 종래의 PLL 회로는 전압 제어 발진기의 게인에 따라 그 동작 성능이 좌우되었으며, 게인이 작은 전압 제어 발진기를 사용하여 동작의 안정성을 담보하거나, 게인이 큰 전압 제어 발진기를 사용하여 짧은 락킹 타임을 추구할 수 밖에 없었다. 반도체 집적 회로의 환경이 고속화 구현됨에 따라, 고성능의 클럭 위상 동기 장치의 구현이 요구되고 있으나, 기술적으로 상술한 것과 같은 큰 어려움이 있는 상황이다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 안정적으로 동작할 수 있는 위상 동기 장치 및 그 제어 방법을 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 위상 동기 장치는, 제어 전압과 기준 전압의 레벨을 비교하여 카운팅 인에이블 신호를 생성하는 카운팅 제어부; 상기 카운팅 인에이블 신호에 응답하여 카운팅 동작을 수행하여 복수 비트의 주파수 설정 신호를 생성하는 카운팅부; 및 상기 제어 전압에 응답하여 발진 동작을 수행하여 출력 클럭을 생성하되, 상기 복수 비트의 주파수 설정 신호의 제어에 따라 상기 출력 클럭의 주파수 범위를 설정하는 전압 제어 발진기;를 포함한다.
또한, 본 발명의 다른 실시예에 따른 위상 동기 장치의 제어 방법은, a) 출력 클럭의 주파수 범위를 설정하는 단계; b) 제어 전압의 레벨이 기준 레벨을 초과하는 것을 감지하고, 상기 출력 클럭의 주파수 범위를 변경하는 단계; 및 c) 상기 제어 전압의 레벨이 상기 기준 레벨에 미달함을 감지하고, 상기 출력 클럭의 주파수 범위를 고정시키는 단계;를 포함한다.
본 발명의 위상 동기 장치 및 그 제어 방법은, 게인이 작은 전압 제어 발진 기를 사용하고, 출력 클럭의 주파수 범위를 변경하면서 적합한 주파수 대역을 추적 가능하게 함으로써, 동작의 안정성을 향상시키는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 위상 동기 장치의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 위상 동기 장치는, 기준 클럭(clk_ref)과 출력 클럭(clk_out)의 위상 및 주파수를 비교하여 위상 검출 신호(phdet)를 생성하는 위상 검출기(10); 상기 위상 검출 신호(phdet)에 응답하여 전압 펌핑 동작을 수행하여 펌핑 전압(Vpmp)을 생성하는 차지 펌프(20); 상기 펌핑 전압(Vpmp)을 여과하여 제어 전압(Vctrl)을 생성하는 저역 통과 필터(30); 상기 제어 전압(Vctrl)과 기준 전압(Vref)의 레벨을 비교하여 카운팅 인에이블 신호(cnten)를 생성하는 카운팅 제어부(40); 상기 카운팅 인에이블 신호(cnten) 및 샘플 클럭(clk_smp)에 응답하여 카운팅 동작을 수행하여 n 비트의 주파수 설정 신호(fqset<1:n>)를 생성하는 카운팅부(50); PLL 인에이블 신호(pllen), 상기 제어 전압(Vctrl) 및 상기 기준 전압(Vref)에 응답하여 바이어스 전압(Vbias)을 생성하는 바이어스 생성부(60); 및 상기 PLL 인에이블 신호(pllen), 상기 제어 전압(Vctrl), 상기 바이어스 전압(Vbias) 및 상기 n 비트의 주파수 설정 신호(fqset<1:n>)에 응답하여 발진 동작을 수행하여 출력 클럭(clk_out)을 생성하는 전압 제어 발진기(70);를 포함한다.
상기 저역 통과 필터(30)로부터 출력되는 상기 제어 전압(Vctrl)은 상기 위상 검출기(10)에 피드백 되는 상기 출력 클럭(clk_out)과 상기 기준 클럭(clk_ref)의 위상 및 주파수의 비교 검출 결과에 따라 그 레벨이 연속적으로 변동된다. 상기 전압 제어 발진기(70)는 상기 PLL 인에이블 신호(pllen)가 인에이블 되는 경우 활성화되며, 상기 제어 전압(Vctrl)의 레벨이 낮아지면 상기 출력 클럭(clk_out)의 주파수를 상승시키고, 상기 제어 전압(Vctrl)의 레벨이 높아지면 상기 출력 클럭(clk_out)의 주파수를 하강시킨다.
상기 위상 동기 장치는 상기 제어 전압(Vctrl)의 레벨이 높고, 상기 출력 클럭(clk_out)의 주파수가 낮은 상태에서 동작을 시작하도록 설정된다. 이 때, 상기 출력 클럭(clk_out)의 주파수는 일정한 범위 내에서만 변동 가능하도록 설정되어 있다. 상기 카운팅 제어부(40)는 비교기 회로의 형태로 구성되며, 상기 제어 전압(Vctrl)의 레벨이 상기 기준 전압(Vref)의 레벨을 초과하면 상기 카운팅 인에이블 신호(cnten)를 인에이블 시킨다.
상기 위상 동기 장치의 초기 동작시에는 상기 제어 전압(Vctrl)의 레벨이 상기 기준 전압(Vref)의 레벨을 초과하므로, 상기 카운팅 제어부(40)는 이를 감지하여 상기 카운팅 인에이블 신호(cnten)를 인에이블 시킨다. 상기 카운팅 인에이블 신호(cnten)가 인에이블 되면, 상기 카운팅부(50)는 상기 샘플 클럭(clk_smp)에 응답하여 상기 n 비트의 주파수 설정 신호(fqset<1:n>)의 논리값을 변경시킨다. 이 때, 상기 n 비트의 주파수 설정 신호(fqset<1:n>)는 n 비트 중 제 1 논리값(예를 들어, 논리값 ‘1’)을 포함하는 비트의 수가 한 개씩 증가하는 형태로 그 논리값이 변경된다.
이처럼 상기 n 비트의 주파수 설정 신호(fqset<1:n>)의 논리값이 변경되면, 상기 전압 제어 발진기(70)는 상기 출력 클럭(clk_out)의 기 설정된 주파수 범위를 변경한다. 이후, 이와 같은 동작이 지속적으로 반복 수행되다가 상기 제어 전압(Vctrl)의 레벨이 상기 기준 전압(Vref)의 레벨에 미달하게 되면, 상기 카운팅 제어부(40)는 이를 감지하여 상기 카운팅 인에이블 신호(cnten)를 디스에이블 시킨다. 상기 카운팅 인에이블 신호(cnten)가 디스에이블 되면, 상기 카운팅부(50)는 상기 n 비트의 주파수 설정 신호(fqset<1:n>)의 논리값을 고정시키며, 이에 따라 상기 전압 제어 발진기(70) 또한 상기 출력 클럭(clk_out)의 주파수 범위를 고정시킨다.
상기 위상 검출기(10), 상기 차지 펌프(20), 상기 저역 통과 필터(30) 및 상기 전압 제어 발진기(70)는 상기 기준 클럭(clk_ref)과 상기 출력 클럭(clk_out)의 위상 및 주파수를 비교하여 상기 제어 전압(Vctrl)을 생성하고, 상기 전압 제어 발진기(70)가 설정하는 주파수 범위 내에서 상기 제어 전압(Vctrl)에 대응하여 상기 출력 클럭(clk_out)의 주파수를 조정하는 동작을 지속적으로 수행한다. 상기 전압 제어 발진기(70)가 주파수 범위를 고정시키게 되면, 상기 출력 클럭(clk_out)의 주파수는 고정된 범위 내에서만 변동될 수 있다.
여기에서, 상기 샘플 클럭(clk_smp)은 일반적으로 DLL 회로 또는 PLL 회로에 구비되는 펄스 제너레이터로부터 생성되는 클럭으로서, 상기 기준 클럭(clk_ref)의 소정 주기(예를 들어, 20주기)마다 한 번씩 토글(Toggle)하는 펄스 신호를 이르는 명칭이다.
한편, 상기 바이어스 생성부(60)는 상기 기준 전압(Vref)을 입력 받고, 상기 제어 전압(Vctrl)에 응답하여 상기 바이어스 전압(Vbias)을 생성한다. 상기 바이어스 전압(Vbias)은 상기 제어 전압(Vctrl)의 레벨이 소정 레벨 변화하더라도 일정한 레벨을 유지할 수 있으며, 이에 따라 상기 전압 제어 발진기(70)의 안정적인 동작을 지원할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 위상 동기 장치에서 상기 전압 제어 발진기(70)는 통상적인 게인(Gain)에 비해 작은 게인 값을 갖도록 구성된다. 즉, 상기 전압 제어 발진기(70)의 내부 소자들은 상기 제어 전압(Vctrl)의 변화에도 상대적으로 둔감하게 상기 출력 클럭(clk_out)의 주파수를 변화시키도록 하는 저항값을 갖는다. 상기 전압 제어 발진기(70)는 작은 게인을 갖도록 설정되나, 상기 n 비트의 주파수 설정 신호(fqset<1:n>)에 의해 복수 개의 주파수 범위 중 어느 하나를 선택할 수 있으므로, 가용 주파수 범위가 좁아지는 부작용은 방지된다.
앞서 설명했던 것과 같이, 상기 주파수 범위를 선택하는 동작은 카운팅 동작을 통해 구현한다. 즉, 상기 제어 전압(Vctrl)의 레벨이 상기 기준 전압(Vref)의 레벨을 초과한 초기 상태에서, 상기 카운팅 인에이블 신호(cnten)를 인에이블 시키고, 이에 따라 카운팅 동작을 수행하여 상기 n 비트의 주파수 설정 신호(fqset<1:n>)의 논리값을 변경시킴으로써, 상기 출력 클럭(clk_out)의 주파수 범위를 선택한다. 결과적으로, 상기 전압 제어 발진기(70)의 게인이 작아지므로 상기 출력 클럭(clk_out)의 안정성이 향상되며, 복수 개의 주파수 범위 중 어느 하나를 선택할 수 있으므로 가용 주파수 범위가 좁아지지 않으며, 짧은 락킹 타임(Locking Time)을 갖는다는 이점이 획득된다.
도 2는 도 1에 도시한 위상 동기 장치의 동작을 설명하기 위한 그래프이다.
도시한 바와 같이, 상기 전압 제어 발진기(70)의 게인은 완만한 기울기를 나타낸다. 이로 인해 가용 주파수 범위가 협소해지는 문제점을 방지하기 위해, 주파수 범위는 복수 개(여기에서는 4개)가 설정된다. 실선으로 나타낸 4개의 곡선은 이러한 주파수 범위에서의 각각의 게인을 나타낸다. 각각의 주파수 범위는 상기 n 비트의 주파수 설정 신호(fqset<1:n>)에 의해 선택되며, 상기 n 비트의 주파수 설정 신호(fqset<1:n>)의 논리값이 변경되면 상기 실선으로 나타낸 주파수 범위가 변경된다. 본 실시예에서는 상기 위상 동기 장치의 초기 동작시 가장 위에 있는 곡선이 주파수 범위로서 설정되고, 이후 상기 n 비트의 주파수 설정 신호(fqset<1:n>)의 논리값이 변경될 때마다 바로 아래의 곡선이 주파수 범위로서 설정된다.
이러한 동작에 의해 본 발명의 일 실시예에 따른 위상 동기 장치의 상기 전압 제어 발진기(70)는, 상기 제어 전압(Vctrl)의 레벨 변동에 둔감하게 반응하면서도 넓은 가용 주파수 대역을 가질 수 있어, 동작의 안정성을 확보할 수 있다.
도 3은 도 1에 도시한 바이어스 생성부의 상세 구성도이다.
도시한 바와 같이, 상기 바이어스 생성부(60)는 정 입력단(I)에 그라운드 전원(VSS)을 입력 받고 부 입력단(/I)에 상기 외부 공급전원(VDD)을 입력 받으며, 상기 제어 전압(Vctrl), 상기 PLL 인에이블 신호(pllen) 및 피드백 되는 상기 바이어 스 전압(Vbias)에 응답하여 지연 동작을 수행하여 정 출력단(O)을 통해 출력 신호를 출력하는 지연 셀(DCELL); 및 상기 기준 전압(Vref)과 상기 지연 셀(DCELL)의 출력 신호의 레벨을 비교하여 상기 바이어스 전압(Vbias)을 생성하는 비교기(CMP);를 포함한다.
상기 바이어스 생성부(60)에 구비된 상기 지연 셀(DCELL)은, 이후에 살펴보겠지만, 상기 전압 제어 발진기(70) 내에 구비되는 지연 셀들과 같은 구성을 갖는다. 상기 지연 셀(DCELL)로부터 출력되는 신호의 전위 레벨은 상기 제어 전압(Vctrl)의 레벨 변동에 따라 변동될 수 있다. 그러나 상기 지연 셀(DCELL)의 정상 동작시 출력 신호가 가질 수 있는 최저 레벨을 상기 기준 전압(Vref)보다 높은 레벨로 설정하면, 상기 비교기(CMP)로부터 출력되는 상기 바이어스 전압(Vbias)의 레벨은 일정하게 유지될 수 있다.
도 4는 도 1에 도시한 전압 제어 발진기의 상세 구성도이다.
도시한 바와 같이, 상기 전압 제어 발진기(70)는 각각 상기 PLL 인에이블 신호(pllen), 상기 제어 전압(Vctrl), 상기 바이어스 전압(Vbias) 및 상기 n 비트의 주파수 설정 신호(fqset<1:n>)에 응답하여 앞단의 출력 신호 쌍을 지연시켜 생성한 출력 신호 쌍을 뒷단에 전달하는 제 1 내지 제 4 지연 셀(DCELL<1:4>)을 포함한다.
여기에서, 상기 제 1 내지 제 4 지연 셀(DCELL<1:4>)의 입출력 클럭들은 각각 클럭 쌍의 형태로 구현될 수 있다. 여기에서, 상기 제 1 지연 셀(DCELL<1>)은 그 입력 신호로서, 상기 클럭 쌍 형태의 출력 클럭(clk_out, /clk_out)을 입력 받는데, 부 출력 클럭(/clk_out)은 정 입력 단자(I)를 통해 입력되고, 정 출력 클 럭(clk_out)은 부 입력 단자(/I)를 통해 입력된다.
상기 PLL 인에이블 신호(pllen)가 인에이블 되면 상기 전압 제어 발진기(70)는 발진 동작을 개시하게 되며, 이에 따라 상기 출력 클럭(clk_out)은 토글하게 된다. 이 때, 상기 출력 클럭(clk_out)은 상기 제어 전압(Vctrl)의 레벨에 대응하는 주파수를 갖게 되며, 상기 제어 전압(Vctrl)의 레벨이 변동하면 상기 출력 클럭(clk_out)의 주파수 또한 이에 대응하여 변동하게 된다. 한편, 앞서 설명한 것처럼, 상기 n 비트의 주파수 설정 신호(fqset<1:n>)의 논리값은 상기 출력 클럭(clk_out)의 가용 주파수 범위를 설정하는 기능을 수행하게 된다.
도 5는 도 4에 도시한 지연 셀의 상세 구성도로서, 4개의 지연 셀(DCELL<1:4>)은 모두 같은 형태로 구성되므로, 그 중 어느 하나(DCELL<i>)를 예로 들어 나타낸 것이다.
도시한 바와 같이, 상기 지연 셀(DCELL<i>)은, 입력 단자 쌍(I, /I); 출력 단자 쌍(O, /O); 상기 출력 단자 쌍(O, /O)에 접속된 출력 노드 쌍(Nout, /Nout); 제 1 노드(N1); 상기 제어 전압(Vctrl)에 응답하여 상기 출력 노드 쌍(Nout, /Nout)에 인가되는 신호의 주파수를 제어하는 주파수 제어부(712); 상기 입력 단자 쌍(I, /I)을 통해 입력되는 신호들에 응답하여 상기 출력 노드 쌍(Nout, /Nout)의 전위를 제어하는 입력부(714); 상기 출력 노드 쌍(Nout, /Nout)에 각각 접속되며, 상기 n 비트의 주파수 설정 신호(fqset<1:n>)에 응답하여 상기 출력 노드 쌍(Nout, /Nout)에 인가되는 저항값을 조정하여, 상기 출력 노드 쌍(Nout, /Nout)에 인가되는 신호의 주파수 범위를 설정하는 주파수 설정부(716); 및 상기 PLL 인에이블 신 호(pllen) 및 상기 바이어스 전압(Vbias)에 응답하여 상기 주파수 제어부(712), 상기 입력부(714) 및 상기 주파수 설정부(716)의 동작 여부를 제어하는 동작 제어부(718);를 포함한다.
상기 주파수 제어부(712)는, 게이트 단에 상기 제어 전압(Vctrl)이 인가되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 부 출력 노드(/Nout)에 접속되는 제 1 트랜지스터(TR1); 게이트 단과 드레인 단이 상기 부 출력 노드(/Nout)에 접속되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 2 트랜지스터(TR2); 게이트 단과 드레인 단이 상기 정 출력 노드(Nout)에 접속되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 3 트랜지스터(TR3); 및 게이트 단에 상기 제어 전압(Vctrl)이 인가되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 정 출력 노드(Nout)에 접속되는 제 4 트랜지스터(TR4);를 포함한다.
상기 입력부(714)는, 게이트 단이 정 입력 단자(I)에 접속되고 드레인 단이 상기 부 출력 노드(/Nout)에 접속되며 소스 단이 상기 제 1 노드(N1)에 접속되는 제 5 트랜지스터(TR5); 및 게이트 단이 부 입력 단자(/I)에 접속되고 드레인 단이 상기 정 출력 노드(Nout)에 접속되며 소스 단이 상기 제 1 노드(N1)에 접속되는 제 6 트랜지스터(TR6);를 포함한다.
상기 주파수 설정부(716)는 상기 정 출력 노드(Nout)와 접지단 사이에 병렬 연결 형태로 배치되는 n 개의 제 1 가변 저항(VR1<1:n>)과 상기 부 출력 노드(/Nout)와 접지단 사이에 병렬 연결 형태로 배치되는 n 개의 제 2 가변 저 항(VR2<1:n>)을 포함한다. 상기 n 개의 제 1 가변 저항(VR1<1:n>)과 상기 n 개의 제 2 가변 저항(VR2<1:n>)은 각각 상기 n 비트의 주파수 설정 신호(fqset<1:n>)를 한 비트씩 입력 받으며, 상기 주파수 설정 신호(fqset<1:n>) 중 해당 비트가 상기 제 1 논리값을 가지면 저항값을 증가시키는 방식으로 동작한다.
상기 동작 제어부(718)는, 게이트 단에 상기 PLL 인에이블 신호(pllen)가 입력되고 드레인 단이 상기 제 1 노드(N1)에 접속되는 제 7 트랜지스터(TR7); 및 게이트 단에 상기 바이어스 전압(Vbias)이 인가되고 드레인 단이 상기 제 7 트랜지스터(TR7)의 소스 단에 접속되며 소스 단이 접지되는 제 8 트랜지스터(TR8);를 포함한다.
이와 같이 구성된 상기 지연 셀(DCELL<i>)은, 상기 동작 제어부(718)에 입력되는 상기 PLL 인에이블 신호(pllen)가 인에이블 되면 동작을 시작할 수 있다. 앞서 설명하였듯이, 상기 동작 제어부(718)에 입력되는 상기 바이어스 전압(Vbias)은 그 레벨이 일정하게 유지되므로, 상기 지연 셀(DCELL<i>)은 안정적으로 동작할 수 있다.
상기 입력부(714)는 상기 정 입력 단자(I)에 하이 레벨(High Level)의 신호가 입력되고 상기 부 입력 단자(/I)에 로우 레벨의 신호가 입력되면, 상기 정 출력 노드(Nout)의 전위가 하이 레벨이 되게 하고, 상기 부 출력 노드(/Nout)의 전위가 로우 레벨이 되게 한다. 같은 원리로, 상기 정 입력 단자(I)에 로우 레벨의 신호가 입력되고 상기 부 입력 단자(/I)에 하이 레벨의 신호가 입력되면, 상기 정 출력 노드(Nout)의 전위가 로우 레벨이 되게 하고, 상기 부 출력 노드(/Nout)의 전위가 하 이 레벨이 되게 한다.
상기 출력 노드 쌍(Nout, /Nout)과 상기 출력 단자 쌍(O, /O)을 통해 출력되는 신호 쌍의 주파수는 상기 제어 전압(Vctrl)의 레벨에 대응된다. 즉, 상기 제어 전압(Vctrl)의 레벨이 낮을수록 출력 신호 쌍의 주파수는 높아지며, 상기 제어 전압(Vctrl)의 레벨이 높을수록 출력 신호 쌍의 주파수는 낮아진다.
이 때, 상기 출력 노드 쌍(Nout, /Nout)과 상기 출력 단자 쌍(O, /O)을 통해 출력되는 신호 쌍의 주파수의 범위는 상기 주파수 설정부(716)가 갖는 저항값에 대응된다. 즉, 상기 n 비트의 주파수 설정 신호(fqset<1:n>)에 포함된 비트들 중 상기 제 1 논리값을 갖는 비트의 수가 증가하면, 상기 주파수 설정부(716)가 갖는 저항값이 증가하게 되므로, 상기 출력 노드 쌍(Nout, /Nout)과 상기 출력 단자 쌍(O, /O)을 통해 출력되는 신호 쌍의 주파수는 감소하게 된다. 이처럼, 상기 주파수 설정부(716)는 출력 신호 쌍에 대한 주파수 범위를 설정하는 기능을 수행하며, 설정된 주파수 범위 내에서 상기 제어 전압(Vctrl)의 레벨에 따라 출력 신호 쌍의 주파수를 조정하는 동작이 수행된다.
상술한 바와 같이, 본 발명의 위상 동기 장치는 전압 제어 발진기의 게인을 작게 설정하고, 선택 가능한 복수 개의 가용 주파수 범위를 설정한 상태에서 위상 고정 동작을 시작한다. 이후, 제어 전압에 응답하여 출력 클럭의 주파수를 조정하는 기본적인 동작을 수행하되, 제어 전압이 기준 레벨을 초과하는 것이 감지되면 가용 주파수 범위를 변경하는 동작을 수행한다. 이처럼, 본 발명의 위상 동기 장치 는, 초기 동작시 가용 주파수 범위를 추적하여 선택함으로써, 보다 짧은 락킹 타임을 구현할 수 있다는 이점을 취한다. 또한, 상기 전압 제어 발진기의 게인이 작게 설정됨에 따라 보다 안정적인 형태의 출력 클럭을 얻을 수 있고, 가용 주파수 범위가 설정됨에 따라 가용 주파수 범위가 협소해지는 문제점을 방지할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 위상 동기 장치의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 위상 동기 장치의 동작을 설명하기 위한 그래프,
도 3은 도 1에 도시한 바이어스 생성부의 상세 구성도,
도 4는 도 1에 도시한 전압 제어 발진기의 상세 구성도,
도 5는 도 4에 도시한 지연 셀의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 위상 검출기 20 : 차지 펌프
30 : 저역 통과 필터 40 : 카운팅 제어부
50 : 카운팅부 60 : 바이어스 생성부
70 : 전압 제어 발진기

Claims (12)

  1. 제어 전압과 기준 전압의 레벨을 비교하여 카운팅 인에이블 신호를 생성하는 카운팅 제어부;
    상기 카운팅 인에이블 신호에 응답하여 카운팅 동작을 수행하여 복수 비트의 주파수 설정 신호를 생성하는 카운팅부; 및
    상기 제어 전압에 응답하여 발진 동작을 수행하여 출력 클럭을 생성하되, 상기 복수 비트의 주파수 설정 신호의 제어에 따라 상기 출력 클럭의 주파수 범위를 설정하는 전압 제어 발진기;
    를 포함하는 위상 동기 장치.
  2. 제 1 항에 있어서,
    상기 카운팅 제어부는 초기 동작시 상기 제어 전압의 레벨이 상기 기준 전압의 레벨을 초과하는 것을 감지하여 상기 카운팅 인에이블 신호를 인에이블 시키고, 상기 제어 전압의 레벨이 상기 기준 전압의 레벨에 미달하는 것이 감지되면 상기 카운팅 인에이블 신호를 디스에이블 시키도록 구성됨을 특징으로 하는 위상 동기 장치.
  3. 제 2 항에 있어서,
    상기 카운팅부는 상기 카운팅 인에이블 신호의 인에이블시 샘플 클럭에 응답 하여 카운팅 동작을 수행하여 상기 복수 비트의 주파수 설정 신호의 논리값을 변경시키고, 상기 카운팅 인에이블 신호가 디스에이블 되면 상기 복수 비트의 주파수 설정 신호의 논리값을 고정시키도록 구성됨을 특징으로 하는 위상 동기 장치.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 전압 제어 발진기는 상기 복수 비트의 주파수 설정 신호에 대응하는 주파수 범위를 설정하고, 상기 주파수 범위 내에서 상기 제어 전압의 레벨에 대응하여 상기 출력 클럭의 주파수를 조정하도록 구성됨을 특징으로 하는 위상 동기 장치.
  5. 제 4 항에 있어서,
    상기 전압 제어 발진기는 PLL 인에이블 신호, 상기 제어 전압, 바이어스 전압 및 상기 복수 비트의 주파수 설정 신호에 응답하여 앞단의 출력 신호 쌍을 지연시켜 생성한 출력 신호 쌍을 뒷단에 전달하는 복수 개의 지연 셀을 포함하는 것을 특징으로 하는 위상 동기 장치.
  6. 제 5 항에 있어서,
    상기 지연 셀 각각은,
    입력 단자 쌍;
    출력 단자 쌍;
    상기 출력 단자 쌍에 접속된 출력 노드 쌍;
    상기 제어 전압에 응답하여 상기 출력 노드 쌍에 인가되는 신호의 주파수를 제어하는 주파수 제어부;
    상기 입력 단자 쌍을 통해 입력되는 신호들에 응답하여 상기 출력 노드 쌍의 전위를 제어하는 입력부;
    상기 출력 노드 쌍에 각각 접속되며, 상기 복수 비트의 주파수 설정 신호에 응답하여 상기 출력 노드 쌍에 인가되는 저항값을 조정하여, 상기 출력 노드 쌍에 인가되는 신호의 주파수 범위를 설정하는 주파수 설정부; 및
    상기 PLL 인에이블 신호 및 상기 바이어스 전압에 응답하여 상기 주파수 제어부, 상기 입력부 및 상기 주파수 설정부의 동작 여부를 제어하는 동작 제어부;
    를 포함하는 것을 특징으로 하는 위상 동기 장치.
  7. 제 1 항에 있어서,
    기준 클럭과 상기 출력 클럭의 위상 및 주파수를 비교하여 위상 검출 신호를 생성하는 위상 검출기;
    상기 위상 검출 신호에 응답하여 전압 펌핑 동작을 수행하여 펌핑 전압을 생성하는 차지 펌프; 및
    상기 펌핑 전압을 여과하여 상기 제어 전압을 생성하는 저역 통과 필터;
    를 추가로 포함하는 위상 동기 장치.
  8. a) 출력 클럭의 주파수 범위를 설정하는 단계;
    b) 제어 전압의 레벨이 기준 레벨을 초과하는 것을 감지하고, 상기 출력 클럭의 주파수 범위를 변경하는 단계; 및
    c) 상기 제어 전압의 레벨이 상기 기준 레벨에 미달함을 감지하고, 상기 출력 클럭의 주파수 범위를 고정시키는 단계;
    를 포함하는 위상 동기 장치의 제어 방법.
  9. 제 8 항에 있어서,
    상기 b) 단계는, 샘플 클럭에 응답하여 복수 비트의 주파수 설정 신호의 논리값을 변경시키고, 상기 변경된 복수 비트의 주파수 설정 신호의 논리값에 응답하여 상기 출력 클럭의 주파수 범위를 변경하는 단계인 것을 특징으로 하는 위상 동기 장치의 제어 방법.
  10. 제 9 항에 있어서,
    상기 c) 단계는, 상기 복수 비트의 주파수 설정 신호의 논리값을 고정시키고, 상기 고정된 복수 비트의 주파수 설정 신호의 논리값에 응답하여 상기 출력 클럭의 주파수 범위를 고정시키는 단계인 것을 특징으로 하는 위상 동기 장치의 제어 방법.
  11. 제 10 항에 있어서,
    상기 b) 단계와 상기 c) 단계는, 상기 제어 전압의 레벨에 응답하여 상기 출력 클럭의 주파수를 조정하는 것을 추가로 포함하는 것을 특징으로 하는 위상 동기 장치의 제어 방법.
  12. 제 11 항에 있어서,
    상기 b) 단계와 상기 c) 단계는,
    기준 클럭과 상기 출력 클럭의 위상 및 주파수를 비교하여 위상 검출 신호를 생성하는 단계;
    상기 위상 검출 신호에 응답하여 전압 펌핑 동작을 수행하여 펌핑 전압을 생성하는 단계; 및
    상기 펌핑 전압을 여과하여 상기 제어 전압을 생성하는 단계;
    를 추가로 포함하는 위상 동기 장치의 제어 방법.
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