KR100712547B1 - 복수의 주파수 영역에서 동작하는 위상 동기 루프 - Google Patents

복수의 주파수 영역에서 동작하는 위상 동기 루프 Download PDF

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Abstract

복수의 주파수 영역(frequency zone)에서 동작하는 위상 동기 루프가 개시된다. 상기 위상 동기 루프는, 기준 신호와 발진 신호의 위상과 주파수를 비교하는 위상 주파수 검출기와, 상기 위상 주파수 검출기의 출력 신호에 응답하여 전하를 펌핑하는 전하 펌프와, 상기 전하 펌프의 출력신호를 필터링하여 전압 신호를 제공하는 루프 필터와, 복수의 주파수 영역(frequency zone)들에서 동작하며 상기 루프 필터의 전압 신호에 대응하는 주파수를 갖는 상기 발진신호를 출력하는 전압 제어 발진기 및 상기 루프 필터와 연결되고, 상기 루프 필터의 전압 신호를 입력받아 상기 복수의 주파수 영역들 중 어느 하나의 영역을 선택하기 위한 N 비트의 영역 제어신호를 출력하며, 상기 전압 신호의 레벨에 따라 상기 영역 제어신호를 업 카운트(up-count) 또는 다운 카운트(down-count)하여 출력하는 주파수 영역 제어부를 구비하는 것을 특징으로 한다.

Description

복수의 주파수 영역에서 동작하는 위상 동기 루프{Phase locked loop running at the plurality of frequency zones}
도 1은 종래의 위상 동기 루프를 나타내는 블록도이다.
도 2는 도 1의 위상 동기 루프의 동작에 따른 전압-주파수 특성을 나타내는 그래프이다.
도 3은 본 발명의 일실시예에 따른 위상 동기 루프를 나타내는 블록도이다.
도 4는 도 3의 주파수 영역 제어부를 나타내는 블록도이다.
도 5는 도 4의 전압 감지부를 나타내는 블록도이다.
도 6a,b는 도 3의 위상 동기 루프의 동작에 따른 전압-주파수 특성을 나타내는 그래프이다.
도 7a,b는 제1 및 제2 타이머를 구비하는 위상 동기 루프의 동작에 따른 전압-주파수 특성을 나타내는 그래프이다.
도 8a,b는 본 발명의 다른 실시예에 따른 위상 동기 루프를 나타내는 블록도이다.
도 9는 본 발명의 또 다른 실시예에 따른 위상 동기 루프를 나타내는 블록도이다.
도 10은 도 9의 위상 동기 루프의 동작의 일예로서 전압-주파수 특성을 나타 내는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
11: 분주기 12: PFD
13: 전하펌프 14: 루프필터
15: 전압 제어 발진기 16: 분주기
20: 주파수 영역 제어부 21: ADC
22: 디지털 로우 패스 필터 23: 전압 감지부
23_1: 하이레벨 감지부 23_2: 제1 타이머
23_3: 로우레벨 감지부 23_4: 제2 타이머
24: 스테이트 머신 30: DAC
본 발명은 위상 동기 루프에 관한 것으로서, 더 상세하게는 복수의 주파수 영역에서 동작하는 위상 동기 루프에 있어서, 루프 필터의 전압을 이용하여 동작 주파수 영역을 선택하는 위상 동기 루프에 관한 것이다.
일반적으로 위상 동기 루프(phase locked loop, 이하 PLL)는, 외부로부터 입력되는 신호의 주파수에 응답하여 임의의 주파수를 갖는 신호를 발생시키는 주파수 궤환형 회로이다. PLL은 기준 신호와 발진 신호간의 위상차를 검출하여 이 검출된 위상차에 따른 업-다운 신호에 의해 발진 신호가 원하는 주파수로 되도록 위상 동 기시키는 회로이다. 이러한 PLL은 주파수 합성회로나 데이터 프로세싱 회로의 클록 복원 회로 등에 많이 사용된다.
도 1은 종래의 위상 동기 루프를 나타내는 블록도이다. 도시된 바와 같이 상기 PLL은 분주기(1), 위상 주파수 검출기(PFD,2), 전하펌프(3), 루프필터(4), 전압 제어 발진기(VCO, 5) 및 분주기(6)를 구비한다.
분주기(1)는 기준 신호(Fref)의 주파수를 분주하여 위상 주파수 검출기(2)로 출력한다. 위상 주파수 검출기(2)는 분주기(1)에서 출력되는 신호와 전압 제어 발진기(5)로부터 피드백 되는 발진신호를 입력받아 두 신호의 위상과 주파수를 비교하고, 그 비교 결과에 따른 신호를 전하펌프(3)로 출력한다.
전하펌프(3)는 위상 주파수 검출기(2)에서 출력되는 신호에 대응하는 전하를 루프 필터(4)로 제공한다. 루프 필터(4)는 전하펌프(3)로부터의 출력신호를 필터링하여 전압 신호(Vlf)를 전압 제어 발진기(5)로 제공한다.
전압 제어 발진기(5)는 루프 필터(4)에서 출력되는 전압 신호(Vlf)에 대응하여 소정의 주파수를 갖는 발진신호(Fvco)를 발생하고 이를 외부에 제공한다. 또한 분주기(6)는 전압 제어 발진기(5)에서 출력된 발진신호(Fvco)를 분주하여, 분주된 신호를 피드백하여 위상 주파수 검출기(2)의 또 다른 입력 단자로 출력한다.
한편, 일반적인 PLL에서 전압 제어 발진기(5)는 복수의 주파수 영역(frequency zone)들을 구비하며, 소정의 제어신호에 응답하여 상기 복수의 주파수 영역들 중 어느 하나의 동작 주파수 영역을 선택한다. 또한 상기 제어신호의 변동에 따라 동작 주파수 영역이 가변할 수 있다.
이러한 동작을 위하여 상기 PLL은, 주파수 검출기(7), 룩업 테이블(look-up table, 8) 및 디지털-아날로그 컨버터(DAC, 9)를 더 구비할 수 있다.
주파수 검출기(7)는 발진신호(Fvco)의 주파수를 검출하고, 검출에 따른 신호를 룩업 테이블(8)로 출력한다. 룩업 테이블(8)은 주파수 검출기(7)에서 출력된 신호에 응답하여 소정의 N 비트의 데이터(N-bit data)를 영역 제어신호로서 디지털-아날로그 컨버터(9)로 출력한다. 디지털-아날로그 컨버터(9)는 입력된 N 비트의 데이터를 아날로그 신호로 변환하여 전압 제어 발진기(5)로 출력하며, 전압 제어 발진기(5)는 디지털-아날로그 컨버터(9)에서 출력된 아날로그 신호에 대응하는 주파수 영역을 선택한다. 이에 따라 전압 제어 발진기(5)는, 상기 선택된 주파수 영역의 특성 그래프에 대응하여, 입력되는 전압 신호(Vlf)에 따른 주파수를 갖는 발진신호(Fvco)를 발생한다. 한편, 도시된 저항(R) 및 커패시터(C)는 로우 패스 필터(low-pass filter)로서, 주파수 영역간의 이동이 천천히 이루어지도록 한다.
도 2는 도 1의 위상 동기 루프의 동작에 따른 전압-주파수 특성을 나타내는 그래프이다. 상기 그래프에서 가로축은 전압 제어 발진기(5)로 입력되는 전압 신호(Vlf)이고, 세로축은 전압 제어 발진기(5)의 발진신호(Fvco)의 주파수를 나타낸다. 또한, 전압 제어 발진기(5)는 복수의 주파수 영역들에서 동작하며, 도시된 바와 같이 복수의 그래프는 상기 복수의 주파수 영역들을 나타낸다.
일예로서 상기 복수의 주파수 영역들은 64 개의 주파수 영역(Z1 내지 Z64)으로 이루어지며, 상기 주파수 영역들 중 어느 하나의 영역에서 동작하도록 하기 위해 6 비트로 이루어지는 영역 제어신호를 전압 제어 발진기(5)로 출력할 수 있다.
전압 제어 발진기(5)로 입력되는 전압 신호(Vlf)의 레벨이 증가할수록 전압 제어 발진기(5)의 발진신호(Fvco)의 주파수는 증가한다. 상기 발진신호(Fvco)의 주파수가 소정값 이상 또는 이하인 경우, 룩업 테이블을 이용하여 측정된 주파수에 대응하는 영역 제어신호(N-bit data)를 전압 제어 발진기(5)로 출력한다. 전압 제어 발진기(5)는 변화된 영역 제어신호(N-bit data)를 입력받아 주파수 영역을 이동하게 되고, 이동된 주파수 영역의 그래프에 대응하여 전압 신호(Vlf)에 따른 주파수를 갖는 발진신호(Fvco)를 발생한다.
그러나 상술한 바와 같은 종래의 PLL은, 공정(process) 및 전압(voltage), 온도(temperature) 등의 변화에 따라, 상기 주파수 영역간의 주파수 단계가 변할 수 있다. 또한 전압 신호(Vlf)의 레벨에 대응하는 발진신호(Fvco)의 주파수 그래브의 형태가 변할 수 있다.
종래의 경우 이를 방지하기 위하여, 초기 PLL 보정(calibration) 과정에서 복수의 주파수 영역 각각의 주파수 범위를 측정하고, 이를 메모리에 저장하는 방식으로 보정을 행하였다. 그러나 이 경우 보정에 필요한 시간이 증가하게 되며 정확도가 떨어지게 된다. 또한 온도 및 전압의 변화에 따른 상기 각 주파수 영역의 주파수 범위가 변하는 경우에는 다시 보정을 수행하여야 하나, PLL 동작 중 이를 주기적으로 수행할 수 없는 문제가 발생하게 된다. 또한 주파수 그래브의 형태가 변하게 되어 전압 제어 발진기의 이득(Kvco)이 선형성(linearity)을 벗어나게 되면, 주파수를 검출하는 블록을 설계하기가 어려워지며, 나아가서는 출력 신호의 위상을 기준 신호에 동기시키는 동작이 실패하게 되는 문제가 발생할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 보정 수행에 의한 소요시간을 감소시키며, 전압 및 온도 등의 변화에 대하여 안정적으로 동작할 수 있는 위상 동기 루프를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 위상 동기 루프는, 기준 신호와 발진 신호의 위상과 주파수를 비교하는 위상 주파수 검출기와, 상기 위상 주파수 검출기의 출력 신호에 응답하여 전하를 펌핑하는 전하 펌프와, 상기 전하 펌프의 출력신호를 필터링하여 전압 신호를 제공하는 루프 필터와, 복수의 주파수 영역(frequency zone)들에서 동작하며, 상기 루프 필터의 전압 신호에 대응하는 주파수를 갖는 상기 발진신호를 출력하는 전압 제어 발진기 및 상기 루프 필터와 연결되고, 상기 루프 필터의 전압 신호를 입력받아 상기 복수의 주파수 영역들 중 어느 하나의 영역을 선택하기 위한 N 비트의 영역 제어신호를 출력하며, 상기 전압 신호의 레벨에 따라 상기 영역 제어신호를 업 카운트(up-count) 또는 다운 카운트(down-count)하여 출력하는 주파수 영역 제어부를 구비하는 것을 특징으로 한다.
또한, 상기 주파수 영역 제어부와 상기 전압 제어 발진기 사이에 연결되며, 상기 N 비트의 영역 제어신호를 입력받아 이를 아날로그 신호로 변환하여 상기 전압 제어 발진기로 출력하는 디지털-아날로그 컨버터를 더 구비할 수 있다.
바람직하게는 상기 주파수 영역 제어부는, 상기 루프 필터의 전압 신호의 레 벨을 감지하여 감지 신호를 출력하는 전압 감지부 및 상기 감지 신호에 응답하여 상기 영역 제어신호를 업 카운트 또는 다운 카운트하여 출력하는 스테이트 머신(state machine)을 구비하는 것을 특징으로 한다.
또한, 상기 주파수 영역 제어부는, 상기 루프 필터로부터 전압 신호를 입력받아 이를 디지털 신호로 변환하여 상기 전압 감지부로 출력하는 아날로그-디지털 컨버터를 더 구비할 수 있다.
바람직하게는, 상기 전압 감지부는, 상기 디지털 신호가 제1 레벨인 경우 활성화되며 상기 영역 제어신호를 업 카운트 하기 위한 업 카운트 신호를 출력하며, 상기 디지털 신호가 제2 레벨인 경우 활성화되며 상기 영역 제어신호를 다운 카운트 하기 위한 다운 카운트 신호를 출력할 수 있다.
또한 상기 전압 감지부는, 상기 디지털 신호가 제1 레벨 이상인 경우 활성화되는 제1 신호를 출력하는 하이레벨 감지부 및 상기 디지털 신호가 제2 레벨 이하인 경우 활성화되는 제2 신호를 출력하는 로우레벨 감지부를 구비할 수 있다. 이 경우 상기 전압 감지부는, 상기 제1 신호 및 제2 신호를 각각 상기 업 카운트 신호 및 다운 카운트 신호로서 상기 스테이트 머신으로 출력하는 것이 바람직하다.
한편, 상기 전압 감지부는, 상기 하이레벨 감지부로부터 제1 타이머 제어신호를 입력받은 후 일정시간 경과 후에 활성화되는 제3 신호를 출력하는 제1 타이머 및 상기 제1 신호와 상기 제3 신호를 OR 연산하고, 상기 연산 결과를 상기 업 카운트 신호로서 상기 스테이트 머신으로 출력하는 제1 OR 게이트를 더 구비할 수 있다.
또한 상기 하이레벨 감지부는, 상기 디지털 신호가 상기 제1 레벨인 경우, 또는 상기 제1 레벨보다 일정전압 큰 제3 레벨인 경우 상기 제1 타이머 제어신호를 출력하는 것이 바람직하다.
한편, 상기 전압 감지부는, 상기 로우레벨 감지부로부터 제2 타이머 제어신호를 입력받은 후 일정시간 경과 후에 활성화되는 제4 신호를 출력하는 제2 타이머 및 상기 제2 신호와 상기 제4 신호를 OR 연산하고, 상기 연산 결과를 상기 다운 카운트 신호로서 상기 스테이트 머신으로 출력하는 제2 OR 게이트를 더 구비할 수 있다.
또한 상기 로우레벨 감지부는, 상기 디지털 신호가 상기 제2 레벨인 경우, 또는 상기 제2 레벨보다 일정전압 작은 제4 레벨인 경우 상기 제2 타이머 제어신호를 출력하는 것이 바람직하다.
한편, 상기 주파수 영역 제어부는, 상기 전압 신호의 노이즈를 제거하기 위하여, 상기 아날로그-디지털 변환기와 상기 전압 감지부 사이에 연결되는 디지털 로우 패스 필터를 더 구비할 수 있다.
또한, 상기 주파수 영역 간의 이동이 천천히 이루어지도록, 상기 디지털-아날로그 컨버터와 상기 전압 제어 발진기 사이에 연결되는 로우 패스 필터(low-pass filter)를 더 구비할 수 있다.
또한, 상기 영역 제어신호의 초기값을 설정하기 위하여, 상기 주파수 영역 제어부로 초기화 신호를 출력하는 초기화 신호 발생부를 더 구비할 수 있다.
본 발명의 다른 일실시예에 따른 위상 동기 루프는, 전하 펌프의 출력신호를 필터링하여 전압 신호를 제공하는 루프 필터와, 복수의 주파수 영역(frequency zone)들에서 동작하며, 상기 루프 필터의 전압 신호에 대응하는 주파수를 갖는 발진 신호를 출력하는 전압 제어 발진기와, 상기 루프 필터와 연결되어 상기 루프 필터의 전압 신호를 입력받으며, 상기 전압 신호의 레벨에 따라 각각 활성화되는 업 카운트 신호 및 다운 카운트 신호를 출력하는 비교부 및 상기 복수의 주파수 영역들 중 어느 하나의 영역을 선택하기 위한 N 비트의 영역 제어신호를 출력하며, 상기 업 카운트 신호 및 다운 카운트 신호에 응답하여 상기 영역 제어신호를 업 카운트(up-count) 또는 다운 카운트(down-count)하여 출력하는 스테이트 머신(state machine)을 구비하는 것을 특징으로 한다.
또한 상기 비교부는, 상기 전압 신호와 제1 기준전압을 비교하여 상기 업 카운트 신호를 출력하는 제1 비교기 및 상기 전압 신호와 제2 기준전압을 비교하여 상기 다운 카운트 신호를 출력하는 제2 비교기를 구비할 수 있다.
또한, 상기 제1 비교기는, 상기 전압 신호의 레벨이 상기 제1 기준전압의 레벨 이상인 경우 활성화된 업 카운트 신호를 출력하며, 상기 제2 비교기는 상기 전압 신호의 레벨이 상기 제2 기준전압의 레벨 이하인 경우, 활성화된 다운 카운트 신호를 출력하는 것이 바람직하다.
본 발명의 또 다른 일실시예에 따른 위상 동기 루프는, 전하 펌프의 출력신호를 필터링하여 전압 신호를 제공하는 루프 필터와, 복수의 주파수 영역(frequency zone)들에서 동작하며, 상기 루프 필터의 전압 신호에 대응하는 주파수를 갖는 상기 발진신호를 출력하는 전압 제어 발진기와, 상기 루프 필터와 연결되 어 상기 루프 필터의 전압 신호를 입력받으며, 상기 전압 신호의 레벨에 따라 각각 활성화되는 업 카운트 신호 및 다운 카운트 신호를 출력하는 비교부와, 상기 업 카운트 신호 및 상기 다운 카운트 신호에 의해 제어되며, 상기 루프 필터의 전압 신호를 제공하는 전압노드를 제1 전압원 또는 제2 전압원과 연결하는 스위치부 및 상기 복수의 주파수 영역들 중 어느 하나의 영역을 선택하기 위한 N 비트의 영역 제어신호를 출력하며, 상기 업 카운트 신호 및 다운 카운트 신호에 응답하여 상기 영역 제어신호를 업 카운트(up-count) 또는 다운 카운트(down-count)하여 출력하는 스테이트 머신(state machine)을 구비하는 것을 특징으로 한다.
상기 스위치부는, 상기 활성화된 업 카운트 신호에 의해 스위칭되어, 상기 전압 노드를 제1 전압원에 연결하는 제1 스위치 및 상기 활성화된 다운 카운트 신호에 의해 스위칭되어, 상기 전압 노드를 제2 전압원에 연결하는 제2 스위치를 구비하는 것이 바람직하다.
또한, 상기 전압 노드의 전압이 상기 제1 전압원 또는 상기 제2 전압원에 해당하는레벨로 변동시 위상 검출기를 디스에이블 시키기 위하여, 상기 업 카운트 신호 및 상기 다운 카운트 신호를 논리 연산하고, 상기 연산한 결과를 인에이블 제어신호로서 상기 위상 주파수 검출기로 출력하는 논리 연산기를 더 구비하는 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 위상 동기 루프(PLL)를 나타내는 블록도이다. 도시된 바와 같이 상기 PLL는, 분주기(11), 위상 주파수 검출기(PFD,12), 전하펌프(13), 루프필터(14), 전압 제어 발진기(VCO,15) 및 분주기(16)를 구비할 수 있다. 상기 언급된 구성요소는 종래의 PLL과 유사하게 구성되어 유사한 동작을 따르므로, 이에 대한 자세한 설명은 생략한다.
기준 신호(Fref)는 분주기(11)를 거쳐 위상 주파수 검출기(12)로 입력된다. 위상 주파수 검출기(12)는 분주기(11)에서 출력되는 신호와 전압 제어 발진기(15)로부터 피드백 되는 발진신호(Fvco)를 입력받아 두 신호의 위상 및 주파수를 비교하고, 그 비교 결과에 따른 신호를 전하펌프(13)로 출력한다.
전하펌프(13)는 전하펌프(13)에서 출력하는 신호에 대응하여 루프 필터(14)로 전하를 제공하며, 루프 필터(14)는 상기 전하에 대응하는 전압 신호(Vlf)를 제어 발진기(15)로 제공한다. 또한, 전압 제어 발진기(15)는 루프 필터(14)에서 출력되는 전압 신호(Vlf)에 대응하여 소정의 주파수를 갖는 발진 신호(Fvco)를 발생하고 이를 외부에 제공한다.
한편, 상기 전압 제어 발진기(15)는 복수의 주파수 영역들을 구비하며, 소정의 제어전압(Vdac)에 응답하여 상기 복수의 주파수 영역들 중 어느 하나의 주파수 영역에서 동작할 수 있다. 본 발명의 일실시예에 따른 PLL는, 상기 제어전압(Vdac) 를 발생하기 위한 주파수 영역 제어부(20)를 더 구비할 수 있다. 또한, 주파수 영역 제어부(20)에서 출력되는 디지털 신호를 아날로그 신호로 변환하기 위한 디지털-아날로그 컨버터(30)를 더 구비할 수 있다.
주파수 영역 제어부(20)는 루프 필터(14)와 연결되어, 루프 필터(14)에서 출력되는 전압 신호(Vlf)를 입력받는다. 상기 주파수 영역 제어부(20)는 설정된 초기값에 따른 N 비트의 영역 제어신호(N-bit data)를 출력하며, 전압 제어 발진기(15)는 상기 영역 제어신호(N-bit data)에 대응하는 주파수 영역에서 동작을 수행한다.
이후 발진 신호(Fvco)의 주파수가 기준 신호(Fref)의 주파수보다 작은 경우, 주파수 영역 제어부(20)로 입력되는 전압 신호(Vlf)의 레벨이 점차 증가하게 되고, 이에 따라 발진 신호(Fvco)의 주파수도 증가하게 된다. 상기 전압 신호(Vlf)의 레벨이 소정의 제1 레벨 이상이 되는 경우, 주파수 영역 제어부(20)는 상기 N 비트의 영역 제어신호(N-bit data)를 업 카운트(up-count)하여 출력한다. 전압 제어 발진기(15)는 카운트된 영역 제어신호(N-bit data)에 대응하는 주파수 영역의 전압-주파수 특성에 따라 발진 신호(Fvco)를 발생한다.
한편, 발진 신호(Fvco)의 주파수가 기준 신호(Fref)의 주파수보다 큰 경우, 주파수 영역 제어부(20)로 입력되는 전압 신호(Vlf)의 레벨이 점차 감소하게 되고, 이에 따라 발진 신호(Fvco)의 주파수도 감소하게 된다. 상기 전압 신호(Vlf)의 레벨이 소정의 제2 레벨 이하가 되는 경우, 주파수 영역 제어부(20)는 상기 N 비트의 영역 제어신호(N-bit data)를 다운 카운트(down-count)하여 출력한다. 전압 제어 발진기(15)는 카운트된 영역 제어신호(N-bit data)에 대응하는 주파수 영역의 전압 -주파수 특성에 따라 발진 신호(Fvco)를 발생한다.
상기 디지털-아날로그 컨버터(30)는 주파수 영역 제어부(20)와 전압 제어 발진기(15) 사이에 연결된다. 디지털-아날로그 컨버터(30)는 주파수 영역 제어부(20)로부터 N 비트의 영역 제어신호(N-bit data)를 입력받으며, 이를 아날로그 신호로 변환한다. 아날로그 변환된 신호인 제어전압(Vdac)은 전압 제어 발진기(15)로 입력되고, 전압 제어 발진기(15)는 제어전압(Vdac)의 레벨에 대응하는 주파수 영역에서 동작한다.
도 4는 도 3의 주파수 영역 제어부를 나타내는 블록도이다. 도시된 바와 같이 주파수 영역 제어부(20)는 전압 신호(Vlf)를 입력받고 N 비트의 영역 제어신호(N-bit data)를 발생하여 출력한다. 상기 주파수 영역 제어부(20)는, 아날로그 디지털 컨버터(21), 디지털 로우 패스 필터(22), 전압 감지부(23) 및 스테이트 머신(24)을 구비할 수 있다.
아날로그 디지털 컨버터(21)는 아날로그 신호인 상기 전압 신호(Vlf)를 입력받아 이를 디지털 신호로 변환한다. 또한, 전압 신호(Vlf)에 발생될 수 있는 노이즈를 제거하기 위해, 디지털 로우 패스 필터(22)를 더 구비하여 상기 디지털 신호를 로우 패스 필터링할 수 있다.
디지털 로우 패스 필터(22)에서 출력되는 신호(Dlf)는 전압 감지부(23)로 입력된다. 전압 감지부(23)는 입력되는 디지털 신호(Dlf)를 통해 상기 전압 신호(Vlf)의 레벨을 감지할 수 있다. 전압 감지부(23)는 전압 신호(Vlf)의 레벨이 상기 소정의 제1 레벨 이상인지를 판단한다. 또한 전압 신호(Vlf)의 레벨이 상기 소정의 제2 레벨 이하인지를 판단한다. 이러한 전압 감지 결과에 따라 감지 신호를 출력하며, 더 자세하게는 전압 신호(Vlf)의 레벨이 상기 소정의 제1 레벨 이상인 경우 활성화되는 업 카운트 신호(UP)를 출력하며, 전압 신호(Vlf)의 레벨이 상기 소정의 제2 레벨 이하인 경우 활성화되는 다운 카운트 신호(DN)를 출력한다.
스테이트 머신(24)은 상기 감지 신호에 응답하여 N 비트의 영역 제어신호(N-bit data)를 발생하여 출력하며, 특히 활성화된 업 카운트 신호(UP)를 입력받는 경우 이전의 영역 제어신호(N-bit data)에 +1을 업 카운트하여 출력한다. 또한 활성화된 다운 카운트 신호(DN)를 입력받는 경우 이전의 영역 제어신호(N-bit data)에 -1을 다운 카운트하여 출력한다.
상기 전압 감지부(23)에 대해 도 5를 참조하여 자세히 설명하면 다음과 같다.
도 5는 도 4의 전압 감지부(23)를 나타내는 블록도이다. 도시된 바와 같이 상기 전압 감지부(23)는, 하이 레벨 감지부(23_1) 및 로우 레벨 감지부(23_3)를 구비할 수 있다.
디지털 로우 패스 필터(22)에서 출력되는 디지털 신호(Dlf)는 하이 레벨 감지부(23_1) 및 로우 레벨 감지부(23_3)로 입력된다. 하이 레벨 감지부(23_1)는 디지털 신호(Dlf)를 감지함으로써 전압신호(Vlf)의 레벨이 상기 제1 레벨 이상인지를 감지하고, 상기 제1 레벨 이상으로 감지된 경우 활성화되는 제1 신호를 출력한다.
이와 유사한 동작에 따라 로우 레벨 감지부(23_3)는 전압신호(Vlf)의 레벨이 상기 제2 레벨 이하인지를 감지한다. 감지 결과 전압신호(Vlf)의 레벨이 제2 레벨 이하인 경우 제2 신호를 활성화하여 출력한다. 하이 레벨 감지부(23_1)에서 출력되는 제1 신호는 상기 업 카운트 신호(UP)로서 스테이트 머신(24)으로 출력될 수 있으며, 로우 레벨 감지부(23_3)에서 출력되는 제2 신호는 상기 다운 카운트 신호(DN)로서 스테이트 머신(24)으로 출력될 수 있다.
한편, 바람직하게는 전압 감지부(23)는 제1 타이머(23_2) 및 제2 타이머(23_4)를 더 구비할 수 있다. 또한, 하이 레벨 감지부(23_1)와 제1 타이머(23_2)로부터 신호를 입력받아 이를 OR 연산하는 제1 OR 게이트(OR1)와, 로우 레벨 감지부(23_3)와 제2 타이머(23_4)로부터 신호를 입력받아 이를 OR 연산하는 제2 OR 게이트(OR2)를 더 구비할 수 있다.
하이 레벨 감지부(23_1)는 전압 신호(Vlf)의 레벨이 제1 레벨인 것으로 감지한 경우, 제1 타이머(23_2)로 제1 타이머 제어신호(CON1)를 출력할 수 있다. 또는, 하이 레벨 감지부(23_1)는 전압 신호(Vlf)의 레벨이 제1 레벨보다 소정의 레벨만큼 큰 것으로 감지한 경우 상기 제1 타이머 제어신호(CON1)를 출력할 수 있다.
전압 신호(Vlf)의 레벨이 점차 상승하여 상기 제1 레벨 이상이 되면, 전압 감지부(23)는 활성화된 업 카운트 신호(UP)를 스테이트 머신(24)으로 출력하고, 스테이트 머신(24)은 이전의 영역 제어신호(N-bit data)에 대해 +1 업 카운트한 영역 제어신호(N-bit data)를 출력한다. 이에 따라, 전압 제어 발진기(15)는 한 스텝 높은 주파수에서 동작하는 주파수 영역을 선택한다.
상기와 같이 영역 제어신호(N-bit data)가 업 카운트 되었음에도 불구하고 오동작으로 인하여 루프 필터(24)의 전압(Vlf) 및 이에 따른 디지털 신호(Dlf)의 레벨이 계속 증가하게 되는 문제가 발생할 수 있다. 이 경우, 이후의 동작에서 업 카운트 또는 다운 카운트가 일어나지 않아 위상 동기 동작이 페일(fail)되는 경우가 발생할 수 있다. 그러나 상기와 같이 구성되는 경우, 제1 타이머(23_2)는 제1 타이머 제어신호(CON1)를 입력받은 후 일정시간 경과 후에 활성화되는 제3 신호를 출력한다. 또한 상기 제1 신호와 제3 신호는 제1 OR 게이트(OR1)로 입력되어, OR 연산과정을 거쳐 출력된다. 이에 따라 활성화된 제3 신호에 의해 스테이트 머신(24)이 업 카운트된 영역 제어신호(N-bit data)를 출력하므로, 전압신호(Vlf)의 레벨을 낮출 수 있다.
이와 유사하게, 로우 레벨 감지부(23_3)는 전압신호(Vlf)의 레벨이 제2 레벨인 것으로 감지한 경우, 제2 타이머(23_4)로 제2 타이머 제어신호(CON2)를 출력할 수 있다. 또는, 로우 레벨 감지부(23_3)는 전압신호(Vlf)의 레벨이 제2 레벨보다 소정의 레벨만큼 작은 것으로 감지한 경우 상기 제2 타이머 제어신호(CON2)를 출력할 수 있다.
제2 타이머(23_4)는 제2 타이머 제어신호(CON2)를 입력받은 후 일정시간 경과 후에 활성화되는 제4 신호를 출력한다. 또한 상기 제2 신호와 제4 신호는 제2 OR 게이트(OR2)로 입력되어, OR 연산과정을 거쳐 출력된다. 상기 제2 OR 게이트(OR2)에서 출력되는 신호는 다운 카운트 신호(DN)로서 스테이트 머신(24)에 입력된다.
상기와 같은 동작에 의하여, 영역 제어신호(N-bit data)가 다운 카운트 되었음에도 불구하고 전압신호(Vlf)의 레벨이 상승하지 않는 경우, 상기 제4 신호에 의 해 스테이트 머신(24)이 다운 카운트된 영역 제어신호(N-bit data)를 출력하며, 이에 따라 전압 신호(Vlf)의 레벨을 상승시킬 수 있다.
도 6a,b는 도 3의 PLL의 동작에 따른 전압-주파수 특성을 나타내는 그래프이다. 상기 그래프에서 가로축은 시간축을 나타내며, 세로축은 각각 디지털-아날로그 컨버터(30)에서 출력되는 제어전압(Vdac), 루프 필터(14)에서 출력되는 전압신호(Vlf) 및 전압 제어 발진기(15)의 발진 신호(Fvco)의 주파수를 나타낸다. 또한 PLL/CDR 등의 설계시 기준 신호의 주파수가 고정되거나 가변할 수 있으며, 그 일예로서 시간축에 따른 주파수 특성의 그래프에서는, 상기 기준 신호의 주파수가 t0 에서부터 증가하기 시작하여 t7에서 주파수가 고정되는 특성을 나타낸다.
도 6a는 초기 루프 필터(14)의 전압신호(Vlf)에 의해 발생하는 초기 발진 신호(Fvco)의 주파수가 목표 주파수(target frequency)보다 작은 경우에서의 위상 동기 루프의 동작을 나타낸다. 도시된 바와 같이 t0에서 주파수 영역 제어부(20)에 의해 전압 제어 발진기(15)로 입력되는 제어전압(Vdac)은 [n] 단계의 레벨이며, 전압 제어 발진기(15)는 상기 제어전압(Vdac) 레벨에 대응하는 주파수 영역에서 동작한다.
이후 루프 필터(14)의 전압신호(Vlf)의 레벨이 상승함에 따라 발진 신호(Fvco)의 주파수가 증가하게 되며, t1 시점에서 상기 전압신호(Vlf)의 레벨이 제1 레벨(Vref_h)이 되면, t1 내지 t2에 도시된 바와 같이 주파수 영역 제어부(20)는 영역 제어신호(N-bit data)를 +1 업 카운트하여 출력한다. 또한 이에 따라 디지털-아날로그 컨버터(30)에서 출력되는 제어전압(Vdac)은 [n+1] 단계의 레벨이 된다.
한편, 전압 제어 발진기(15)는 상기 [n+1] 단계의 제어전압(Vdac)에 대응하는 한 단계 높은 주파수 영역에서 동작하므로, 상기 전압신호(Vlf)의 레벨은 하강하게 된다.
발진 신호(Fvco)의 주파수가 아직 목표 주파수에 도달하지 못하였으므로, 상기와 같은 동작을 반복하여 발진 신호(Fvco)의 주파수를 증가시킨다. 즉, 전압신호(Vlf)의 레벨이 다시 상승하게 되며, 이에 따라 발진 신호(Fvco)의 주파수가 증가한다. t3 시점에서 상기 전압신호(Vlf)의 레벨이 다시 제1 레벨(Vref_h)이 되면, t3 내지 t4에 도시된 바와 같이 주파수 영역 제어부(20)는 영역 제어신호(N-bit data)를 +1 업 카운트하여 출력한다. 또한 이에 따라 디지털-아날로그 컨버터(30)에서 출력되는 제어전압(Vdac)는 [n+2] 단계의 레벨이 된다.
상기와 같은 동작의 반복에 의해 t7 시점에서 발진 신호(Fvco)의 주파수가 목표 주파수에 도달하게 된다.
도 6b는 초기 루프 필터(14)의 전압신호(Vlf)의 레벨에 의해 발생하는 초기 발진 신호(Fvco)의 주파수가 목표 주파수보다 큰 경우에서의 위상 동기 루프의 동작을 나타낸다. 도시된 바와 같이 t0에서 주파수 영역 제어부(20)에 의해 전압 제어 발진기(15)로 입력되는 제어전압(Vdac)은 [n] 단계의 레벨이며, 전압 제어 발진기(15)는 상기 제어전압(Vdac) 레벨에 대응하는 주파수 영역에서 동작한다.
초기 발진 신호(Fvco)의 주파수가 목표 주파수보다 크므로, 전압신호(Vlf)의 레벨이 점점 감소하고, 이에 따라 발진 신호(Fvco)의 주파수가 감소하게 된다. t1 시점에서 상기 전압신호(Vlf)의 레벨이 제2 레벨(Vref_l)이 되면, t1 내지 t2에 도 시된 바와 같이 주파수 영역 제어부(20)는 영역 제어신호(N-bit data)를 -1 다운 카운트하여 출력한다. 또한 이에 따라 디지털-아날로그 컨버터(30)에서 출력되는 제어전압(Vdac)는 [n-1] 단계의 레벨이 된다.
한편, 전압 제어 발진기(15)는 상기 [n-1] 단계의 제어전압(Vdac) 레벨에 대응하는 한 단계 낮은 주파수 영역에서 동작하므로, 상기 전압신호(Vlf)의 레벨은 상승하게 된다.
발진 신호(Fvco)의 주파수가 아직 목표 주파수에 도달하지 못하였으므로, 상기와 같은 동작을 반복하여 발진 신호(Fvco)의 주파수를 감소시키며, t7 시점에서 상기 발진 신호(Fvco)의 주파수가 목표 주파수에 도달하게 된다.
도 7a,b는 제1 및 제2 타이머를 구비하는 PLL의 동작에 따른 전압-주파수 특성을 나타내는 그래프이다. 상기 그래프에서, 가로축은 시간축을 나타내며 세로축은 루프 필터(14)의 전압신호(Vlf)의 레벨을 나타낸다.
도 7a는 초기 전압신호(Vlf)의 레벨에 의해 발생하는 초기 발진 신호(Fvco)의 주파수가 목표 주파수보다 작은 경우이다. 초기 설정에 의한 전압신호(Vlf)의 레벨이 1.65V이며, 위상 주파수 검출기(12)의 인에이블과 함께 상기 전압신호(Vlf)의 레벨이 점차 상승한다.
제1 전압이 2.8V로 설정된 경우, 전압신호(Vlf)의 레벨이 2.8V 까지 상승하면, 전압 제어 발진기(15)의 주파수 영역이 한 단계 높은 주파수 영역으로 변경되고, 이에 따라 전압신호(Vlf)의 레벨이 하강한다. 일예로서 각 주파수 영역의 그래프 특성에 따라 전압신호(Vlf)의 레벨이 1.65V 까지 하강하는 동작이 도시된다.
한편, 도시된 바와 같이 상기 전압신호(Vlf)의 레벨이 2.8V에 도달하여 스테이트 머신(24)에서의 영역 제어신호(N-bit data)가 업 카운트 되었음에도 불구하고, PLL 내에서의 오동작 등의 원인으로 인하여 전압신호(Vlf)의 레벨이 계속 상승할 수 있다. 전압신호(Vlf)의 레벨이 과도하게 상승할 경우 상술한 바와 같이 위상 동기 동작의 실패가 발생하거나, 이후 영역 제어신호(N-bit data)의 업 카운트가 발생하지 않을 수 있다.
도 5에서의 하이 레벨 감지부(23_1)는 제1 타이머(23_2)로 제1 타이머 제어신호(CON1)를 출력할 수 있다. 도 7a에서는 그 일예로서 전압신호(Vlf)의 레벨이 제1 레벨보다 소정의 레벨만큼 높은 전압(예를 들어 3V)일 경우, 하이 레벨 감지부(23_1)는 이를 감지하여 제1 타이머 제어신호(CON1)를 출력한다. 제1 타이머(23_2)는 상기 제1 타이머 제어신호(CON1)를 입력받은 후 일정 시간 경과 후에 활성화되는 제3 신호를 출력한다. 이에 따라 영역 제어신호(N-bit data)의 업 카운트가 발생하므로 전압 제어 발진기(15)의 주파수 영역이 한 단계 높은 주파수 영역으로 변경되며, 이에 대응하여 전압신호(Vlf)의 레벨이 하강한다.
도 7b는 초기 전압신호(Vlf)의 레벨에 의해 발생하는 초기 발진 신호(Fvco)의 주파수가 목표 주파수보다 큰 경우이다. 초기 설정에 의한 전압신호(Vlf)의 레벨이 1.65V이며, 위상 주파수 검출기(12)의 인에이블과 함께 상기 전압신호(Vlf)의 레벨이 점차 하강한다.
도시된 바와 같이 전압신호(Vlf)의 레벨이 제2 레벨에 도달하게 되면 영역 제어신호(N-bit data)의 다운 카운트가 발생하므로 전압 제어 발진기(15)의 주파수 영역이 한 단계 낮은 주파수 영역으로 변경된다. 또한 전압신호(Vlf)의 레벨이 상기 제2 레벨보다 소정의 레벨만큼 낮은 전압에서, 로우레벨 감지부(23_3)는 이를 감지하여 제2 타이머 제어신호(CON2)를 출력한다. 제2 타이머(23_4)는 상기 제2 타이머 제어신호(CON2)를 입력받은 후 일정 시간 경과 후에 활성화되는 제4 신호를 출력한다. 이에 따라 영역 제어신호(N-bit data)의 다운 카운트가 발생하므로 전압 제어 발진기(15)의 주파수 영역이 한 단계 낮은 주파수 영역으로 변경되며, 이에 대응하여 전압신호(Vlf)의 레벨이 상승한다.
도 8a,b는 본 발명의 다른 실시예에 따른 PLL를 나타내는 블록도이다. 도 8a에 도시된 바와 같이 상기 PLL는, 분주기(110), 위상 주파수 검출기(PFD,120), 전하펌프(130), 루프필터(140), 전압 제어 발진기(VCO,150) 및 분주기(160)를 구비할 수 있다. 도 8b에서는 도 8a에 도시된 PLL의 구체적인 연결 상태가 도시되며, 소정의 전원전압(VDD) 및 접지전압(Vss) 사이에 연결된 전류원(I1, I2)는 전하펌프(130)를 나타낸다.
본 실시예에 따른 PLL은 루프필터(140)와 연결되어 상기 루프필터(140)의 전압 신호(Vlf)를 입력받는 비교부(170)를 더 구비한다. 상기 비교부(170)는 도시된 바와 같이 제1 비교기(COM1)와 제2 비교기(COM2)를 구비할 수 있다.
상기 전압 신호(Vlf)는 제1 비교기(COM1) 및 제2 비교기(COM2)의 입력단으로 각각 입력된다. 제1 비교기(COM1)는 전압 신호(Vlf)와 제1 레벨의 전압(Vref_h)을 비교하여, 상기 전압 신호(Vlf)의 레벨이 제1 레벨의 전압(Vref_h) 레벨 이상인 경우 활성화되는 업 카운트 신호(UP)를 출력한다. 또한, 제2 비교기(COM2)는 전압 신 호(Vlf)와 제2 레벨의 전압(Vref_l)을 비교하여, 상기 전압 신호(Vlf)의 레벨이 제2 레벨의 전압(Vref_l) 레벨 이하인 경우 활성화되는 다운 카운트 신호(DN)를 출력한다.
상기 업 카운트 신호(UP) 및 다운 카운트 신호(DN)는 스테이트 머신(180)으로 입력된다. 업 카운트 신호(UP)가 활성화된 경우, 스테이트 머신(180)은 영역 제어신호(N-bit data)를 +1 업 카운트하여 출력한다. 또한 다운 카운트 신호(DN)가 활성화된 경우, 스테이트 머신(180)은 영역 제어신호(N-bit data)를 -1 다운 카운트하여 출력한다.
스테이트 머신(180)에서 출력되는 영역 제어신호(N-bit data)는 디지털-아날로그 컨버터(190)로 입력되며, 디지털-아날로그 컨버터(190)는 디지털 신호인 상기 영역 제어신호(N-bit data)를 입력받아 이를 아날로그 신호(Vdac)로 변환한다. 상기 아날로그 신호로 변환된 신호(Vdac)는 전압 제어 발진기(150)로 입력된다. 전압 제어 발진기(150)는 입력된 아날로그 전압 신호(Vdac)의 레벨에 대응하는 주파수 영역을 선택하고, 선택된 영역에 해당하는 전압-주파수 특성에 따라 동작한다.
한편 디지털-아날로그 컨버터(190) 및 전압 제어 발진기(150) 사이에 로우 패스 필터(low-pass filter)가 연결되며, 로우 패스 필터는 소정의 저항(R) 및 커패시터(C)로 이루어질 수 있다. 상기 로우 패스 필터에 의하여 전압 제어 발진기(150) 내에서 주파수 영역간의 이동이 천천히 이루어진다.
도 9는 본 발명의 또 다른 실시예에 따른 PLL를 나타내는 블록도이다. 도시된 바와 같이 상기 PLL은, 분주기(210), 위상 주파수 검출기(PFD,220), 전하펌프 (230), 루프필터(240), 전압 제어 발진기(VCO,250) 및 분주기(260)를 구비할 수 있다. 소정의 전원전압(VDD) 및 접지전압(Vss) 사이에 연결된 전류원(I1, I2)은 전하펌프(230)를 나타낸다.
본 실시예에 따른 PLL은 루프필터(240)와 연결되어 상기 루프필터(240)의 전압 신호(Vlf)를 입력받는 비교부(270)를 더 구비한다. 상기 비교부(270)는 도시된 바와 같이 제1 비교기(COM1)와 제2 비교기(COM2)를 구비할 수 있다.
상기 루프필터(240)의 전압 신호(Vlf)를 제공하는 전압 노드(N)는 제1 비교기(COM1) 및 제2 비교기(COM2)의 입력단과 각각 연결된다. 제1 비교기(COM1)는 전압 신호(Vlf)와 제1 레벨의 전압(Vdc1)을 비교하여, 상기 전압 신호(Vlf)의 레벨이 제1 레벨의 전압(Vdc1) 레벨 이상인 경우 활성화되는 업 카운트 신호(UP)를 출력한다. 또한, 제2 비교기(COM2)는 전압 신호(Vlf)와 제2 레벨의 전압(Vdc2)을 비교하여, 상기 전압 신호(Vlf)의 레벨이 제2 레벨의 전압(Vdc2) 레벨 이하인 경우 활성화되는 다운 카운트 신호(DN)를 출력한다.
또한 상기 PLL은 활성화된 업 카운트 신호(UP) 및 활성화된 다운 카운트 신호(DN)에 의해 제어되는 스위치부를 더 구비한다. 바람직하게는 상기 스위치부는, 활성화된 업 카운트 신호(UP)에 의해 제어되는 제1 스위치(SW1)와, 활성화된 다운 카운트 신호(DN)에 의해 제어되는 제2 스위치(SW2)를 구비할 수 있다.
제1 스위치(SW1)는 활성화된 업 카운트 신호(UP)에 의해 스위칭되어, 전압 노드(N)를 소정의 제1 전압원(Vref1)에 연결한다. 또한, 제2 스위치(SW2)는 활성화된 다운 카운트 신호(DN)에 의해 스위칭되어, 전압 노드(N)를 소정의 제2 전압원 (Vref2)에 연결한다. 상기 제1 전압원(Vref1)은 제1 레벨의 전압(Vdc1)보다 작은 전압 레벨을 가지며, 제2 전압원(Vref2)은 제2 레벨의 전압(Vdc2)보다 큰 전압 레벨을 갖는 것이 바람직하다.
상기 업 카운트 신호(UP) 및 다운 카운트 신호(DN)는 스테이트 머신(280)으로 입력된다. 업 카운트 신호(UP)가 활성화된 경우, 스테이트 머신(280)은 영역 제어신호(N-bit data)를 +1 업 카운트하여 출력한다. 또한 다운 카운트 신호(DN)가 활성화된 경우, 스테이트 머신(280)은 영역 제어신호(N-bit data)를 -1 다운 카운트하여 출력한다.
한편 상기 PLL의 일예로서, 전류 변환기(290)를 더 구비할 수 있으며, 상기 영역 제어신호(N-bit data)는 전류 변환기(290)로 입력되며, 전류 변환기(290)는 상기 영역 제어신호(N-bit data)에 대응하는 전류를 생성하여 전압 제어 발진기(250)로 출력한다. 전압 제어 발진기(250)는 VI 컨버터(251) 및 CCO(252)를 구비할 수 있으며, 상기 변환된 전류는 CCO(252)로 제공된다. 이에 의하여 전압 제어 발진기(250)는 전압 노드(N)에 대응하는 주파수를 갖는 발진 신호(Fvco)를 생성한다.
또한 상기 PLL은, 상기 전압 노드(N)가 상기 제1 전압원(Vref1) 또는 상기 제2 전압원(Vref2)에 해당하는 전압 레벨로 변동되는 동안, 상기 위상 주파수 검출기(220)를 디스에이블시켜, 상기 전압 노드(N)가 위상 주파수 검출기(220)에 의한 영향을 받지 않도록 한다. 이를 위하여 업 카운트 신호(UP) 및 다운 카운트 신호(DN)를 입력받아 이를 논리 연산하고, 상기 연산한 결과를 인에이블 제어신호(EN)로서 위상 주파수 검출기(220)로 출력하는 논리 연산기를 더 구비할 수 있다. 바람 직하게는 상기 논리 연산기는 NOR 게이트(NOR)로 이루어질 수 있다. 이 경우 업 카운트 신호(UP) 및 다운 카운트 신호(DN) 중 어느 하나의 신호가 활성화되면, 연산 결과 출력되는 신호가 예를 들면 로우 레벨로 되고, 이러한 인에이블 제어신호(EN)는 위상 주파수 검출기(220)를 디스에이블 시킨다.
이후 상기 전압 노드(N)가 제1 전압원(Vref1) 또는 상기 제2 전압원(Vref2)에 해당하는 전압 레벨이 되면, 업 카운트 신호(UP) 및 다운 카운트 신호(DN)는 비활성화된다. 이에 따라 상기 스위치부의 제1 스위치(SW1) 및 제2 스위치(SW2)는 오프된다. 또한 업 카운트 신호(UP) 및 다운 카운트 신호(DN)는 비활성화되므로, 상기 NOR 게이트(NOR)로부터 출력되는 신호는 예를 들어 하이 레벨로 된다. 이러한 인에이블 제어신호(EN)에 의해 위상 주파수 검출기(220)가 인에이블된다. 상기 인에이블된 위상 주파수 검출기(220)에 의해 전압 노드(N)의 전압 레벨은 변동되고, 전압 제어 발진기(250)는 상기 전압 레벨에 대응하는 주파수를 갖는 발진 신호(Fvco)를 발생한다.
상기 도 9에 도시된 PLL의 자세한 동작에 관하여 도 10을 참조하여 설명하면 다음과 같다.
도 10은 도 9의 PLL의 동작의 일예로서 전압-주파수 특성을 나타내는 그래프이다. 도시된 바와 같이 초기 설정에 따라 루프 필터(240)의 전압신호(Vlf)가 제1 전압원(Vref1)에 해당하는 전압 레벨을 가질 수 있으며, 상기 루프 필터(240)의 전압 신호(Vlf)에 대응하는 발진 신호(Fvco)의 주파수는 목표 주파수에 비해 낮은 주파수를 가질 수 있다.
이후, 위상 주파수 검출기(220)의 인에이블과 함께 상기 루프 필터(240)의 전압 신호(Vlf)의 레벨이 점차 상승한다. 상기 전압 신호(Vlf)의 레벨이 제1 레벨의 전압(Vdc1) 이상이 되면, 업 카운트 신호(UP)가 활성화되며 스테이트 머신(280)은 영역 제어신호(N-bit data)를 +1 업 카운트하여 출력한다.
또한, 업 카운트 신호(UP)가 활성화됨에 따라 제1 스위치(SW1)가 온 됨으로써 상기 전압 노드(N)을 제1 전압원(Vref1)에 연결한다. 이에 따라 도시된 바와 같이 전압 제어 발진기(250)가 동작하는 주파수 영역은 한 단계 높은 주파수 영역으로 변경되며, 전압 신호(Vlf)의 레벨은 제1 전압원(Vref1)에 해당하는 레벨이 된다. 이 경우 NOR 게이트(NOR)로부터 출력되는 인에이블 제어신호는 위상 주파수 검출기(220)를 디스에이블 시키므로, 전압 신호(Vlf)의 레벨이 제1 전압원(Vref1)의 레벨로 변동함에 있어서 위상 주파수 검출기(220)에 의한 영향을 받지 않는다.
이후, 제1 전압원(Vref1)의 레벨을 갖는 전압 신호(Vlf)가 비교부(270)로 입력됨에 따라, 상기 업 카운트 신호(UP) 및 다운 카운트 신호(DN)는 비활성화된다. 이에 따라 상기 스위치부는 턴 오프되며, NOR 게이트(NOR)로부터 출력되는 인에이블 제어신호(EN)는 위상 주파수 검출기(220)를 인에이블 시킨다. 이후 전압 신호(Vlf)의 레벨이 다시 증가함에 따라 발진 신호(Fvco)의 주파수가 증가하게 되며, 위와 같은 동작을 반복함으로써 발진 신호(Fvco)의 주파수가 목표 주파수에 도달하게 된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균 등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
상기한 바와 같은 본 발명에 따른 위상 동기 루프는, 보정 수행에 의한 소요시간을 감소시키고, 루프필터의 전압 신호의 레벨을 일정 범위에서 동작하도록 하며, 전압 및 온도 등의 변화에 대하여 안정적으로 동작할 수 있는 효과가 있다.

Claims (30)

  1. 기준 신호와 발진 신호의 위상과 주파수를 비교하는 위상 주파수 검출기;
    상기 위상 주파수 검출기의 출력 신호에 응답하여 전하를 펌핑하는 전하 펌프;
    상기 전하 펌프의 출력신호를 필터링하여 전압 신호를 제공하는 루프 필터;
    복수의 주파수 영역(frequency zone)들에서 동작하며, 상기 루프 필터의 전압 신호에 대응하는 주파수를 갖는 상기 발진신호를 출력하는 전압 제어 발진기; 및
    상기 루프 필터와 연결되고, 상기 루프 필터의 전압 신호를 입력받아 상기 복수의 주파수 영역들 중 어느 하나의 영역을 선택하기 위한 N 비트의 영역 제어신호를 출력하며, 상기 전압 신호의 레벨에 따라 상기 영역 제어신호를 업 카운트(up-count) 또는 다운 카운트(down-count)하여 출력하는 주파수 영역 제어부를 구비하는 것을 특징으로 하는 위상 동기 루프(phase locked loop).
  2. 제 1항에 있어서,
    상기 주파수 영역 제어부와 상기 전압 제어 발진기 사이에 연결되며, 상기 N 비트의 영역 제어신호를 입력받아 이를 아날로그 신호로 변환하여 상기 전압 제어 발진기로 출력하는 디지털-아날로그 컨버터를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  3. 제 1항에 있어서, 상기 주파수 영역 제어부는,
    상기 루프 필터의 전압 신호의 레벨을 감지하여 감지 신호를 출력하는 전압 감지부; 및
    상기 감지 신호에 응답하여 상기 영역 제어신호를 업 카운트 또는 다운 카운트하여 출력하는 스테이트 머신(state machine)을 구비하는 것을 특징으로 하는 위상 동기 루프.
  4. 제 3항에 있어서, 상기 주파수 영역 제어부는,
    상기 루프 필터로부터 전압 신호를 입력받아 이를 디지털 신호로 변환하여 상기 전압 감지부로 출력하는 아날로그-디지털 컨버터를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  5. 제 4항에 있어서, 상기 전압 감지부는,
    상기 디지털 신호가 제1 레벨인 경우 활성화되며 상기 영역 제어신호를 업 카운트 하기 위한 업 카운트 신호를 출력하며, 상기 디지털 신호가 제2 레벨인 경우 활성화되며 상기 영역 제어신호를 다운 카운트 하기 위한 다운 카운트 신호를 출력하는 것을 특징으로 하는 위상 동기 루프.
  6. 제 5항에 있어서, 상기 전압 감지부는,
    상기 디지털 신호가 제1 레벨 이상인 경우 활성화되는 제1 신호를 출력하는 하이레벨 감지부; 및
    상기 디지털 신호가 제2 레벨 이하인 경우 활성화되는 제2 신호를 출력하는 로우레벨 감지부를 구비하는 것을 특징으로 하는 위상 동기 루프.
  7. 제 6항에 있어서, 상기 전압 감지부는,
    상기 제1 신호 및 제2 신호를 각각 상기 업 카운트 신호 및 다운 카운트 신호로서 상기 스테이트 머신으로 출력하는 것을 특징으로 하는 위상 동기 루프.
  8. 제 6항에 있어서, 상기 전압 감지부는,
    상기 하이레벨 감지부로부터 제1 타이머 제어신호를 입력받은 후 일정시간 경과 후에 활성화되는 제3 신호를 출력하는 제1 타이머; 및
    상기 제1 신호와 상기 제3 신호를 OR 연산하고, 상기 연산 결과를 상기 업 카운트 신호로서 상기 스테이트 머신으로 출력하는 제1 OR 게이트를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  9. 제 8항에 있어서, 상기 하이레벨 감지부는,
    상기 디지털 신호가 상기 제1 레벨인 경우, 또는 상기 제1 레벨보다 일정전압 큰 제3 레벨인 경우 상기 제1 타이머 제어신호를 출력하는 것을 특징으로 하는 위상 동기 루프.
  10. 제 6항에 있어서, 상기 전압 감지부는,
    상기 로우레벨 감지부로부터 제2 타이머 제어신호를 입력받은 후 일정시간 경과 후에 활성화되는 제4 신호를 출력하는 제2 타이머; 및
    상기 제2 신호와 상기 제4 신호를 OR 연산하고, 상기 연산 결과를 상기 다운 카운트 신호로서 상기 스테이트 머신으로 출력하는 제2 OR 게이트를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  11. 제 10항에 있어서, 상기 로우레벨 감지부는,
    상기 디지털 신호가 상기 제2 레벨인 경우, 또는 상기 제2 레벨보다 일정전압 작은 제4 레벨인 경우 상기 제2 타이머 제어신호를 출력하는 것을 특징으로 하는 위상 동기 루프.
  12. 제 4항에 있어서, 상기 주파수 영역 제어부는,
    상기 전압 신호의 노이즈를 제거하기 위하여, 상기 아날로그-디지털 변환기와 상기 전압 감지부 사이에 연결되는 디지털 로우 패스 필터를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  13. 제 2항에 있어서,
    상기 주파수 영역 간의 이동이 천천히 이루어지도록, 상기 디지털-아날로그 컨버터와 상기 전압 제어 발진기 사이에 연결되는 로우 패스 필터(low-pass filter)를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  14. 제 1항에 있어서,
    상기 영역 제어신호의 초기값을 설정하기 위하여, 상기 주파수 영역 제어부로 초기화 신호를 출력하는 초기화 신호 발생부를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  15. 발진 신호를 기준 신호에 동기하기 위한 위상 동기 루프(phase locked loop)에 있어서,
    전하 펌프의 출력신호를 필터링하여 전압 신호를 제공하는 루프 필터;
    복수의 주파수 영역(frequency zone)들에서 동작하며, 상기 루프 필터의 전압 신호에 대응하는 주파수를 갖는 상기 발진 신호를 출력하는 전압 제어 발진기;
    상기 루프 필터와 연결되어 상기 루프 필터의 전압 신호를 입력받으며, 상기 전압 신호의 레벨에 따라 각각 활성화되는 업 카운트 신호 및 다운 카운트 신호를 출력하는 비교부; 및
    상기 복수의 주파수 영역들 중 어느 하나의 영역을 선택하기 위한 N 비트의 영역 제어신호를 출력하며, 상기 업 카운트 신호 및 다운 카운트 신호에 응답하여 상기 영역 제어신호를 업 카운트(up-count) 또는 다운 카운트(down-count)하여 출력하는 스테이트 머신(state machine)을 구비하는 것을 특징으로 하는 위상 동기 루프(phase locked loop).
  16. 제 15항에 있어서,
    상기 기준 신호와 상기 발진 신호의 위상과 주파수를 비교하는 위상 주파수 검출기; 및
    상기 위상 주파수 검출기의 출력 신호에 응답하여 전하를 펌핑하는 전하 펌프를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  17. 제 16항에 있어서,
    상기 스테이트 머신과 상기 전압 제어 발진기 사이에 연결되며, 상기 N 비트의 영역 제어신호를 입력받아 이를 아날로그 신호로 변환하여 상기 전압 제어 발진기로 출력하는 디지털-아날로그 컨버터를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  18. 제 17항에 있어서, 상기 비교부는,
    상기 전압 신호와 제1 기준전압을 비교하여 상기 업 카운트 신호를 출력하는 제1 비교기; 및
    상기 전압 신호와 제2 기준전압을 비교하여 상기 다운 카운트 신호를 출력하는 제2 비교기를 구비하는 것을 특징으로 하는 위상 동기 루프.
  19. 제 18항에 있어서,
    상기 제1 비교기는, 상기 전압 신호의 레벨이 상기 제1 기준전압의 레벨 이상인 경우, 활성화된 업 카운트 신호를 출력하며,
    상기 제2 비교기는, 상기 전압 신호의 레벨이 상기 제2 기준전압의 레벨 이하인 경우, 활성화된 다운 카운트 신호를 출력하는 것을 특징으로 하는 위상 동기 루프.
  20. 제 17항에 있어서,
    상기 주파수 영역 간의 이동이 천천히 이루어지도록, 상기 디지털-아날로그 컨버터와 상기 전압 제어 발진기 사이에 연결되는 로우 패스 필터(low-pass filter)를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  21. 제 15항에 있어서,
    상기 영역 제어신호의 초기값을 설정하기 위하여, 상기 스테이트 머신으로 초기화 신호를 출력하는 초기화 신호 발생부를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  22. 발진 신호를 기준 신호에 동기하기 위한 위상 동기 루프(phase locked loop)에 있어서,
    전하 펌프의 출력신호를 필터링하여 전압 신호를 제공하는 루프 필터;
    복수의 주파수 영역(frequency zone)들에서 동작하며, 상기 루프 필터의 전압 신호에 대응하는 주파수를 갖는 상기 발진신호를 출력하는 전압 제어 발진기;
    상기 루프 필터와 연결되어 상기 루프 필터의 전압 신호를 입력받으며, 상기 전압 신호의 레벨에 따라 각각 활성화되는 업 카운트 신호 및 다운 카운트 신호를 출력하는 비교부;
    상기 업 카운트 신호 및 상기 다운 카운트 신호에 의해 제어되며, 상기 루프 필터의 전압 신호를 제공하는 전압노드를 제1 전압원 또는 제2 전압원과 연결하는 스위치부; 및
    상기 복수의 주파수 영역들 중 어느 하나의 영역을 선택하기 위한 N 비트의 영역 제어신호를 출력하며, 상기 업 카운트 신호 및 다운 카운트 신호에 응답하여 상기 영역 제어신호를 업 카운트(up-count) 또는 다운 카운트(down-count)하여 출력하는 스테이트 머신(state machine)을 구비하는 것을 특징으로 하는 위상 동기 루프(phase locked loop).
  23. 제 22항에 있어서,
    상기 기준 신호와 상기 발진 신호의 위상과 주파수를 비교하는 위상 주파수 검출기; 및
    상기 위상 주파수 검출기의 출력 신호에 응답하여 전하를 펌핑하는 전하 펌프를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  24. 제 22항에 있어서, 상기 비교부는,
    상기 전압 신호와 제1 기준전압을 비교하여 상기 업 카운트 신호를 출력하는 제1 비교기; 및
    상기 전압 신호와 제2 기준전압을 비교하여 상기 다운 카운트 신호를 출력하는 제2 비교기를 구비하는 것을 특징으로 하는 위상 동기 루프.
  25. 제 24항에 있어서,
    상기 제1 비교기는, 상기 전압 신호의 레벨이 상기 제1 기준전압의 레벨 이상인 경우, 활성화된 업 카운트 신호를 출력하며,
    상기 제2 비교기는, 상기 전압 신호의 레벨이 상기 제2 기준전압의 레벨 이하인 경우, 활성화된 다운 카운트 신호를 출력하는 것을 특징으로 하는 위상 동기 루프.
  26. 제 25항에 있어서, 상기 스위치부는,
    상기 활성화된 업 카운트 신호에 의해 스위칭되어, 상기 전압 노드를 제1 전압원에 연결하는 제1 스위치; 및
    상기 활성화된 다운 카운트 신호에 의해 스위칭되어, 상기 전압 노드를 제2 전압원에 연결하는 제2 스위치를 구비하는 것을 특징으로 하는 위상 동기 루프.
  27. 제 26항에 있어서,
    상기 제1 전압원은 상기 제1 기준전압보다 작은 전압 레벨을 가지며, 상기 제2 전압원은 상기 제2 기준전압보다 큰 전압 레벨을 갖는 것을 특징으로 하는 위상 동기 루프.
  28. 제 27항에 있어서,
    상기 전압 노드의 전압이 상기 제1 전압원 또는 상기 제2 전압원에 해당하는레벨로 변동시 상기 위상 검출기를 디스에이블 시키기 위하여, 상기 업 카운트 신호 및 상기 다운 카운트 신호를 논리 연산하고, 상기 연산한 결과를 인에이블 제어신호로서 상기 위상 주파수 검출기로 출력하는 논리 연산기를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  29. 제 28항에 있어서, 상기 논리 연산기는,
    상기 업 카운트 신호 및 상기 다운 카운트 신호를 NOR 연산하는 NOR 게이트인 것을 특징으로 하는 위상 동기 루프.
  30. 제 22항에 있어서,
    상기 영역 제어신호의 초기값을 설정하기 위하여, 상기 스테이트 머신으로 초기화 신호를 출력하는 초기화 신호 발생부를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100991998B1 (ko) 2008-10-13 2010-11-04 주식회사 하이닉스반도체 위상 동기 장치 및 그 제어 방법
KR20140059084A (ko) * 2012-11-07 2014-05-15 현대모비스 주식회사 레이더 시스템의 신호 선형화 장치 및 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI20065571A0 (fi) * 2006-09-19 2006-09-19 Nokia Corp Signaalinmuodostus multipleksauksella
KR101097646B1 (ko) * 2009-08-10 2011-12-22 삼성전기주식회사 자동주파수조절기, 자동주파수 조절방법 및 이를 사용하는 주파수합성기
US8698566B2 (en) * 2011-10-04 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Phase locked loop calibration
US8531245B2 (en) * 2011-10-28 2013-09-10 St-Ericsson Sa Temperature compensation in a PLL
WO2013189494A2 (de) * 2012-06-18 2013-12-27 Silicon Line Gmbh Schaltungsanordnung und verfahren zur takt- und/oder datenrückgewinnung
TW201417550A (zh) * 2012-10-23 2014-05-01 Novatek Microelectronics Corp 用於選擇頻段的控制方法及相關的時脈資料回復裝置
US10044358B2 (en) * 2015-12-21 2018-08-07 Texas Instruments Incorporated Loop filter with active discrete-level loop filter capacitor in a voltage controlled oscillator
US10727847B1 (en) 2019-02-07 2020-07-28 International Business Machines Corporation Digital control of a voltage controlled oscillator frequency
US10812089B2 (en) * 2019-03-18 2020-10-20 Xilinx, Inc. Apparatus and method to reduce lock time via frequency band calibration

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186904A (ja) 1997-12-22 1999-07-09 Fujitsu Ltd Ｐｌｌ回路
KR20020020187A (ko) * 2000-09-06 2002-03-14 포만 제프리 엘 자동 캘리브레이션 시스템 및 방법
KR20030051967A (ko) * 2001-12-20 2003-06-26 엘지전자 주식회사 시스템 클럭을 이용한 버스 슬롯 넘버 제공 모듈 및 방법
JP2004320387A (ja) 2003-04-16 2004-11-11 Nec Saitama Ltd Ｐｌｌ回路及びその制御方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6744324B1 (en) * 2001-03-19 2004-06-01 Cisco Technology, Inc. Frequency synthesizer using a VCO having a controllable operating point, and calibration and tuning thereof
US6949981B2 (en) * 2004-02-18 2005-09-27 International Business Machines Corporation Dynamic threshold for VCO calibration

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186904A (ja) 1997-12-22 1999-07-09 Fujitsu Ltd Ｐｌｌ回路
KR20020020187A (ko) * 2000-09-06 2002-03-14 포만 제프리 엘 자동 캘리브레이션 시스템 및 방법
KR20030051967A (ko) * 2001-12-20 2003-06-26 엘지전자 주식회사 시스템 클럭을 이용한 버스 슬롯 넘버 제공 모듈 및 방법
JP2004320387A (ja) 2003-04-16 2004-11-11 Nec Saitama Ltd Ｐｌｌ回路及びその制御方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100991998B1 (ko) 2008-10-13 2010-11-04 주식회사 하이닉스반도체 위상 동기 장치 및 그 제어 방법
KR20140059084A (ko) * 2012-11-07 2014-05-15 현대모비스 주식회사 레이더 시스템의 신호 선형화 장치 및 방법
KR102038557B1 (ko) * 2012-11-07 2019-10-30 현대모비스 주식회사 레이더 시스템의 신호 선형화 장치 및 방법

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US7711340B2 (en) 2010-05-04
US20070173219A1 (en) 2007-07-26

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