JPH11186904A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH11186904A JPH11186904A JP9352534A JP35253497A JPH11186904A JP H11186904 A JPH11186904 A JP H11186904A JP 9352534 A JP9352534 A JP 9352534A JP 35253497 A JP35253497 A JP 35253497A JP H11186904 A JPH11186904 A JP H11186904A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- charge pump
- control
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】本発明はＰＬＬ回路に関し，ＶＣＯの電圧感度
を変えることなく，また外部から周波数範囲を調整する
ことなくＰＬＬの発振可能周波数範囲を広げることを目
的とする。 【解決手段】基準周波数信号と電圧制御発振器の発振出
力信号を入力する位相比較器と，位相比較器からの制御
信号によりコンデンサの充放電制御を行うチャージポン
プ回路と，チャージポンプ回路の電圧に対応する周波数
を出力する電圧制御発振器とからなる。位相比較器から
の制御信号により制御される第１と第２のチャージポン
プ回路を並列に設け，各チャージポンプ回路により充放
電される２つのコンデンサとを設け，電圧制御発振器は
２つのコンデンサの電圧が入力され，２つの電圧を加算
した値に対応する周波数を発生するよう構成する。
を変えることなく，また外部から周波数範囲を調整する
ことなくＰＬＬの発振可能周波数範囲を広げることを目
的とする。 【解決手段】基準周波数信号と電圧制御発振器の発振出
力信号を入力する位相比較器と，位相比較器からの制御
信号によりコンデンサの充放電制御を行うチャージポン
プ回路と，チャージポンプ回路の電圧に対応する周波数
を出力する電圧制御発振器とからなる。位相比較器から
の制御信号により制御される第１と第２のチャージポン
プ回路を並列に設け，各チャージポンプ回路により充放
電される２つのコンデンサとを設け，電圧制御発振器は
２つのコンデンサの電圧が入力され，２つの電圧を加算
した値に対応する周波数を発生するよう構成する。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ（Phase Lock
ed Loop)回路に関する。近年の情報通信機器や通信シス
テムの高速化に伴って，その同期制御のためのタイミン
グ信号（クロック信号）には，高速，且つ安定な発振器
が求められている。その発信器として，ＰＬＬ周波数シ
ンセサイザ（以下，ＰＬＬと略称する）が広く用いられ
ている。そのＰＬＬの構成要素の中でも，電圧制御発振
器（ＶＣＯ：Voltage Controled Oscitator)には制御電
圧範囲に対して安定した発振周波数範囲の確保が要求さ
れている。
ed Loop)回路に関する。近年の情報通信機器や通信シス
テムの高速化に伴って，その同期制御のためのタイミン
グ信号（クロック信号）には，高速，且つ安定な発振器
が求められている。その発信器として，ＰＬＬ周波数シ
ンセサイザ（以下，ＰＬＬと略称する）が広く用いられ
ている。そのＰＬＬの構成要素の中でも，電圧制御発振
器（ＶＣＯ：Voltage Controled Oscitator)には制御電
圧範囲に対して安定した発振周波数範囲の確保が要求さ
れている。
【０００２】
【従来の技術】図９は従来の一般的なＰＬＬの構成の概
要を示す。これらの各構成素子を説明すると，８０はＶ
ＣＯで，入力制御電圧に比例した周波数ｆ１で発振する
発振器，８１は制御電圧を保持するコンデンサ，８２は
コンデンサ８１を充放電するチャージポンプ回路，８３
は基準信号ｆ２の入力信号とＶＣＯ８０から発振出力さ
れる周波数信号ｆ１の位相を比較する比較器である。
要を示す。これらの各構成素子を説明すると，８０はＶ
ＣＯで，入力制御電圧に比例した周波数ｆ１で発振する
発振器，８１は制御電圧を保持するコンデンサ，８２は
コンデンサ８１を充放電するチャージポンプ回路，８３
は基準信号ｆ２の入力信号とＶＣＯ８０から発振出力さ
れる周波数信号ｆ１の位相を比較する比較器である。
【０００３】この構成において，ＰＬＬは位相比較器８
３において入力信号ｆ１，ｆ２の位相を比較して，入力
信号ｆ１よりｆ２の位相が早い時はチャージポンプ回路
８２からコンデンサ８１を充電する制御信号が発生し，
入力信号ｆ１よりｆ２の位相が遅い場合はコンデンサ８
１を放電させる制御信号を発生する。このループ制御系
により入力信号ｆ１，ｆ２の位相が常に等しくなるよう
にＶＣＯ８０の発振周波数が制御される。
３において入力信号ｆ１，ｆ２の位相を比較して，入力
信号ｆ１よりｆ２の位相が早い時はチャージポンプ回路
８２からコンデンサ８１を充電する制御信号が発生し，
入力信号ｆ１よりｆ２の位相が遅い場合はコンデンサ８
１を放電させる制御信号を発生する。このループ制御系
により入力信号ｆ１，ｆ２の位相が常に等しくなるよう
にＶＣＯ８０の発振周波数が制御される。
【０００４】従来のＰＬＬに用いられているＶＣＯで
は，制御電圧の入力が一つであるために，発振周波数ｆ
は概ね，次の式(1) に従って決められる。 ｆ＝ＫＶ＋ｆ０ (1) 但し，ｆは発振周波数（Hz) ，ｆ０は自走周波数，Ｋは
電圧感度（Hz／Ｖ），Ｖは制御電圧（ボルト）である。
は，制御電圧の入力が一つであるために，発振周波数ｆ
は概ね，次の式(1) に従って決められる。 ｆ＝ＫＶ＋ｆ０ (1) 但し，ｆは発振周波数（Hz) ，ｆ０は自走周波数，Ｋは
電圧感度（Hz／Ｖ），Ｖは制御電圧（ボルト）である。
【０００５】発振周波数ｆが式(1) のような関係で決定
され，その制御電圧の範囲が，電源電圧によって制限さ
れているため，図９のような従来のＰＬＬの発振周波数
は，次の範囲に制限されている。但し，Ｖmax は最高制
御電圧（≦電源電圧）である。
され，その制御電圧の範囲が，電源電圧によって制限さ
れているため，図９のような従来のＰＬＬの発振周波数
は，次の範囲に制限されている。但し，Ｖmax は最高制
御電圧（≦電源電圧）である。
【０００６】ｆ０〜ＫＶmax ＋ｆ０
【０００７】
【発明が解決しようとする課題】上記従来の技術によれ
ば，制御電圧の範囲が電源電圧により制限されるためＰ
ＬＬの発振周波数の範囲が制限されてしまう。この発振
周波数の範囲を広い範囲に拡大する方法として，次の２
つの方法がある。その１つは，電源電圧の少しの変動に
対してＶＣＯの電圧感度を上げて発振周波数範囲を広く
なるように設計することであり，２つ目は外部からＰＬ
Ｌの発振周波数範囲の調整を行う回路を付加する方法で
ある。
ば，制御電圧の範囲が電源電圧により制限されるためＰ
ＬＬの発振周波数の範囲が制限されてしまう。この発振
周波数の範囲を広い範囲に拡大する方法として，次の２
つの方法がある。その１つは，電源電圧の少しの変動に
対してＶＣＯの電圧感度を上げて発振周波数範囲を広く
なるように設計することであり，２つ目は外部からＰＬ
Ｌの発振周波数範囲の調整を行う回路を付加する方法で
ある。
【０００８】しかし，上記１つ目のＶＣＯの電圧感度を
上げる方法を取ると，少しの電圧変化により周波数が大
きく変動して電圧感度が不必要に高くなる。この場合，
外部雑音によっても周波数が大きく変化してしまい雑音
に弱くなるという問題があった。また，上記２つの目の
外部に制御手段を設ける方法は，外部から制御するため
の回路を設ける必要があり，コストと回路規模の増大を
招くという問題があった。
上げる方法を取ると，少しの電圧変化により周波数が大
きく変動して電圧感度が不必要に高くなる。この場合，
外部雑音によっても周波数が大きく変化してしまい雑音
に弱くなるという問題があった。また，上記２つの目の
外部に制御手段を設ける方法は，外部から制御するため
の回路を設ける必要があり，コストと回路規模の増大を
招くという問題があった。
【０００９】本発明はＶＣＯの電圧感度を変えることな
く，また外部から周波数範囲を調整することなくＰＬＬ
の発振可能周波数範囲を広げることができるＰＬＬ回路
を提供することを目的とする。
く，また外部から周波数範囲を調整することなくＰＬＬ
の発振可能周波数範囲を広げることができるＰＬＬ回路
を提供することを目的とする。
【００１０】
【課題を解決するための手段】図１は本発明の原理構成
図，図２は本発明の動作特性を示す図である。本発明は
２つのチャージポンプ回路を用いてそれぞれが電源電圧
まで充電可能であり，２つ電圧値を加算した電流に対応
した電圧を電圧制御発振器から発生するようにした。
図，図２は本発明の動作特性を示す図である。本発明は
２つのチャージポンプ回路を用いてそれぞれが電源電圧
まで充電可能であり，２つ電圧値を加算した電流に対応
した電圧を電圧制御発振器から発生するようにした。
【００１１】図１中，１ａは第１チャージポンプ回路，
１ｂは第２チャージポンプ回路，２ａ，２ｂは第１コン
デンサ（Ｃ１），第２コンデンサ（Ｃ２），３ａは第１
チャージポンプ回路１ａの放電路をオン・オフする第１
スイッチ（ＳＷ１），３ｂは第２チャージポンプ回路１
ｂの充電路をオン・オフする第２スイッチ（ＳＷ２），
４ａ，４ｂはそれぞれコンデンサ２ａ，２ｂからの制御
電圧Ｖ１，Ｖ２の電圧を検出しそれぞれ閾値ＶＲ１，Ｖ
Ｒ２と比較して，その結果に応じて第１スイッチ３ａ，
第２スイッチ３ｂを制御する第１，第２電圧検出制御回
路，５は２つのコンデンサ２ａ，２ｂの出力電圧を加算
した電圧に対応する周波数ｆを発生するＶＣＯ（電圧制
御発振器）である。
１ｂは第２チャージポンプ回路，２ａ，２ｂは第１コン
デンサ（Ｃ１），第２コンデンサ（Ｃ２），３ａは第１
チャージポンプ回路１ａの放電路をオン・オフする第１
スイッチ（ＳＷ１），３ｂは第２チャージポンプ回路１
ｂの充電路をオン・オフする第２スイッチ（ＳＷ２），
４ａ，４ｂはそれぞれコンデンサ２ａ，２ｂからの制御
電圧Ｖ１，Ｖ２の電圧を検出しそれぞれ閾値ＶＲ１，Ｖ
Ｒ２と比較して，その結果に応じて第１スイッチ３ａ，
第２スイッチ３ｂを制御する第１，第２電圧検出制御回
路，５は２つのコンデンサ２ａ，２ｂの出力電圧を加算
した電圧に対応する周波数ｆを発生するＶＣＯ（電圧制
御発振器）である。
【００１２】図１の原理構成において，ＶＣＯ５は，入
力制御電圧Ｖ１，Ｖ２に対して次の式(2) のような関係
を持つ周波数ｆで発振を行う。 ｆ＝Ｋ（αＶ１＋βＶ２）＋ｆ０ (2) 但し，ｆ：発振周波数，ｆ０：自走周波数，Ｋ：電圧感
度，α，β：比例定数である。
力制御電圧Ｖ１，Ｖ２に対して次の式(2) のような関係
を持つ周波数ｆで発振を行う。 ｆ＝Ｋ（αＶ１＋βＶ２）＋ｆ０ (2) 但し，ｆ：発振周波数，ｆ０：自走周波数，Ｋ：電圧感
度，α，β：比例定数である。
【００１３】第１電圧検出制御回路４ａは制御電圧Ｖ１
を監視し，一定の設定電圧ＶＲ１に対し第２スイッチ３
ｂを次のように制御する。Ｖ１≧ＶＲ１の時，第２スイ
ッチ３ｂをオンにして，チャージポンプ回路１ｂによる
充電を許可する。
を監視し，一定の設定電圧ＶＲ１に対し第２スイッチ３
ｂを次のように制御する。Ｖ１≧ＶＲ１の時，第２スイ
ッチ３ｂをオンにして，チャージポンプ回路１ｂによる
充電を許可する。
【００１４】Ｖ１＜ＶＲ１の時，第２スイッチ３ｂをオ
フにして，チャージポンプ回路１ｂによる充電を禁止す
る。また，第２電圧検出制御回路４ｂは制御電圧Ｖ２
（但し，Ｖ２＞Ｖ１である）を監視し，一定の設定電圧
ＶＲ２に対し第１スイッチ３ａを次のように制御する。
フにして，チャージポンプ回路１ｂによる充電を禁止す
る。また，第２電圧検出制御回路４ｂは制御電圧Ｖ２
（但し，Ｖ２＞Ｖ１である）を監視し，一定の設定電圧
ＶＲ２に対し第１スイッチ３ａを次のように制御する。
【００１５】Ｖ２≧ＶＲ２の時，第１スイッチ３ａをオ
フにして，チャージポンプ回路１ａによる放電を禁止す
る。Ｖ２＜ＶＲ２の時，第１スイッチ３ａをオンにし
て，チャージポンプ回路１ａによる放電を許可する。
フにして，チャージポンプ回路１ａによる放電を禁止す
る。Ｖ２＜ＶＲ２の時，第１スイッチ３ａをオンにし
て，チャージポンプ回路１ａによる放電を許可する。
【００１６】図２に示す動作特性を参照しながら，図１
の動作原理を説明する。図２のＡ．は横軸のＶＣＯ５へ
入力される制御電圧（Ｖ１とＶ２を加算した値）に対応
して縦軸に発振周波数の特性を示し，Ｂ．は横軸の電流
値（右向きが充電方向，左向きが放電方向）に対応する
縦軸の制御電圧（Ｖ１，Ｖ２）の各領域１〜領域３での
制御電圧を表す。
の動作原理を説明する。図２のＡ．は横軸のＶＣＯ５へ
入力される制御電圧（Ｖ１とＶ２を加算した値）に対応
して縦軸に発振周波数の特性を示し，Ｂ．は横軸の電流
値（右向きが充電方向，左向きが放電方向）に対応する
縦軸の制御電圧（Ｖ１，Ｖ２）の各領域１〜領域３での
制御電圧を表す。
【００１７】図１の発振周波数ｆは制御電圧簡単化のた
め，比例定数α，βを１とすると，上記式(2) から次の
式(3) が得られる。 ｆ＝Ｋ（Ｖ１＋Ｖ２）＋ｆ０ (3) 電源は正の単一電源ＶＤＤとすると，図１の回路は各領
域において次のように動作する。
め，比例定数α，βを１とすると，上記式(2) から次の
式(3) が得られる。 ｆ＝Ｋ（Ｖ１＋Ｖ２）＋ｆ０ (3) 電源は正の単一電源ＶＤＤとすると，図１の回路は各領
域において次のように動作する。
【００１８】領域１（０＜Ｖ１＜ＶＲ１，Ｖ２＝０） チャージポンプ回路１ａは充放電可能状態（スイッチ３
ａはオン）で，チャージポンプ回路１ｂは放電可能だが
充電は不可能であり，この時の発振周波数は，次の式
(4) で表される。
ａはオン）で，チャージポンプ回路１ｂは放電可能だが
充電は不可能であり，この時の発振周波数は，次の式
(4) で表される。
【００１９】ｆ＝ＫＶ１＋ｆ０ (4) 領域２（ＶＤＤ＞Ｖ１＞ＶＲ１，０＜Ｖ２＜ＶＲ２） チャージポンプ回路１ａ，１ｂともに充放電可能状態だ
が，チャージポンプ回路１ａの充電能力は弱まっている
状態（Ｖ１が電源電圧に近いため）である。この時の発
振周波数は上記式(3) と同じである。
が，チャージポンプ回路１ａの充電能力は弱まっている
状態（Ｖ１が電源電圧に近いため）である。この時の発
振周波数は上記式(3) と同じである。
【００２０】 領域３（Ｖ１＝ＶＤＤ，ＶＤＤ＞Ｖ２＞ＶＲ２） この領域ではチャージポンプ回路１ａは，充電可能だ
が，放電が禁止された状態である。実際には，Ｖ１が電
源電圧に近いため，充電能力が弱い。チャージポンプ回
路１ｂは，充放電可能な状態で，この時の発振周波数
も，上記式(3) と同じである。
が，放電が禁止された状態である。実際には，Ｖ１が電
源電圧に近いため，充電能力が弱い。チャージポンプ回
路１ｂは，充放電可能な状態で，この時の発振周波数
も，上記式(3) と同じである。
【００２１】従って，領域１〜領域３を合わせて，発振
可能周波数範囲は，次のようになる。但し，Ｖ１max ，
Ｖ２max は最高制御電圧（≦電源電圧）である。 ｆ０〜 Ｋ（Ｖ１max ＋Ｖ２max ) ＋ｆ０ なお，従来例の発振可能周波数範囲は上記したようにｆ
０〜ＫＶmax ＋ｆ０であるから，本発明により電圧感度
を変えることなく，発振周波数範囲を広げることができ
る。
可能周波数範囲は，次のようになる。但し，Ｖ１max ，
Ｖ２max は最高制御電圧（≦電源電圧）である。 ｆ０〜 Ｋ（Ｖ１max ＋Ｖ２max ) ＋ｆ０ なお，従来例の発振可能周波数範囲は上記したようにｆ
０〜ＫＶmax ＋ｆ０であるから，本発明により電圧感度
を変えることなく，発振周波数範囲を広げることができ
る。
【００２２】
【発明の実施の形態】図３は実施例の構成図であり，図
４乃至図８は実施例を構成する各部の回路例である。
４乃至図８は実施例を構成する各部の回路例である。
【００２３】図３において，１〜５は上記図１の同一符
号の各部に対応し，１ａ，１ｂは第１チャージポンプ回
路，第２チャージポンプ回路，２ａ，２ｂは第１コンデ
ンサ（Ｃ１），第２コンデンサ（Ｃ２），３ａ，３ｂは
第１スイッチ（ＳＷ１），第２スイッチ（ＳＷ２），４
ａ，４ｂは第１電圧検出制御回路，第２電圧検出制御回
路，５はＶＣＯであり，６は基準の周波数信号ｆ２とＶ
ＣＯの出力である周波数信号ｆ１の位相を比較してチャ
ージポンプ回路１ａ，１ｂへ制御信号を発生する位相比
較器である。
号の各部に対応し，１ａ，１ｂは第１チャージポンプ回
路，第２チャージポンプ回路，２ａ，２ｂは第１コンデ
ンサ（Ｃ１），第２コンデンサ（Ｃ２），３ａ，３ｂは
第１スイッチ（ＳＷ１），第２スイッチ（ＳＷ２），４
ａ，４ｂは第１電圧検出制御回路，第２電圧検出制御回
路，５はＶＣＯであり，６は基準の周波数信号ｆ２とＶ
ＣＯの出力である周波数信号ｆ１の位相を比較してチャ
ージポンプ回路１ａ，１ｂへ制御信号を発生する位相比
較器である。
【００２４】図３の構成による動作特性は上記図２に示
され，図１について説明した通りであり，図３の各部の
具体的な回路例を図４乃至図８に示し，以下に説明す
る。図４はＶＣＯ（図３の５）の回路例を示し，図中５
０ａ，５０ｂは第１，第２の電圧電流変換回路，５１は
オフセット電流Ｉ３の電流源，５２は電流制御発振器で
ある。
され，図１について説明した通りであり，図３の各部の
具体的な回路例を図４乃至図８に示し，以下に説明す
る。図４はＶＣＯ（図３の５）の回路例を示し，図中５
０ａ，５０ｂは第１，第２の電圧電流変換回路，５１は
オフセット電流Ｉ３の電流源，５２は電流制御発振器で
ある。
【００２５】本発明で使用するＶＣＯ（電圧制御発振
器）５は，前記コンデンサ２ａ，２ｂからの制御電圧Ｖ
１，Ｖ２がそれぞれ電圧電流変換回路５０ａ，５０ｂへ
入力されると，各電圧Ｖ１，Ｖ２を対応する電流Ｉ１，
Ｉ２に変換する。この電流Ｉ１，Ｉ２は加算されて，更
にオフセット電流を発生する電流源５１からの電流Ｉ３
も加算されて，合計Ｉ４＝Ｉ１＋Ｉ２＋Ｉ３の電流が電
流制御発振器５２へ入力する。電流制御発振器５２は入
力する電流値に応じた周波数信号ｆを発生する。この周
波数信号ｆは図３の位相比較器へ供給される周波数信号
ｆ1 となる。このように，電流に対応した周波数を発生
する電流制御発振器５２を用い，２つのチャージポンプ
回路１ａ，１ｂの電圧により電流を制御することで電源
電圧に制限されずに広い範囲の周波数を発生することが
できる。
器）５は，前記コンデンサ２ａ，２ｂからの制御電圧Ｖ
１，Ｖ２がそれぞれ電圧電流変換回路５０ａ，５０ｂへ
入力されると，各電圧Ｖ１，Ｖ２を対応する電流Ｉ１，
Ｉ２に変換する。この電流Ｉ１，Ｉ２は加算されて，更
にオフセット電流を発生する電流源５１からの電流Ｉ３
も加算されて，合計Ｉ４＝Ｉ１＋Ｉ２＋Ｉ３の電流が電
流制御発振器５２へ入力する。電流制御発振器５２は入
力する電流値に応じた周波数信号ｆを発生する。この周
波数信号ｆは図３の位相比較器へ供給される周波数信号
ｆ1 となる。このように，電流に対応した周波数を発生
する電流制御発振器５２を用い，２つのチャージポンプ
回路１ａ，１ｂの電圧により電流を制御することで電源
電圧に制限されずに広い範囲の周波数を発生することが
できる。
【００２６】図５は電圧検出制御回路の回路例１であ
り，(a) ，(b) はそれぞれ図３の第１の電圧検出制御回
路４ａ，第２の電圧検出制御回路４ｂである。この回路
例１では，各電圧検出制御回路を比較器により構成し，
(a) の場合，比較器４０ａにより電圧Ｖ１とＶＲ１を比
較して，比較結果を第２のスイッチ３ｂ（ＳＷ２）へ供
給している。また，(b) の場合，比較器４０ｂにより電
圧Ｖ２とＶＲ２を比較して，比較結果を第１のスイッチ
３ａ（ＳＷ１）へ供給している。
り，(a) ，(b) はそれぞれ図３の第１の電圧検出制御回
路４ａ，第２の電圧検出制御回路４ｂである。この回路
例１では，各電圧検出制御回路を比較器により構成し，
(a) の場合，比較器４０ａにより電圧Ｖ１とＶＲ１を比
較して，比較結果を第２のスイッチ３ｂ（ＳＷ２）へ供
給している。また，(b) の場合，比較器４０ｂにより電
圧Ｖ２とＶＲ２を比較して，比較結果を第１のスイッチ
３ａ（ＳＷ１）へ供給している。
【００２７】次に図６は電圧検出制御回路の回路例２を
示す。図６の(a) と(b) もそれぞれ図３の第１の電圧検
出制御回路４ａ，第２の電圧検出制御回路４ｂである。
この回路例２では，(a) と(b) の何れもＮ型のＭＯＳト
ランジスタＴＲ１，ＴＲ３とＰ型のＭＯＳトランジスタ
ＴＲ２，ＴＲ４を組み合わせたＣＭＯＳの構成を用い，
トランジスタＴＲ１とＴＲ２がオンとなるスレッショル
ド電圧をそれぞれＶＲ１，ＶＲ２になるようそれぞれの
サイズ（特にゲート・ソート間電圧を決めるサイズ）を
設定する。このような構成により，(a) の場合，トラン
ジスタＴＲ１，ＴＲ２は入力電圧Ｖ１がＶＲ１を超える
と出力（ＳＷ２制御信号）としてグランド電位が発生す
る。同様に(b) の場合，トランジスタＴＲ３，ＴＲ４は
入力電圧Ｖ２がＶＲ２を超えると出力（ＳＷ１制御信
号）としてグランド電位が発生する。
示す。図６の(a) と(b) もそれぞれ図３の第１の電圧検
出制御回路４ａ，第２の電圧検出制御回路４ｂである。
この回路例２では，(a) と(b) の何れもＮ型のＭＯＳト
ランジスタＴＲ１，ＴＲ３とＰ型のＭＯＳトランジスタ
ＴＲ２，ＴＲ４を組み合わせたＣＭＯＳの構成を用い，
トランジスタＴＲ１とＴＲ２がオンとなるスレッショル
ド電圧をそれぞれＶＲ１，ＶＲ２になるようそれぞれの
サイズ（特にゲート・ソート間電圧を決めるサイズ）を
設定する。このような構成により，(a) の場合，トラン
ジスタＴＲ１，ＴＲ２は入力電圧Ｖ１がＶＲ１を超える
と出力（ＳＷ２制御信号）としてグランド電位が発生す
る。同様に(b) の場合，トランジスタＴＲ３，ＴＲ４は
入力電圧Ｖ２がＶＲ２を超えると出力（ＳＷ１制御信
号）としてグランド電位が発生する。
【００２８】図７はチャージポンプ回路（図３の１ａ，
１ｂ）の回路例である。この構成において，６０，６３
は定電流源，６１，６２は位相比較器（図３の６）から
発生する充放電制御信号によりオン・オフ制御されるス
イッチであり，電圧値により２つのスイッチの内の一方
がオンになると，他方はオフになる。なお，この図７の
回路の出力である充電電流と放電電流は，上記図３のチ
ャージポンプ回路１ａ，１ｂのそれぞれの回路から出力
される。
１ｂ）の回路例である。この構成において，６０，６３
は定電流源，６１，６２は位相比較器（図３の６）から
発生する充放電制御信号によりオン・オフ制御されるス
イッチであり，電圧値により２つのスイッチの内の一方
がオンになると，他方はオフになる。なお，この図７の
回路の出力である充電電流と放電電流は，上記図３のチ
ャージポンプ回路１ａ，１ｂのそれぞれの回路から出力
される。
【００２９】次に図８に電圧電流変換回路の回路例であ
る。図８の(a),(b) は上記図４に示すＶＣＯの内部に設
けられた電圧電流変換回路５０ａ，５０ｂの回路例であ
り，それぞれ入力電圧Ｖ１，Ｖ２に対して，カレントミ
ラー回路を用いて，それぞれ出力側のトランジスタから
電圧Ｖ１，Ｖ２に比例した電流Ｉ１，Ｉ２を取り出して
いる。なお，各回路の抵抗値をＲとすると，各電流値は
Ｉ１＝Ｖ１／Ｒ，Ｉ２＝Ｖ２／Ｒとなる。
る。図８の(a),(b) は上記図４に示すＶＣＯの内部に設
けられた電圧電流変換回路５０ａ，５０ｂの回路例であ
り，それぞれ入力電圧Ｖ１，Ｖ２に対して，カレントミ
ラー回路を用いて，それぞれ出力側のトランジスタから
電圧Ｖ１，Ｖ２に比例した電流Ｉ１，Ｉ２を取り出して
いる。なお，各回路の抵抗値をＲとすると，各電流値は
Ｉ１＝Ｖ１／Ｒ，Ｉ２＝Ｖ２／Ｒとなる。
【００３０】
【発明の効果】本発明によれば，ＰＬＬ回路をＶＣＯの
電圧感度Ｋを上げることなく，発振可能周波数範囲を広
げることができる。これにより，ＶＣＯの製造工程によ
るばらつき，特性変動によって，発振可能周波数範囲が
多少変動しても，所望の広い周波数範囲を確保すること
ができる。また，電源電圧が低下して制御電圧範囲が狭
くなっても，従来よりＶＣＯの発振可能周波数範囲が広
く確保することができる。
電圧感度Ｋを上げることなく，発振可能周波数範囲を広
げることができる。これにより，ＶＣＯの製造工程によ
るばらつき，特性変動によって，発振可能周波数範囲が
多少変動しても，所望の広い周波数範囲を確保すること
ができる。また，電源電圧が低下して制御電圧範囲が狭
くなっても，従来よりＶＣＯの発振可能周波数範囲が広
く確保することができる。
【図１】本発明の原理構成図である。
【図２】本発明の動作特性を示す図である。
【図３】実施例の構成図である。
【図４】ＶＣＯの回路例を示す図である。
【図５】電圧検出制御回路の回路例１を示す図である。
【図６】電圧検出制御回路の回路例２を示す図である。
【図７】チャージポンプ回路の回路例を示す図である。
【図８】電圧電流変換回路の回路例を示す図である。
【図９】従来の一般的なＰＬＬの構成の概要を示す図で
ある。
ある。
１ａ 第１チャージポンプ回路 １ｂ 第２チャージポンプ回路 ２ａ 第１コンデンサ（Ｃ１） ２ｂ 第２コンデンサ（Ｃ２） ３ａ 第１スイッチ（ＳＷ１） ３ｂ 第２スイッチ（ＳＷ２） ４ａ 第１電圧検出制御回路 ４ｂ 第２電圧検出制御回路 ５ ＶＣＯ
Claims (3)
- 【請求項１】 基準周波数信号と電圧制御発振器の発振
出力信号を入力する位相比較器と，位相比較器からの制
御信号によりコンデンサの充放電制御を行うチャージポ
ンプ回路と，チャージポンプ回路の電圧に対応する周波
数を出力する電圧制御発振器とからなるＰＬＬ回路にお
いて，前記位相比較器からの制御信号により制御される
第１と第２のチャージポンプ回路を並列に設けると共に
各チャージポンプ回路に接続されて個別に充放電される
第１と第２のコンデンサを設け，前記電圧制御発振器は
前記２つのコンデンサの出力が供給され，各出力電圧を
加算した値に対応する周波数を発生することを特徴とす
るＰＬＬ回路。 - 【請求項２】 請求項１において，前記第１のチャージ
ポンプ回路の出力により第１のコンデンサの放電を許容
するか否かを制御する第１のスイッチと，前記第２のチ
ャージポンプ回路の出力により第２のコンデンサへの充
電を許容するか否かを制御する第２のスイッチとを設
け，前記第２のスイッチは前記第１のコンデンサの電圧
が予め設定された第１の電圧（VR1)より低いか否かによ
りオン・オフの制御を行う第１の電圧検出制御回路と，
前記第１のスイッチは第２のコンデンサの電圧が予め設
定された前記第１の電圧より高い第２の電圧（VR2)より
高いか否かによりオン・オフの制御を行う第２の電圧検
出制御回路とを備えることを特徴とするＰＬＬ回路。 - 【請求項３】 請求項１において，前記電圧制御発振器
は，前記第１のコンデンサの電圧を電流に変換する第１
の電圧電流変換回路と，前記第２のコンデンサの電圧を
電流に変換する第２の電圧電流変換回路と，前記第１と
第２の電圧電流変換回路からの電流を加算した電流値に
対応する周波数を発振する電流制御発振器とを備えるこ
とを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9352534A JPH11186904A (ja) | 1997-12-22 | 1997-12-22 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9352534A JPH11186904A (ja) | 1997-12-22 | 1997-12-22 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186904A true JPH11186904A (ja) | 1999-07-09 |
Family
ID=18424728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9352534A Withdrawn JPH11186904A (ja) | 1997-12-22 | 1997-12-22 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11186904A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7203149B1 (en) | 1999-11-15 | 2007-04-10 | Nec Electronics Corporation | PLL circuit and data read-out circuit |
| KR100712547B1 (ko) | 2006-01-24 | 2007-05-02 | 삼성전자주식회사 | 복수의 주파수 영역에서 동작하는 위상 동기 루프 |
-
1997
- 1997-12-22 JP JP9352534A patent/JPH11186904A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7203149B1 (en) | 1999-11-15 | 2007-04-10 | Nec Electronics Corporation | PLL circuit and data read-out circuit |
| KR100712547B1 (ko) | 2006-01-24 | 2007-05-02 | 삼성전자주식회사 | 복수의 주파수 영역에서 동작하는 위상 동기 루프 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3055607B2 (ja) | シュミットトリガ回路を利用した位相同期ループ回路 | |
| JP3338748B2 (ja) | Ｐｌｌ周波数シンセサイザ | |
| KR100719693B1 (ko) | Ｐｖｔ 변화에 둔감하게 안정적으로 동작하는 ｐｌｌ 및 그동작 방법 | |
| EP0874463A2 (en) | Multiband PLL frequency synthesizer | |
| JP2914310B2 (ja) | チャージポンプ回路及びそれを用いたｐｌｌ回路 | |
| JPH09270704A (ja) | 位相同期回路 | |
| US6188285B1 (en) | Phase-locked loop circuit and voltage-controlled oscillator capable of producing oscillations in a plurality of frequency ranges | |
| KR101208565B1 (ko) | 높은 개시 이득과 함께 위상 노이즈 및 지터를 줄일 수 있는 전압 제어 발진기 및 그 방법 | |
| KR100388068B1 (ko) | 압전 수정을 가진 발진 회로 | |
| JPH11186904A (ja) | Ｐｌｌ回路 | |
| JP4343246B2 (ja) | 周波数シンセサイザおよびこれに用いるチャージポンプ回路 | |
| JPH0993125A (ja) | Ｐｌｌシンセサイザ回路 | |
| US6512403B2 (en) | Phase-locked loop for reducing frequency lock time | |
| JPH0677782A (ja) | リングオシレータ | |
| JP2002185291A (ja) | 電圧制御発振器およびｐｌｌ回路 | |
| KR20020066925A (ko) | 고속 주파수 락 제어회로를 구비하는 위상동기 루프 회로및 이의 주파수 락 시간 감소방법 | |
| JP2000013220A (ja) | 位相同期回路 | |
| JP2004187199A (ja) | 位相同期回路 | |
| KR100572308B1 (ko) | 주파수 체배기_ | |
| US6794911B2 (en) | Charge-pump circuit for charge-share suppression | |
| JPH07326969A (ja) | Ｐｌｌ回路 | |
| JP3516664B2 (ja) | 基準クロック発生装置 | |
| KR19990030658A (ko) | 고속 위상 동기 루프 및 그의 로킹 방법 | |
| JPH07147538A (ja) | Ｐｌｌ回路 | |
| US20050266816A1 (en) | PLL synthesizer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |