KR20020066925A - 고속 주파수 락 제어회로를 구비하는 위상동기 루프 회로및 이의 주파수 락 시간 감소방법 - Google Patents

고속 주파수 락 제어회로를 구비하는 위상동기 루프 회로및 이의 주파수 락 시간 감소방법 Download PDF

Info

Publication number
KR20020066925A
KR20020066925A KR1020010030526A KR20010030526A KR20020066925A KR 20020066925 A KR20020066925 A KR 20020066925A KR 1020010030526 A KR1020010030526 A KR 1020010030526A KR 20010030526 A KR20010030526 A KR 20010030526A KR 20020066925 A KR20020066925 A KR 20020066925A
Authority
KR
South Korea
Prior art keywords
clock signal
loop filter
phase
switch
constant current
Prior art date
Application number
KR1020010030526A
Other languages
English (en)
Other versions
KR100370243B1 (ko
Inventor
이한일
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to US10/034,891 priority Critical patent/US6512403B2/en
Publication of KR20020066925A publication Critical patent/KR20020066925A/ko
Application granted granted Critical
Publication of KR100370243B1 publication Critical patent/KR100370243B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1972—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for reducing the locking time interval
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

주파수 락 시간을 감소시키며 또한 특성들을 개선시키는 위상동기 루프 회로 및 이의 주파수 락 시간 감소방법이 개시된다. 본 발명에 따른 위상동기 루프 회로는, 위상 검출기, 루프필터, 전압제어 발진기, 분주기를 구비하며 특히 고속 주파수 락 제어회로를 구비하는 것을 특징으로 한다. 고속 주파수 락 제어회로는 위상동기 루프 회로의 파우워 온(Power on) 초기에 위상 검출기와 루프필터 사이의 접속을 끊고 소정의 시간동안 정전류를 루프필터에 공급하거나 루프필터로부터 방출하고 이후 위상 검출기와 루프필터를 접속한다. 따라서 파우워 온 초기에 위상동기 루프가 개방(Open)된 상태에서 소정의 시간동안 정전류가 루프 필터에 공급되거나 루프필터로부터 방출되므로 주파수 락이 빨리 이루어지는 장점이 있다. 또한 일단 주파수가 락된 후에는 폐쇄 루프 상태에서 위상 검출기 내의 전하펌프를 통해 흐르는 전류를 줄임으로써 즉 루프 대역폭을 줄임으로써 위상 노이즈(Phase Noise) 및 기준자극(Reference Spur)을 줄일 수 있는 장점이 있다.

Description

고속 주파수 락 제어회로를 구비하는 위상동기 루프 회로 및 이의 주파수 락 시간 감소방법{Phase locked loop circuit including fast frequency lock control circuit and method for reducing frequency lock time thereof}
본 발명은 위상동기 루프(Phase Locked Loop) 회로에 관한 것으로, 특히 주파수 락 시간을 감소시키며 또한 특성들을 개선시키는 위상동기 루프 회로 및 이의 주파수 락 시간 감소방법에 관한 것이다.
위상동기 루프 회로는 기준클럭 신호와 전압제어 발진기(Voltage Controlled Oscillator, VCO)로부터 피드백되는 신호의 위상을 비교하여 그 위상을 동기시키는 회로로서 통신 시스템등 다양한 응용에 사용된다. 일반적인 종래의 위상동기 루프 회로는 도 1에 도시된 바와 같이, 기준클럭 신호(fr)와 피드백클럭 신호(fv)의 위상을 비교하여 위상차를 검출하는 위상 검출기(11), 루프필터(Loop Filter)(13), 출력클럭 신호(fo)를 발생하며 루프필터(13)의 출력전압(Vc)에 응답하여 출력클럭 신호(fo)의 주파수를 가변시키는 전압제어 발진기(Voltage Controlled Oscillator, VCO)(15), 및 소정의 분주율(N)로 출력클럭 신호(fo)를 분주하여 분주된 클럭 신호를 피드백클럭 신호(fv)로서 제공하는 분주기(Divider)(17)를 포함하여 구성된다.
한편 도 1에 도시된 종래의 위상동기 루프 회로에서 주파수 락 시간(Frequency Lock Time)을 줄이기 위해 일반적으로 사용되는 방법은 루프 파라미터 값들의 일부를 조절하여 루프 대역폭(Bandwidth)을 가변시키는 방법이다. 그런데 이러한 방법은 주파수 락 시간을 충분히 줄일 수 없는 단점이 있으며 따라서 주파수 락 시간을 더 줄일 수 있는 방법이 요구된다.
따라서 본 발명이 이루고자하는 기술적 과제는, 주파수 락 시간을 감소시키며 또한 특성들을 개선하는 위상동기 루프 회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 위상동기 루프 회로의 주파수 락 시간을 감소시키는 방법을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 위상동기 루프 회로의 블락도이다.
도 2는 본 발명의 바람직한 실시예에따른 위상동기 루프 회로의 블락도이다.
도 3 및 도 4는 도 2에 도시된 고속 주파수 락 제어회로의 제1실시예를 나타내는 회로도이다.
도 5 및 도 6은 도 2에 도시된 고속 주파수 락 제어회로의 제2실시예를 나타내는 회로도이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 위상동기 루프 회로는, 위상 검출기, 루프필터, 전압제어 발진기, 분주기를 구비하며 특히 고속 주파수 락 제어회로(Fast Frequency Lock Control Circuit)를 구비하는 것을 특징으로 한다.
상기 위상 검출기는 기준클럭 신호와 피드백클럭 신호의 위상을 비교하여 위상차를 검출한다. 상기 고속 주파수 락 제어회로는 상기 위상동기 루프 회로의 파우워 온(Power on) 초기에 상기 위상 검출기와 상기 루프필터 사이의 접속을 끊고 소정의 시간동안 정전류를 상기 루프필터에 공급하거나 상기 루프필터로부터 방출하고 이후 상기 위상 검출기와 상기 루프필터를 접속한다. 상기 전압제어 발진기는 출력클럭 신호를 발생하며 상기 루프필터의 출력전압에 응답하여 상기 출력클럭 신호의 주파수를 가변시킨다. 상기 분주기는 소정의 분주율로 상기 출력클럭 신호를 분주하여 분주된 클럭 신호를 상기 피드백클럭 신호로서 제공한다.
바람직한 일실시예에 따르면, 상기 고속 주파수 락 제어회로는, 제1기준전압에 일단이 접속되는 정전류원, 상기 정전류원의 타단과 상기 루프필터 사이에 접속되는 제1스위치, 상기 위상검출기와 상기 루프필터 사이에 접속되는 제2스위치, 및 입력 데이터 및 제어클럭 신호에 응답하여, 상기 소정의 시간동안에는 상기 제1스위치를 온시키고 상기 제2스위치를 오프시키며 상기 소정의 시간 후에는 상기 제1스위치를 오프시키고 상기 제2스위치를 온시키는 제어회로를 구비한다.
상기 입력 데이터는 상기 분주기의 분주율과 동일한 데이터인 것이 바람직하고, 상기 제어클럭 신호는 상기 기준클럭 신호와 동일한 신호인 것이 바람직하다. 또한 상기 제어회로는 상기 위상동기 루프 회로내에 구비되는 락 검출 카운터를 이용하여 구현되는 것이 바람직하고, 상기 정전류원은 상기 위상 검출기내에 구비되는 전하펌프를 이용하여 구현되는 것이 바람직하다.
바람직한 다른 실시예에 따르면, 상기 고속 주파수 락 제어회로는, 제1기준전압에 일단이 연결되는 제1정전류원, 상기 제1정전류원의 타단과 상기 루프필터 사이에 접속되는 제1스위치, 상기 위상검출기와 상기 루프필터 사이에 접속되는 제2스위치, 제2기준전압에 일단이 연결되는 제2정전류원, 상기 제2정전류원의 타단과 상기 루프필터 사이에 접속되는 제3스위치, 상기 루프필터와 상기 전압제어 발진기 사이에 접속되는 제4스위치, 및 입력 데이터 및 제어클럭 신호에 응답하여, 소정의 시간 동안에 상기 제1스위치 및 상기 제3스위치중 어느 하나를 온시키고 상기 제2스위치 및 상기 제4스위치를 오프시키며 상기 소정의 시간 후에는 상기 제1스위치 및 상기 제3스위치를 오프시키고 상기 제2스위치 및 상기 제4스위치를 온시키는 제어회로를 구비한다.
상기 입력 데이터는 상기 분주기의 분주율과 동일한 데이터인 것이 바람직하고, 상기 제어클럭 신호는 상기 기준클럭 신호와 동일한 신호인 것이 바람직하다. 또한 상기 제어회로는 상기 위상동기 루프 회로내에 구비되는 락 검출 카운터를 이용하여 구현되는 것이 바람직하고, 상기 제1 및 제2정전류원은 상기 위상 검출기내에 구비되는 전하펌프를 이용하여 구현되는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 위상동기 루프 회로의 주파수 락 시간 감소 방법은, 기준클럭 신호와 피드백클럭 신호의 위상을 비교하여 위상차를 검출하는 위상 검출기, 루프필터, 출력클럭 신호를 발생하며 상기루프필터의 출력전압에 응답하여 상기 출력클럭 신호의 주파수를 가변시키는 전압제어 발진기, 및 소정의 분주율로 상기 출력클럭 신호를 분주하여 분주된 클럭 신호를 상기 피드백클럭 신호로서 제공하는 분주기를 구비하는 위상동기 루프 회로의 주파수 락 시간 감소 방법에 있어서, 상기 위상동기 루프 회로의 파우워 온 초기에 상기 위상 검출기와 상기 루프필터 사이의 접속을 끊고 소정의 시간동안 정전류를 상기 루프필터에 공급하거나 상기 루프필터로부터 방출하는 단계; 및 상기 소정의 시간 후에 상기 위상 검출기와 상기 루프필터를 접속하는 단계를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 정전류를 상기 루프필터에 공급하는 단계는, 상기 정전류를 발생하는 단계; 및 입력 데이터 및 제어클럭 신호에 응답하여, 상기 소정의 시간동안에 상기 정전류의 패쓰와 상기 루프필터 사이의 접속을 연결하고 상기 위상검출기와 상기 루프필터 사이의 접속을 끊는 단계를 구비한다.
상기 입력 데이터는 상기 분주기의 분주율과 동일한 데이터인 것이 바람직하고, 상기 제어클럭 신호는 상기 기준클럭 신호와 동일한 신호인 것이 바람직하다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 위상동기 루프 회로의 블락도이다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 위상동기 루프 회로는, 위상 검출기(21), 루프필터(25), 전압제어 발진기(27), 및 분주기(29)를 구비하며 특히 주파수 락 시간을 줄이기 위해 고속 주파수 락 제어회로(Fast Frequency Lock Control Circuit, FFLC)(23)를 구비한다.
위상 검출기(21)는 기준클럭 신호(fr)와 피드백클럭 신호(fv)의 위상을 비교하여 위상차를 검출한다. 고속 주파수 락 제어회로(23)는 위상동기 루프 회로의 파우워 온(Power on) 초기에 위상 검출기(21)와 루프필터(25) 사이의 접속을 끊고 소정의 시간(△t) 동안 정전류를 루프필터(25)에 공급하고, 이후 위상 검출기(21)와 루프필터(25)를 접속한다. 다시말해 고속 주파수 락 제어회로(23)는, 입력 데이터(DATA)와 시스템 파라미터들을 이용하여 계산된 소정의 시간(△t) 동안 정전류(I)를 루프필터(25)에 흘려주어, 출력클럭 신호(fo)의 원하는 목표 주파수를 얻기 위해 전압제어 발진기(27)가 필요로 하는 제어전압(Vc)을 강제로 만든다.
전압제어 발진기(27)는 출력클럭 신호(fo)를 발생하며 루프필터(25)의 출력전압, 즉 제어전압(Vc)에 응답하여 출력클럭 신호(fo)의 주파수를 가변시킨다. 분주기(29)는 소정의 분주율(N)로 출력클럭 신호(fo)를 분주하여 분주된 클럭 신호를 피드백클럭 신호(fv)로서 제공한다.
도 3 및 도 4는 도 2에 도시된 고속 주파수 락 제어회로의 제1실시예를 나타내는 회로도이다. 도 3은 루프필터가 1차 루프필터(First Order Loop Filter)(25A)인 경우를 나타내고 도 4는 루프필터가 2차 루프필터(Second Order Loop Filter)(25B)인 경우를 나타낸다.
도 3 및 도 4를 참조하면, 제1실시예에 따른 고속 주파수 락 제어회로(23A)는, 전원전압(VCC)에 일단이 접속되는 정전류원(I), 정전류원(I)의 타단과 루프필터(25A,25B) 사이에 접속되는 제1스위치(sw1), 위상검출기(21)와 루프필터(25A,25B) 사이에 접속되는 제2스위치(sw2), 및 제어회로(231)를 구비한다.
제어회로(231)는 입력 데이터(DATA) 및 제어클럭 신호(CLK)에 응답하여, 소정의 시간(△t) 동안에 제1스위치(sw1)를 온시키고 제2스위치(sw2)를 오프시킨다. 이에 따라 소정의 시간(△t) 동안 전류가 루프필터(25A,25B)로 공급된다. 또한 제어회로(231)는 소정의 시간(△t) 후에는 제1스위치(sw1)를 오프시키고 제2스위치(sw2)를 온시킨다.
여기에서 입력 데이터(DATA)는 도 2에 도시된 분주기(29)의 분주율(N)과 동일한 데이터인 것이 바람직하고, 제어클럭 신호(CLK)는 도 2에 도시된 기준클럭 신호(fr)와 동일한 신호인 것이 바람직하다. 그러나 입력 데이터(DATA)로서 외부에서 인가되는 임의의 데이터가 사용될 수 있으며 또한 제어클럭 신호(CLK)로서 다른 임의의 클럭신호가 사용될 수 있다.
한편 제어회로(231)는 위상동기 루프 회로내에 구비되는 락 검출 카운터를 이용하여 구현될 수 있고 정전류원(I)은 위상 검출기(21) 내에 구비되는 전하펌프를 이용하여 구현될 수 있다.
이하 도 2 내지 도 4를 참조하여 본 발명에 따른 위상동기 루프 회로의 주파수 락 시간을 감소시키는 방법을 상세히 설명한다. 위상동기 루프 형태의 주파수 합성기에서는 출력클럭 신호의 주파수(fo)는 다음 수학식(1)에 의해 구해진다.
fo = N * fr
여기에서 자연수 N은 입력 데이터(DATA)에 의해 결정되는 값이고 fr은 기준클럭 신호의 주파수이다. 또한 전압제어 발진기(27)의 입출력 관계식은 다음 수학식(2)와 같이 표현된다.
fo = Kv * Vc
여기에서 Kv는 전압제어 발진기(27)의 이득(Gain)을 나타내고 Vc는 루프필터(25)의 출력전압, 즉 제어전압(Vc)을 나타낸다.
수학식(2)에서 알 수 있듯이, Kv는 전압제어 발진기(27)에 의해 고유하게 결정되는 값이므로 원하는 주파수(fo)를 얻기 위해서는 이에 필요한 제어전압(Vc)이 전압제어 발진기(27)에 입력되어야 한다.
종래의 위상동기 루프 회로에서는 위상동기 루프가 폐쇄(Close)된 상태에서 네거티브 피드백 동작에 의해 제어전압(Vc)이 결정된다. 반면에 본 발명에 따른 위상동기 루프 회로에서는, 파우워 온 초기에 고속 주파수 락 제어회로(23)가 위상동기 루프를 개방(Open) 루프로 만들고 이 상태에서 원하는 주파수(fo)를 얻기 위해 필요한 제어전압(Vc)을 발생시키기 위해 소정의 시간(△t) 동안 정전류(I)를 루프필터(25)에 흘려주게 된다.
도 3에서와 같이 루프필터가 1차 루프필터(25A)로 구성되는 경우 정전류(I)가 루프필터(25A)로 시간(△t) 동안 흐를 때 커패시터(C) 양단의 전압변화(△Vc)는 다음 수학식(3)으로 표현될 수 있다.
Vc2 - Vc1 = △Vc = △Q/C = I*△t/C
여기에서 Vc1은 제어전압(Vc)의 초기상태 값을 나타내고 Vc2는 제어전압(Vc)의 나중상태 값을 나타낸다. Q는 정전류(I)에 의해 시간(△t) 동안 커패시터(C)에 저장되는 전하량을 나타낸다. 따라서 시간(△t)은 수학식(1) 내지 수학식(3)에 의해서 다음 수학식(4)와 같이 구해진다.
△t = C*△fo/Kv*I = C*fr*△N/Kv*I = K*△N
식(4)에서 알 수 있듯이 시간(△t)은 파리미터들(C,fr,Kv,I)이 정해지면 N에 의해 계산된다. N은 입력 데이터(DATA)에 의해 결정되는 값으로서 분주기(29)의 분주율(N)과 동일한 것이 바람직하다.
좀더 설명하면 본 발명에서는 고속 주파수 락 제어회로(23)의 제어회로(231)가 N에 해당하는 입력 데이터(DATA)와 제어클럭 신호(CLK)를 수신하여 시간(△t) 동안에 제1스위치(sw1)를 온시키고 제2스위치(sw2)를 오프시킨다. 이에 따라 위상검출기(21)와 루프필터(25) 사이의 연결이 끊어져 위상동기 루프가 개방(Open)되고 이 상태에서 시간(△t) 동안 정전류(I)가 루프필터(25)에 공급된다. 따라서 원하는주파수(fo)를 얻기 위해 필요한 제어전압(Vc)이 생성되어 전압제어 발진기(27)에 제공된다.
시간(△t) 후에는 제어회로(231)는 제1스위치(sw1)를 오프시키고 제2스위치(sw2)를 온시키며, 이에 따라 위상검출기(21)와 루프필터(25) 사이의 연결이 다시 연결되어 위상동기 루프가 폐쇄(Close)되고 정상상태가 된다.
한편 도 4에서와 같이 루프필터가 2차 루프필터(25B)로 구성되는 경우 시간(△t)은 다음 수학식(4)와 같이 유도되며 여기에서 상세한 유도과정은 생략된다.
△t = (C1+C2)*fr*△N/Kv*I = K*△N
이상에서 설명한 바와 같이 본 발명에 따른 위상동기 루프 회로에서는 파우워 온 초기에 위상동기 루프가 개방(Open)된 상태에서 소정의 시간(△t) 동안 정전류(I)가 루프 필터(25)에 공급되므로 주파수 락이 빨리 이루어지는 장점이 있다. 또한 정전류(I)는 개방 루프 상태에서 주파수 락만을 위한 전류이므로 루프 안정도(Loop Stability)에 관계없이 정전류(I)를 크게 함으로써 주파수 락을 보다 빠르게 할 수 있다.
또한 본 발명에 따른 위상동기 루프 회로에서는 일단 주파수가 락된 후에는 폐쇄 루프 상태에서 위상 검출기(21) 내의 전하펌프를 통해 흐르는 전류를 줄임으로써 즉 루프 대역폭을 줄임으로써 위상 노이즈(Phase Noise) 및 기준자극(Reference Spur)을 줄일 수 있는 장점이 있다.
도 5 및 도 6은 도 2에 도시된 고속 주파수 락 제어회로의 제2실시예를 나타내는 회로도이다. 도 5는 루프필터가 1차 루프필터(First Order Loop Filter)(25A)인 경우를 나타내고 도 4는 루프필터가 2차 루프필터(Second Order Loop Filter)(25B)인 경우를 나타낸다.
도 5 및 도 6을 참조하면, 제2실시예에 따른 고속 주파수 락 제어회로(23B)는, 전원전압(VCC)에 일단이 연결되는 제1정전류원(I1), 제1정전류원(I1)의 타단과 루프필터(25A,25B) 사이에 접속되는 제1스위치(sw1a), 위상검출기(21)와 루프필터(25A,25B) 사이에 접속되는 제2스위치(sw2a), 접지전압(VSS)에 일단이 연결되는 제2정전류원(I2), 제2정전류원(I2)의 타단과 루프필터(25A,25B) 사이에 접속되는 제3스위치(sw1b), 및 제어회로(231A)를 구비한다. 루프필터(25A,25B)와 전압제어 발진기(27) 사이에는 제4스위치(sw2b)가 접속된다.
제어회로(231A)는 제어전압(Vc)의 나중상태 값(Vc2)이 제어전압(Vc)의 초기상태 값(Vc1)보다 큰 경우에는 제어전압(Vc)을 높이기 위해서, 입력 데이터(DATA) 및 제어클럭 신호(CLK)에 응답하여, 소정의 시간(△t) 동안에 제1스위치(sw1a)를 온시키고 제3스위치(sw1b)를 오프시키며 또한 제2스위치(sw2a) 및 제4스위치(sw2b)를 오프시킨다. 이에 따라 소정의 시간(△t) 동안 전류가 루프필터(25A,25B)로 공급된다.
또한 제어회로(231A)는 제어전압(Vc)의 나중상태 값(Vc2)이 제어전압(Vc)의 초기상태 값(Vc1)보다 작은 경우에는 제어전압(Vc)을 낮추기 위해서, 입력 데이터(DATA) 및 제어클럭 신호(CLK)에 응답하여, 소정의 시간(△t) 동안에 제1스위치(sw1a)를 오프시키고 제3스위치(sw1b)를 온시키며 또한 제2스위치(sw2a) 및제4스위치(sw2b)를 오프시킨다. 이에 따라 소정의 시간(△t) 동안 전류가 루프필터(25A,25B)로부터 방출된다.
소정의 시간(△t) 후에는 제어회로(231A)는 제1스위치(sw1a) 및 제3스위치(sw1b)를 오프시키고 제2스위치(sw2a) 및 제4스위치(sw2b)를 온시킨다.
여기에서 소정의 시간(△t) 동안에 즉 고속 주파수 락 제어회로(23B)의 동작기간 동안에 제2스위치(sw2a) 및 제4스위치(sw2b)를 오프시키는 이유는 그 기간동안에 고속 주파수 락 제어회로(23B) 및 루프필터(25A,25B) 이외의 위상검출기(21), 전압제어 발진기(27), 및 분주기(29)가 동작되지 않도록 하여 전력소모를 줄이기 위해서이다.
이상에서 설명한 바와 같이 제2실시예에 따른 고속 주파수 락 제어회로(23B)는, 제어전압(Vc)의 나중상태 값(Vc2)이 제어전압(Vc)의 초기상태 값(Vc1)보다 큰 경우뿐만 아니라 제어전압(Vc)의 나중상태 값(Vc2)이 제어전압(Vc)의 초기상태 값(Vc1)보다 작은 경우에도 적용 가능한 장점이 있다.
한편 입력 데이터(DATA)는 제1실시예에서와 마찬가지로 도 2에 도시된 분주기(29)의 분주율(N)과 동일한 데이터인 것이 바람직하고, 제어클럭 신호(CLK)는 도 2에 도시된 기준클럭 신호(fr)와 동일한 신호인 것이 바람직하다. 그러나 입력 데이터(DATA)로서 외부에서 인가되는 임의의 데이터가 사용될 수 있으며 또한 제어클럭 신호(CLK)로서 다른 임의의 클럭신호가 사용될 수 있다.
또한 제어회로(231A)는 위상동기 루프 회로내에 구비되는 락 검출 카운터를 이용하여 구현될 수 있고 제1정전류원(I1) 및 제2정전류원(I2)은 위상 검출기(21)내에 구비되는 전하펌프를 이용하여 구현될 수 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 위상동기 루프 회로는 고속 주파수 락 제어회로를 구비함으로써 주파수 락 시간을 감소시키며 또한 특성들을 개선시키는 장점이 있다.

Claims (15)

  1. 기준클럭 신호와 피드백클럭 신호의 위상을 비교하여 위상차를 검출하는 위상 검출기;
    루프필터;
    파우워 온(Power on) 초기에 상기 위상 검출기와 상기 루프필터 사이의 접속을 끊고 소정의 시간동안 정전류를 상기 루프필터에 공급하거나 상기 루프필터로부터 방출하고, 이후 상기 위상 검출기와 상기 루프필터를 접속하는 고속 주파수 락제어회로;
    출력클럭 신호를 발생하며 상기 루프필터의 출력전압에 응답하여 상기 출력클럭 신호의 주파수를 가변시키는 전압제어 발진기; 및
    소정의 분주율로 상기 출력클럭 신호를 분주하여 분주된 클럭 신호를 상기 피드백클럭 신호로서 제공하는 분주기를 구비하는 것을 특징으로 하는 위상동기 루프 회로.
  2. 제1항에 있어서, 상기 고속 주파수 락 제어회로는,
    제1기준전압에 일단이 접속되는 정전류원;
    상기 정전류원의 타단과 상기 루프필터 사이에 접속되는 제1스위치;
    상기 위상검출기와 상기 루프필터 사이에 접속되는 제2스위치; 및
    입력 데이터 및 제어클럭 신호에 응답하여, 상기 소정의 시간동안에는 상기 제1스위치를 온시키고 상기 제2스위치를 오프시키며 상기 소정의 시간 후에는 상기 제1스위치를 오프시키고 상기 제2스위치를 온시키는 제어회로를 구비하는 것을 특징으로 하는 위상동기 루프 회로.
  3. 제2항에 있어서, 상기 입력 데이터는 상기 분주기의 분주율과 동일한 데이터인 것을 특징으로 하는 위상동기 루프 회로.
  4. 제2항에 있어서, 상기 제어클럭 신호는 상기 기준클럭 신호와 동일한 신호인것을 특징으로 하는 위상동기 루프 회로.
  5. 제2항에 있어서, 상기 제어회로는 상기 위상동기 루프 회로내에 구비되는 락 검출 카운터를 이용하여 구현되는 것을 특징으로 하는 위상동기 루프 회로.
  6. 제2항에 있어서, 상기 정전류원은 상기 위상 검출기내에 구비되는 전하펌프를 이용하여 구현되는 것을 특징으로 하는 위상동기 루프 회로.
  7. 제1항에 있어서, 상기 고속 주파수 락 제어회로는,
    제1기준전압에 일단이 연결되는 제1정전류원;
    상기 제1정전류원의 타단과 상기 루프필터 사이에 접속되는 제1스위치;
    상기 위상검출기와 상기 루프필터 사이에 접속되는 제2스위치;
    제2기준전압에 일단이 연결되는 제2정전류원;
    상기 제2정전류원의 타단과 상기 루프필터 사이에 접속되는 제3스위치;
    상기 루프필터와 상기 전압제어 발진기 사이에 접속되는 제4스위치; 및
    입력 데이터 및 제어클럭 신호에 응답하여, 소정의 시간 동안에 상기 제1스위치 및 상기 제3스위치중 어느 하나를 온시키고 상기 제2스위치 및 상기 제4스위치를 오프시키며 상기 소정의 시간 후에는 상기 제1스위치 및 상기 제3스위치를 오프시키고 상기 제2스위치 및 상기 제4스위치를 온시키는 제어회로를 구비하는 것을 특징으로 하는 위상동기 루프 회로.
  8. 제7항에 있어서, 상기 입력 데이터는 상기 분주기의 분주율과 동일한 데이터인 것을 특징으로 하는 위상동기 루프 회로.
  9. 제7항에 있어서, 상기 제어클럭 신호는 상기 기준클럭 신호와 동일한 신호인 것을 특징으로 하는 위상동기 루프 회로.
  10. 제7항에 있어서, 상기 제어회로는 상기 위상동기 루프 회로내에 구비되는 락 검출 카운터를 이용하여 구현되는 것을 특징으로 하는 위상동기 루프 회로.
  11. 제7항에 있어서, 상기 제1정전류원 및 상기 제2정전류원은 상기 위상 검출기내에 구비되는 전하펌프를 이용하여 구현되는 것을 특징으로 하는 위상동기 루프 회로.
  12. 기준클럭 신호와 피드백클럭 신호의 위상을 비교하여 위상차를 검출하는 위상 검출기, 루프필터, 출력클럭 신호를 발생하며 상기 루프필터의 출력전압에 응답하여 상기 출력클럭 신호의 주파수를 가변시키는 전압제어 발진기, 및 소정의 분주율로 상기 출력클럭 신호를 분주하여 분주된 클럭 신호를 상기 피드백클럭 신호로서 제공하는 분주기를 구비하는 위상동기 루프 회로의 주파수 락 시간을 감소시키는 방법에 있어서,
    상기 위상동기 루프 회로의 파우워 온 초기에 상기 위상 검출기와 상기 루프필터 사이의 접속을 끊고 소정의 시간동안 정전류를 상기 루프필터에 공급하거나 상기 루프필터로부터 방출하는 단계; 및
    상기 소정의 시간 후에 상기 위상 검출기와 상기 루프필터를 접속하는 단계를 구비하는 것을 특징으로 하는 위상동기 루프 회로의 주파수 락 시간을 감소시키는 방법.
  13. 제12항에 있어서, 상기 정전류를 상기 루프필터에 공급하는 단계는,
    상기 정전류를 발생하는 단계; 및
    입력 데이터 및 제어클럭 신호에 응답하여, 상기 소정의 시간동안에 상기 정전류의 패쓰와 상기 루프필터 사이의 접속을 연결하고 상기 위상검출기와 상기 루프필터 사이의 접속을 끊는 단계를 구비하는 것을 특징으로 하는 위상동기 루프 회로의 주파수 락 시간을 감소시키는 방법.
  14. 제13항에 있어서, 상기 입력 데이터는 상기 분주기의 분주율과 동일한 데이터인 것을 특징으로 하는 위상동기 루프 회로의 주파수 락 시간을 감소시키는 방법.
  15. 제13항에 있어서, 상기 제어클럭 신호는 상기 기준클럭 신호와 동일한 신호인 것을 특징으로 하는 위상동기 루프 회로의 주파수 락 시간을 감소시키는 방법.
KR10-2001-0030526A 2001-02-14 2001-05-31 고속 주파수 락 제어회로를 구비하는 위상동기 루프 회로및 이의 주파수 락 시간 감소방법 KR100370243B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US10/034,891 US6512403B2 (en) 2001-02-14 2001-12-20 Phase-locked loop for reducing frequency lock time

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20010007273 2001-02-14
KR1020010007273 2001-02-14

Publications (2)

Publication Number Publication Date
KR20020066925A true KR20020066925A (ko) 2002-08-21
KR100370243B1 KR100370243B1 (ko) 2003-02-05

Family

ID=27694338

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0030526A KR100370243B1 (ko) 2001-02-14 2001-05-31 고속 주파수 락 제어회로를 구비하는 위상동기 루프 회로및 이의 주파수 락 시간 감소방법

Country Status (1)

Country Link
KR (1) KR100370243B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100920828B1 (ko) * 2007-02-09 2009-10-08 주식회사 하이닉스반도체 동기 회로
US7928785B2 (en) 2007-11-07 2011-04-19 Samsung Electronics Co., Ltd. Loop filter, phase-locked loop, and method of operating the loop filter
KR20150006359A (ko) * 2013-07-08 2015-01-16 아나로그 디바이시즈 인코포레이티드 디지털 위상 검출기
US9946680B2 (en) 2012-10-05 2018-04-17 Analog Devices, Inc. Peripheral device diagnostics and control over a two-wire communication bus
US11874791B2 (en) 2011-10-05 2024-01-16 Analog Devices, Inc. Two-wire communication systems and applications

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02290332A (ja) * 1989-02-17 1990-11-30 Toshiba Corp 位相ロックループ回路
US5955928A (en) * 1996-12-26 1999-09-21 Micro Magic, Inc. Automatically adjusting the dynamic range of the VCO in a PLL at start-up for optimal operating point
US5889829A (en) * 1997-01-07 1999-03-30 Microchip Technology Incorporated Phase locked loop with improved lock time and stability
KR19990061629A (ko) * 1997-12-31 1999-07-26 김영환 록킹 시간 단축을 위한 위상동기루프장치
JPH11274922A (ja) * 1998-03-19 1999-10-08 Fujitsu Denso Ltd 位相同期回路

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100920828B1 (ko) * 2007-02-09 2009-10-08 주식회사 하이닉스반도체 동기 회로
US7928785B2 (en) 2007-11-07 2011-04-19 Samsung Electronics Co., Ltd. Loop filter, phase-locked loop, and method of operating the loop filter
US9946679B2 (en) 2011-10-05 2018-04-17 Analog Devices, Inc. Distributed audio coordination over a two-wire communication bus
US10311010B2 (en) 2011-10-05 2019-06-04 Analog Devices, Inc. Two-wire communication systems and applications
US11874791B2 (en) 2011-10-05 2024-01-16 Analog Devices, Inc. Two-wire communication systems and applications
US9946680B2 (en) 2012-10-05 2018-04-17 Analog Devices, Inc. Peripheral device diagnostics and control over a two-wire communication bus
KR20150006359A (ko) * 2013-07-08 2015-01-16 아나로그 디바이시즈 인코포레이티드 디지털 위상 검출기

Also Published As

Publication number Publication date
KR100370243B1 (ko) 2003-02-05

Similar Documents

Publication Publication Date Title
US6229399B1 (en) Multiple frequency band synthesizer using a single voltage control oscillator
US5629651A (en) Phase lock loop having a reduced synchronization transfer period
US6768362B1 (en) Fail-safe zero delay buffer with automatic internal reference
US6667663B2 (en) Phase locked loop circuit
US7558311B2 (en) Spread spectrum clock generator and method for generating a spread spectrum clock signal
US20030042985A1 (en) Phase synchronizing circuit
KR100719693B1 (ko) Ｐｖｔ 변화에 둔감하게 안정적으로 동작하는 ｐｌｌ 및 그동작 방법
US6137368A (en) Frequency synthesizer with constant loop characteristics
US6118346A (en) Dynamic matching of up and down currents in charge pumps to reduce spurious tones
JPH09270704A (ja) 位相同期回路
EP3700091A1 (en) Feedback control for accurate signal generation
US6456165B1 (en) Phase error control for phase-locked loops
US7511580B2 (en) Charge pump circuit with dynamic current biasing for phase locked loop
KR100370243B1 (ko) 고속 주파수 락 제어회로를 구비하는 위상동기 루프 회로및 이의 주파수 락 시간 감소방법
US6434206B1 (en) Phase locked loop circuit for reducing lock-in time
CN100461633C (zh) 包括可变延迟和离散延迟的锁相环
US10965295B1 (en) Integer boundary spur mitigation for fractional PLL frequency synthesizers
US7236025B2 (en) PLL circuit and program for same
CA2093040C (en) Frequency synthesizer using phase-locked loop
US6512403B2 (en) Phase-locked loop for reducing frequency lock time
US6628153B2 (en) PLL circuit and frequency division method reducing spurious noise
US6677789B1 (en) Rail-to-rail linear charge pump
JPH1022824A (ja) 位相同期回路
KR102514825B1 (ko) 위상 고정 루프를 위한 전하 펌프 보정 회로
KR100272524B1 (ko) 전하펌프위상동기루프

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110103

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee