JPH02290332A - 位相ロックループ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、位相ロックループ（Ｐ　Ｌ　Ｌ）回路に関す
る。

（従来の技術） 一般に、ＰＬＬ回路は、出力信号を発生する電圧制御発
振器（Ｖ　Ｃ　Ｏ）と、これの出力を所定の低周波数ま
で分周した信号と一定周波数の基準信号との位相差を検
出して位相差に応じた制御電圧をｖＣＯに与える位相口
ツクルーブとを有する。

すなわち、ＰＬＬループはｖＣＯの出力を分周した信号
と基準信号との位相が一致する、位相ロック状態になる
までｖＣＯの制御電圧を調整する。

ここで、ＰＬＬルーブは位相差に応じた信号（電流）を
制御電圧に変えるためのループフィルタを有する。ルー
プフィルタは抵抗とコンデンサとからなり、上記両信号
の位相の遅れ・進みに応じてコンデンサに対して電荷の
充電、放電を行い、その両端間に生じる電位差を制御電
圧としてＶＣＯに供給する。

ここで、位相ロック状態になると、位相比較器の出力、
すなわちループフィルタの入力端子は高インピーダンス
状態になり、何も接続されていないのと同じ状態となる
。そのため、ロック状態になったとき、ＶＣＯ以外の部
分へ電力を与える電源をオフしても、ｖＣＯの制御電圧
は変化せず、その出力信号の周波数も変動しなく、位相
ロック状態を保つことができる。このような駆動は、い
わゆる間欠ＰＬＬ駆動と呼ばれ、電源の節約を行ないた
い場合によく行なわれている。

しかしながら、コンデンサには実際にはリーク電流が存
在するので、間欠ＰＬＬ駆動を行ないＶＣＯ以外の部分
の電源をオフすると、コンデンサの両端間の電位差が徐
々に減少し、ｖＣＯから出力される信号の周波数が徐々
に変動してしまう。

（発明が解決しようとする課題） このように従来のＰＬＬ回路では、ループフィルタのコ
ンデンサの両端間の電位差が直接的にｖＣＯの周波数を
変えるようにしていたので、位相ロック状態において、
節電のためにｖＣＯ以外の回路の電源をオフしたとき、
コンデンサのリーク電流によりコンデンサの両端間の電
位差が減少し、間欠ＰＬＬ駆動では長時間にわたって安
定的に所定周波数の出力信号を得るようにはできないと
いう問題点があった。

この発明の目的は、位相ロック状態において電圧制御発
振器以外の回路の電源をオフするという間欠ＰＬＬ動作
を行なっても、安定的に所定周波数の出力信号を長時間
にわたって得ることのできる位相ロックループ回路を提
供することである。

［発明の構成］ （課題を解決するための手段） この発明による位相ロックループ回路は、第１の制御電
圧入力端子とこれよりも高感度の第２の制御電圧入力端
子とを有する電圧制御発振器と、電圧制御発振器の出力
信号を所定比で分周して得られた信号と基準信号との位
相差を検出する位相検出器と、位相検出器の出力に応じ
た制御電圧を電圧制御発振器の第１の制御電圧端子に供
給する第１の位相ロック化回路と、位相検出器の出力に
応じた制御電圧を電圧制御発振器の第２の制御電圧端子
に供給する第２の位相ロック化回路とを具備する。

（作　用） この発明によれば、電圧制御発振器としては第１の制御
電圧入力端子とこれよりも高感度の第２の制御電圧入力
端子とを有する電圧制御発振器を用い、第１、第２の制
御電圧入力端子にそれぞれ第１、第２の位相ロック化回
路の出力を接続することにより、位相ロック状態になり
、電圧制御発振器以外の回路の電源を遮断するという間
欠ＰＬＬ動作を行なう場合、第１の制御電圧はリーク電
流により変動しても、第２の制御電圧を保持しておけば
、安定的に所定周波数の出力信号を長時間にわたって得
ることのできる。

（実施例） 以下図面を参照してこの発明による位相ロックループ（
Ｐ　Ｌ　Ｌ）回路の実施例を説明する。第１図は第１実
施例の構成を示すブロック図である。

クロック発生器１２から出力される一定周波数のクロッ
ク信号が位相検出器１４の第１人力端子に供給される。

ＰＬＬ回路の出力となる電圧制御発振器（ＶＣＯ）１８
の出力信号が分周器２０を介して位相検出器１４の第２
人力端子に供給される。

クロック発生器１２の周波数、および分周器２０の分周
比は、このＰＬＬ回路が位相ロック状態にある時にＶＣ
０１８から所望の周波数の信号が出力されるような値に
設定される。位相検出器１４は両入力信号のどちらが位
相が進んでいるか、あるいは遅れているかを検出し、検
出信号をループフィルタ１６に供給する。

ループフィルタ１６は位相検出器１４の出力により変化
する電圧を発生し、その出力電圧をＶＣ０１８の第１制
御電圧端子に供給するとともに、位相ロック化回路２２
にも供給する。位相ロック化回路２２はループフィルタ
１６の出力電圧に応じた電圧を発生し、その出力電圧を
ＶＣＯ］８の第２制御電圧端子に供給する。ＶＣ０１８
の発振周波数は第１制御電圧、第２制御電圧のいずれに
よっても可変されるが、その感度、すなわち制御電圧の
変化に対する出力周波数の変化の割合は第２制御電圧の
方が高い。逆に言うと、出力周波数は第１制御電圧が変
化した時に比べて第２制御電圧が変化した時の方が速く
変化する。

位相ロック化回路２２には、このＰＬＬ回路が位相ロッ
ク状態であるか否かを検出する位相口・ソク検出器２４
も接続される。位相ロック検出器２４は位相ロック状態
を検出すると、電源Ｖｉ遮断回路２６に検出信号を供給
し、遮断回路２６はこの検出信号に応答して電源Ｖｉを
遮断する。電源Ｖｉはクロツク発生器１２、位相険出器
１４の一部、位相ロック化回路２２の一部、位相ロック
検出器２４、分周器２０に接続され、間欠ＰＬＬ駆動の
ためにロック後は遮断されるべき電源である。なお、Ｖ
ＣＯ１８、位相検出器１４及び位相ロツク化回路２２の
残りの部分には電源Ｖｃが常に供給される。

以下、第１実施例の各部を説明する。位相検出器１４の
詳細を第２図に示す。クロック発生器１２の出力パルス
がＤ型フリップフロップ３２のクロック端子に入力され
る。分周器２０の出力パルスがＤ型フリップフロツブ３
４のクロック端子に入力される。両フリップフロップ３
２、３４のＤ入力端子は電［Ｖｉに接続される。そのた
め、フリップフロップ３２、３４はクロック端子が“１
″レベルになる毎にセットされ、Ｑ出力が“１″レベル
になる。フリップフロップ３２のＱ出力がトライステー
トバッファ３６を介して出力される。なお、両フリップ
フロップ３２、３４のＱ出力がナンドゲート３８、ノア
ゲート４０に入力される。ナンドゲート３８の出力がフ
リップフロップ３２、３４のリセット端子（ローアクテ
ィブ端子）Ｒに入力される。そのため、フリップフロッ
プ３２、３４は両Ｑ出力が“１″レベルの場合のみリセ
ットされる。ノアゲート４０の出力がトライステートバ
ッファ３６のイネーブル端子に入力される。そのため、
トライステートバッファ３６は少なくともフリップフロ
ップ３２、３４のＱ出力の一方が“１″レベルの場合は
イネーブル状態となり、フリップフロップ３２のＱ出力
がそのままループフィルタ１６に供給され、それ以外の
場合、すなわち、ともに“０２レベルの場合は出力端子
はハイインピーダンス状態となる。なおトライステート
バッファ３６はｔＭ　Ｒ　Ｖ　ｃに接続され、ナンドゲ
ート３８、ノアゲー｝４０は電源Ｖｉに接続される。

ループフィルタ１６の詳細を第３図に示す。ループフィ
ルタ１６は位相検出器１４の出力端子をＶＣ０１８の第
１制御電圧端子との間に接続される抵抗４２と、第１制
御電圧端子と接地端子との間に接続される抵抗４４、キ
ャパシタ４６の直列回路とからなる。このため、ＶＣＯ
　１　８の第１制御電圧はキャパシタ４６の端子電圧で
ある。

このように構成された位相検出器１４においては、トラ
イステートバッファ３６は両入力パルス信号の位相差に
応じた期間だけイネーブル状態となり、トライステート
バッフ７３６を介してループフィルタ１６内のキャパシ
タ４６がどちらの入力パルス信号の位相が進んでいるか
に応じて充電、または放電される。従って、ＶＣ０１８
の第１制御電圧端子に印加される制御電圧が可変される
。

そして、ＶＣ０１ｇの周波数が所望の周波数に近づき両
入力パルス信号の位相差がパルス信号の位相差が２π未
満になると、両フリップフロップ３２、３４はリセット
される。これにより、トライステートバッファ３６の出
力はハイインピーダンス状態となり、ループフィルタ１
６内のキャパシタ４６の端子電圧はその時の値に保持さ
れる。

ＶＣ０１８（７）詳細を第４図に示す。ｖＣＯ１８は第
１、第２制御電圧端子のそれぞれに接続される並列接続
された第１、第２のＬＣ回路を有する。

第１のＬＣ回路はバラクタダイオード５２、キャパシタ
５６、コイル６０からなり、第２のＬＣ回路はバラクタ
ダイオード５４、キャパシタ５８、コイル６０からなる
。第１、第２のＬＣ回路の出力が発振用トランジスタ６
２のベースに接続される。トランジスタ６２のコレクタ
は電源Ｖｃに接続され、トランジスタ６２のエミッタか
らｖＣＯ出力が取り出される。

このＶＣ０　１　８においては、制御電圧端子に電圧が
印加されると、バラクタダイオードの容量がそれに応じ
て変化し、ＬＣ回路のＬＣ定数が変化し、トランジスタ
６２の発振周波数が変化する。

ここで、キャパシタ５８、５６の容量Ｃ２，Ｃ２’はそ
れぞれ１００　（ｐＦ）．５　（ｐＦ）とする。

バラクタダイオード５２、５４に同一の制御電圧を印加
し、それらの容ｍｃＶ’　，ＣＶがともに５（ｐＦ）か
ら１０（ｐＦ）に変化した場合のＬＣ回路全体の容量は
次のように変化する。バラクタダイオード５４、キャパ
シタ５８を有する第２のＬＣ回路の容量は から まで、すなわち、４．３３　（ｐＦ）だけ変化する。

一方、バラクタダイオード５２、キャパシタ５６を有す
る第１のＬＣ回路の容量は７．２６　（ｐＦ）から まで、すなわち、０．８４　（ｐＦ）だけ変化する。

従って、ＬＣ定数の変化の割合は、第２のＬＣ回路の方
が第１のＬＣ回路よりも大きい。そのため、同じ制御電
圧の変化量でも第２の制御電圧の方が発振周波数の変化
は大きく、高感度である。

言い換えると、ループフィルタ１６の出力が接続される
第１制御電圧端子の感度が低い。そのため、このＰＬＬ
回路が位相ロック状態になった後、ＶＣ０１８以外の部
分に接続されている電源Ｖｉを遮断し、ＶＣ０１８の発
振周波数をループフィルタ１６のキャパシタ４６の端子
間電圧により制御する間欠ＰＬＬ駆動を行なう際、たと
えキャパシタ４６のリーク電流が存在して端子間電圧が
減少しても、それによりＶＣ０１８の発振周波数が変化
する度合は従来例に比べて低いので、位相ロック後、Ｖ
Ｃ０１８以外の部分に接続されている電源Ｖｉを長いこ
と遮断しておくことができ、間欠ＰＬＬ駆動により電源
を節約することができる。

ただし、第１制御電圧によるＶＣ０１ｇの発振周波数の
調整は低速度であるので、これだけではこのＰＬＬ回路
を初期状態から位相ロック状態に変化させることは長時
間かかるので、この実施例では、位相ロック化回路２２
により第２制御電圧をも調整して、ＶＣ０１８の発振周
波数を制御｛，て、ＰＬＬ回路を位相ロック状態にさせ
ている。

位相ロック化回路２２、ロック検出器２４の詳細を第５
図に示す。

位相ロック化回路２２に供給されたループフィルタ１６
の出力電圧は比較器６６で上記電源Ｖｉ電圧よりやや低
い基準電圧Ｖｕと比較されるとともに、比較器６８で０
レベルよりやや高い基準電圧Ｖｄと比較される。比較器
６６はループフィルタ１６の出力電圧が基準電圧Ｖｕよ
り高いときに“１”レベルの信号を出力する。比較器６
８はループフィルタ１６の出力電圧が基準電圧Ｖｄより
高いときに“１゜レベルの信号を出力する。比較器６６
の出力がアップ／ダウンカウンタ７０のアップカウント
端子に供給され、比較器６８の出力はアップ／ダウンカ
ウンタ６８のダウンカウント端子（ローアクティブ端子
）に供給される。カウンタ７０はクロック発生器７２の
出力する所定周波数のパルスをアップカウント、または
ダウンカウントする。クロツク発生器７２は、クロツク
発生器１２の出力パルスを分周する分周器で代用しても
よい。

このように、比較器６６、６８はウィントコンバレー夕
を形成し、ループフィルタ１６の出力電圧が基準電圧Ｖ
ｕ，Ｖｄ間を外れた場合、カウンタ７０のカウント値は
変化される。カウンタ７０の出力がＤ／Ａ変換器７４を
介してＶＣ０１８の第２制御電圧端子に供給される。こ
のため、ＶＣ０１８から出力させたい所望の周波数範囲
に対応させて基準電圧Ｖｕ，Ｖｄを設定しておくと、ル
ープフィルタ１６の出力信号が基準電圧Ｖｕ，Ｖｄ間の
範囲となるまで、カウンタ７０によりクロック発生器７
２の出力がカウントされ、その結果、Ｄ／Ａｍ換器７４
の出力電圧が変化し、ＶＣ０１８の出力信号の周波数が
高速に変動する。

そして、時間が経過し、ＶＣ０１８の出力周波数が所望
範囲内になると、カウンタ７０はカウント動作を停止す
る。但し、この時はＶＣＯ１８の出力周波数はまだある
一つの所望周波数には一致していない。この後、位相検
出器１４の出力によりループフィルタ１６のキャパシタ
４６の端子電圧が変動し、ＶＣ０１８の出力周波数が微
調整され、所望の一つの周波数に一致する。なお、Ｄ／
Ａ変換器７４には電源Ｖｃが接続され、カウンタ７０、
クロック発生器７２には電源Ｖｉが接続される。

比較器６６、６８の出力が位相ロック検出器２４にも供
給される。比較器６６の出力はインバータ７６を介して
アンドゲート７８の第１人力端子に倶給され、比較器６
８の出力はそのままアンドゲート７８の第２人力端子に
供給される。アンドゲート７８の出力が分周器８０のリ
セット端子に供給される。分周器８０はクロツク発生器
８２の出力する所定周波数のパルスを分周する。クロッ
ク発生器８２も、クロック発生器１２の出力パルスを分
周する分周器で代用してもよい。分周器８０の出力がミ
ッシングパルス検出器８４に供給される。

このような位相ロック検出器２４においては、ループフ
ィルタ１６の出力電圧が基準電圧Ｖｕ，Ｖｄ間の範囲内
にある時は、分周器８０はリセットされる。そのため、
ＶＣ０１８の出力周波数が所望範囲内に落ち着くと、分
周器８０はリセットされ続け、ミッシングパルス検出器
８４にはパルス信号が供給されなくなる。この状態が一
定時間以上続くと、ミッシングパルス検出器８４はパル
スの消失を検出し、検出信号を電源Ｖｉ遮断回路２６に
供給する。これにより、ＶＣ０１８の出力周波数が所望
範囲内になった後、ループフィルタ１６による微調整に
よりＶＣ０１８の発振周波数が所望周波数に一致すると
考えられる一定時間が経過すると、位相ロック検出器２
４は位相ロック状態を検出し、ＶＣ０１８、位相ロック
化回路２２内のＤ／Ａ変換器７４以外の各部分へ接続さ
れている電源Ｖｉを遮断させ、いわゆる間欠ＰＬＬ駆動
を行なわせる。

そのため、この後はカウンタ７０のカウント値は変化せ
ずに、Ｄ／Ａ変換器７４の出力電圧、ＶＣ０１８の第２
制御電圧は一定値を保つ。前述したように、ループフィ
ルタ１６の出力は低感度のＶＣ０１８の第１制御電圧端
子に接続されているので、間欠ＰＬＬ駆動中に、ＶＣ０
１８の出力周波数はキャバンタ４６のリーク電流の影響
を受けに＜＜、長時間にわたって安定的な所定周波数の
出力信号の送出を行ない得る。

以上説明したように、第１実施例によれば、低感度（低
速度）の制御電圧端子と高感度（高速度）の制御電圧端
子とを有する電圧制御端子を用い、ループフィルタの出
力を低感度の制御電圧端子に接続し、高感度の制御電圧
端子にはループフィルタの出力が所定の周波数範囲に対
応する電圧範囲になるような制御電圧を発生する位相ロ
ック化回路を接続することにより、位相ロック後はｖＣ
Ｏ以外の電源、及び位相ロック化回路の出力を保持する
部分の電源以外は遮断しても、ｖＣＯの出力周波数はル
ープフィルタのキャパシタのリーク電流の影響を受けに
＜＜、間欠ＰＬＬ駆動しても長時間安定な発振周波数を
得ることができる。

なお、Ｄ，／Ａ変換器７４に精度のよいもの、つまり入
力ビット数の多いものを用いると、ループフィルタ１６
の出力が接続されているＶＣ０　１　８の第１制御電圧
端子の感度を低下させることができ、さらにリーク電流
による発振周波数の変化の影響程度を下げることができ
る。

第２実施例のブロック図を第６図に示す。第２実施例は
第１実施例とは位相ロック化回路が異なり、位相ロック
化回路１０２はループフィルタ１６の出力信号を入力せ
ずに、位相比較器１４の２人力信号、出力信号を入力し
、ＶＣ０１８の第２制御電圧を発生している。

位相ロック化回路１０２、位相検出器１４の詳細を第７
図に示す。位相検出器１４は第２図に示し第１実施例の
場合と同一の構成要素からなり、両フリップフロップ３
２、３４のＱ出力が位相ロック化回路１０２に供給され
る。フリップフロップ３２、３４のＱ田力がアンドゲー
ト１０４、１０６の第１人力端子にそれぞれ供給される
。クロック発生器１２の出力、ＶＣ０１８の出力に接続
されている分周器２０の出力がアンドゲート１０４、１
０６の第２人力端子にそれぞれ供給される。アンドゲー
ト１０４、１０６の出力がカウンタ１０８のアップカウ
ント端子、ダウンカウント端子へ供給される。カウンタ
１０８はア・ノブカウント端子、またはダウンカウント
端子へのノ｛ルス入力の立ち上がりを検出して、カウン
ト値を増減する。

クロツク発生器１２の出力と分周器２０の出力との位相
差が２πＤａｄ）以上の場合は、フリ・ソブフロップ３
２、３４のいずれか一方がセットされ続ける。このため
、クロック発生器１２の出力の方が位相が進んでいる場
合は、アンドゲート１０４の出力は常に“Ｈ”レベルと
なりアンドゲート１０６の出力は常に“Ｌ”レベルとな
り、逆に分周器２０の出力の方が進んでいる場合は、ア
ンドゲート１０６の出力が常に“Ｈ″レベルとなりアン
ドゲート１０４の出力が常に“Ｌ”レベルとなる。カウ
ンタ１０８はアンドゲート１０４、１０６のいずれの出
力が″Ｈ″レベルであるかに応じて、アップカウント、
またはダウンカウント動作をし、ＶＣ０１８の第２制御
電圧を可変し、ＶＣ０１８の周波数を調整する。そして
、クロツク発生器１２の出力と分周器２０の出力との位
相差が２π未満になると、アンドゲート１０４、１０６
の出力はいずれも常に“０２レベルとなる。

そのため、位相差が２π未満になると、Ｄ／Ａ変換器１
１２の出力はその前の値を保ち、ｖＣＯ１８の発振周波
数の調整はもっぱらループフィルタ１６のキャパシタ４
６の端子電圧により行なわれる。位相ロック後の動作は
第１実施例と同様である。

このように第２実施例によれば、ｖＣＯ１８の出力と基
準クロックとの位相差に応じてカウンタ１０８のカウン
ト値が変化し、これにより、ＶＣ０１８の第２制御電圧
が調整され、ｖＣ０１８の出力周波数が所定範囲内にな
る。その後、第１実施例と同様に、ＶＣ０１８の出力周
波数がループフィルタ１６内のキャパシタ４６によりｈ
＋望周波数に一致すると、電源Ｖｉが遮断され、間欠Ｐ
ＬＬ駆動が行なわれる。その後、リーク電流によりキャ
パシタ４６の端子電圧が変化しても、ＶＣ０１８の出力
周波数の変動は小さく抑えることができる。また、第２
実施例によれば、位相ロック化回路１０２はコンバレー
夕を用いていないので、ＩＣ化することができる利点が
ある。

この発明は上述した実施例に限定されず、種々変形可能
である。上述した各部の詳細は一例であり、同一の機能
を達成するものであれば、他の構成のものを使用しても
よい。

［発明の効果］ 以上説明したように、この発明によれば、電圧制御発振
器としては第１の制御電圧入力端子とこれよりも高感度
の第２の制御電圧入力端子とを有する電圧制御発振器を
用い、さらに、電圧制御発振器の出力信号を所定比で分
周して得られた信号と基準信号との位相差を検出する位
相検出器と、位相検出器の出力に応じた制御電圧を電圧
制御発振器の第１の制御電圧端子に供給するループフィ
ルタと、位相検出器の出力に応じた制御電圧を電圧制御
発振器の第２の制御電圧端子に供給する位相ロック化回
路とを具備することにより、位相ロック状態になると、
電圧制御発振器以外の回路の電源を遮断するという間欠
ＰＬＬ動作を行なっても、安定的に所定周波数の出力信
号を長時間にわたって得ることのできる位相ロックルー
プ回路が提供される。

【図面の簡単な説明】 第１図はこの発明による位相ロツクループ回路の第１実
施例のブロック図、第２図は第１実施例の位相検出器の
詳細なブロック図、第３図は第１実施例のループフィル
タの詳細なブロック図、第４図は第１実施例の電圧制御
発振器の詳細なブロック図、第５図は第１実施例の位相
ロック化回路、位相ロック検出器の詳細なブロック図、
第６図はこの発明による位相ロックループ回路の第２実
施例のブロック図、第７図は第２実施例の位相検出器、
位相ロック化回路の詳細なブロック図である。 １２・・・クロック発生器、１４・・・位相検出器、１
６・・・ループフィルタ、１８・・・ＶＣＯ、２０・・
・分周器、２２・・・位相ロック化回路、２４・・・位
相ロック検出器、２６・・電源Ｖｉ遮断回路。 出願人代理人　弁理士　鈴江武彦 第 図

Claims (3)

【特許請求の範囲】
1. （１）第１制御電圧端子とこれよりも高感度の第２制御
   電圧端子とを有する電圧制御発振手段と、前記電圧制御
   発振手段の出力信号を所定比で分周して得られた信号と
   基準信号との位相差を検出する手段と、前記位相差検出
   手段の出力に応じた制御電圧を前記電圧制御発振手段の
   第１制御電圧端子に供給する第１位相ロック化手段と、
   前記第１位相ロック化手段の出力に応じた制御電圧を前
   記電圧制御発振手段の第２制御電圧端子に供給する第２
   位相ロック化手段とを具備する位相ロックループ回路。
2. （２）第１制御電圧端子とこれよりも高感度の第２制御
   電圧端子とを有する電圧制御発振手段と、前記電圧制御
   発振手段の出力信号を所定比で分周して得られた信号と
   基準信号との位相を検出する手段と、前記位相差検出手
   段の出力に応じた制御電圧を前記電圧制御発振手段の第
   １制御電圧端子に供給する第１位相ロック化手段と、前
   記位相差検出手段の出力に応じた制御電圧を前記電圧制
   御発振手段の第２制御電圧端子に供給する第２位相ロッ
   ク化手段とを具備する位相ロックループ回路。
3. （３）第１制御電圧端子とこれよりも高感度の第２制御
   電圧端子とを有する電圧制御発振手段と、前記電圧制御
   発振手段の出力信号を所定比で分周して得られた信号と
   基準信号との位相を検出する手段と、前記位相差検出手
   段の出力に応じた制御電圧を前記電圧制御発振手段の第
   １制御電圧端子に供給する第１位相ロック化手段と、前
   記電圧制御発振手段の出力信号の周波数に応じた制御電
   圧を前記電圧制御発振器の第２制御電圧端子に供給する
   第２位相ロック化手段と、前記電圧制御発振手段がロッ
   ク状態であるか否かを検出し、ロック状態の場合、少な
   くとも前記電圧制御発振手段の電源は除いて、それ以外
   の電源をオフする手段とを具備する位相ロックループ回
   路。