JP2013030887A

JP2013030887A - 位相周波数比較回路

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Publication number: JP2013030887A
Application number: JP2011164211A
Authority: JP
Inventors: Tsuneji Tsutsumi; 恒次堤; Takanori Takahashi; 貴紀高橋; Eiji Taniguchi; 英司谷口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2011-07-27
Filing date: 2011-07-27
Publication date: 2013-02-07
Anticipated expiration: 2031-07-27
Also published as: JP5618936B2

Abstract

【課題】雑音特性及び高速動作を維持しながら、消費電力を削減することができる位相周波数比較回路を得ることを目的とする。
【解決手段】出力バッファ回路３が、電流制御信号生成回路２から電流制御信号が出力されている期間中、位相周波数比較コア回路１からＵＰ信号が出力された場合、アップ信号を出力し、電流制御信号生成回路２から電流制御信号が出力されている期間中、位相周波数比較コア回路１からＤＮ信号が出力された場合、ダウン信号を出力する。
【選択図】図１

Description

この発明は、２つの入力信号の位相を比較する位相周波数比較回路に関するものである。

位相周波数比較回路は、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）を構成する主要回路の1つであり、その雑音特性は、ＰＬＬの出力信号の位相雑音特性に大きな影響を与える。
このため、低雑音のＰＬＬにおいては、位相周波数比較回路の低雑音化が重要である。
特に、フリッカ雑音が大きいＭＯＳトランジスタを用いて、位相周波数比較回路を構成する場合、バイポーラトランジスタを用いて構成する場合と比べて、ＰＬＬの出力信号の低離調周波数領域の位相雑音が劣化する。

このため、低離調周波数領域の位相雑音を抑える必要がある場合には、バイポーラトランジスタを用いた論理回路（ＥＣＬ（ＥｍｉｔｔｅｒＣｏｕｐｌｅｄＬｏｇｉｃ）、もしくは、ＣＭＬ（ＣｕｒｒｅｎｔＭｏｄｅＬｏｇｉｃ））によって位相周波数比較回路が構成されることがある。
また、位相周波数比較回路に高速動作が要求される場合にも、バイポーラトランジスタを用いた論理回路によって位相周波数比較回路が構成されることがある。

ここで、図６は以下の非特許文献１に開示されている位相周波数比較回路を示す構成図であり、この位相周波数比較回路はバイポーラトランジスタを用いている。
図６では、差動増幅回路で構成されている出力バッファ回路のみをトランジスタレベルの回路図で表しているが、位相周波数比較コア回路においても同様に、ＥＣＬ回路（エミッタ結合論理回路）で構成されている。

Hittite社位相周波数比較IC 439QS16G データシート

従来の位相周波数比較回路は以上のように構成されているので、ＥＣＬ回路が内部の定流源によって常に電流を流す必要がある。このため、入力信号の信号レベルが遷移するときだけ電流が流れるＣＭＯＳロジック回路と比べて、消費電力が大きくなってしまう課題があった。

この発明は上記のような課題を解決するためになされたもので、雑音特性及び高速動作を維持しながら、消費電力を削減することができる位相周波数比較回路を得ることを目的とする。

この発明に係る位相周波数比較回路は、第１の入力信号の立ち上がりエッジを検出するとともに、第２の入力信号の立ち上がりエッジを検出し、第１の入力信号の立ち上がりエッジの検出タイミングが第２の入力信号の立ち上がりエッジの検出タイミングより早ければ、第１の入力信号の立ち上がりエッジを検出してから第２の入力信号の立ち上がりエッジを検出するまでの間、第１のエッジ検出信号を出力し、第２の入力信号の立ち上がりエッジの検出タイミングが第１の入力信号の立ち上がりエッジの検出タイミングより早ければ、第２の入力信号の立ち上がりエッジを検出してから第１の入力信号の立ち上がりエッジを検出するまでの間、第２のエッジ検出信号を出力する位相比較手段と、第１の入力信号又は第２の入力信号における立ち上がりエッジに同期して、第１のエッジ検出信号及び第２のエッジ検出信号よりもパルス幅が広い電流制御信号を出力する電流制御信号出力手段とを設け、論理信号出力手段が、電流制御信号出力手段から電流制御信号が出力されている期間中、位相比較手段から第１のエッジ検出信号が出力された場合、第１の論理信号を出力し、電流制御信号出力手段から電流制御信号が出力されている期間中、位相比較手段から第２のエッジ検出信号が出力された場合、第２の論理信号を出力するようにしたものである。

この発明によれば、第１の入力信号の立ち上がりエッジを検出するとともに、第２の入力信号の立ち上がりエッジを検出し、第１の入力信号の立ち上がりエッジの検出タイミングが第２の入力信号の立ち上がりエッジの検出タイミングより早ければ、第１の入力信号の立ち上がりエッジを検出してから第２の入力信号の立ち上がりエッジを検出するまでの間、第１のエッジ検出信号を出力し、第２の入力信号の立ち上がりエッジの検出タイミングが第１の入力信号の立ち上がりエッジの検出タイミングより早ければ、第２の入力信号の立ち上がりエッジを検出してから第１の入力信号の立ち上がりエッジを検出するまでの間、第２のエッジ検出信号を出力する位相比較手段と、第１の入力信号又は第２の入力信号における立ち上がりエッジに同期して、第１のエッジ検出信号及び第２のエッジ検出信号よりもパルス幅が広い電流制御信号を出力する電流制御信号出力手段とを設け、論理信号出力手段が、電流制御信号出力手段から電流制御信号が出力されている期間中、位相比較手段から第１のエッジ検出信号が出力された場合、第１の論理信号を出力し、電流制御信号出力手段から電流制御信号が出力されている期間中、位相比較手段から第２のエッジ検出信号が出力された場合、第２の論理信号を出力するように構成したので、雑音特性及び高速動作を維持しながら、消費電力を削減することができる効果がある。

この発明の実施の形態１による位相周波数比較回路を示す構成図である。図１の位相周波数比較回路における各種信号のタイミングを示すタイミングチャートである。図１の位相周波数比較回路における各種信号のタイミングを示すタイミングチャートである。この発明の実施の形態３による位相周波数比較回路を示す構成図である。この発明の実施の形態４による位相周波数比較回路を示す構成図である。非特許文献１に開示されている位相周波数比較回路を示す構成図である。

実施の形態１．
図１はこの発明の実施の形態１による位相周波数比較回路を示す構成図である。
図１において、位相周波数比較コア回路１はＤ−フリップフロップ１１，１２及び論理回路１３から構成されており、基準信号（第１の入力信号）の立ち上がりエッジを検出するとともに、電圧制御発振器から出力されるＶＣＯ信号（第２の入力信号）の立ち上がりエッジを検出し、その基準信号の立ち上がりエッジの検出タイミングがＶＣＯ信号の立ち上がりエッジの検出タイミングより早ければ、その基準信号の立ち上がりエッジを検出してからＶＣＯ信号の立ち上がりエッジを検出するまでの間、ＵＰ信号（第１のエッジ検出信号）を出力し、そのＶＣＯ信号の立ち上がりエッジの検出タイミングが基準信号の立ち上がりエッジの検出タイミングより早ければ、そのＶＣＯ信号の立ち上がりエッジを検出してから基準信号の立ち上がりエッジを検出するまでの間、ＤＮ信号（第２のエッジ検出信号）を出力する回路である。なお、位相周波数比較コア回路１は位相比較手段を構成している。

電流制御信号生成回路２は基準信号における立ち上がりエッジ（または、ＶＣＯ信号における立ち上がりエッジ）に同期して、ＵＰ信号及びＤＮ信号よりもパルス幅が広い電流制御信号を生成し、その電流制御信号を出力バッファ回路３に出力する回路である。なお、電流制御信号生成回路２は電流制御信号出力手段を構成している。

出力バッファ回路３は電流制御信号生成回路２から電流制御信号が出力されている期間中、位相周波数比較コア回路１からＵＰ信号が出力された場合、アップ信号（第１の論理信号）を出力し、電流制御信号生成回路２から電流制御信号が出力されている期間中、位相周波数比較コア回路１からＤＮ信号が出力された場合、ダウン信号（第２の論理信号）を出力する回路である。なお、出力バッファ回路３は論理信号出力手段を構成している。

出力バッファ回路３の定電流源２１は電流制御信号生成回路２から電流制御信号が出力されている期間中、電流を出力する電流源である。なお、定電流源２１は第１の定電流源を構成している。
差動増幅回路２２はバイポーラトランジスタと負荷抵抗（抵抗値Ｒの抵抗）からなる直列回路が２つ並列に接続されて構成されており、位相周波数比較コア回路１からＵＰ信号が出力された場合、定電流源２１の出力電流によってアップ信号を出力する回路である。なお、差動増幅回路２２は第１の差動増幅回路を構成している。

定電流源２３は電流制御信号生成回路２から電流制御信号が出力されている期間中、電流を出力する電流源である。なお、定電流源２３は第２の定電流源を構成している。
差動増幅回路２４はバイポーラトランジスタと負荷抵抗（抵抗値Ｒの抵抗）からなる直列回路が２つ並列に接続されて構成されており、位相周波数比較コア回路１からＤＮ信号が出力された場合、定電流源２３の出力電流によってダウン信号を出力する回路である。なお、差動増幅回路２４は第２の差動増幅回路を構成している。

次に動作について説明する。
図２は図１の位相周波数比較回路における各種信号のタイミングを示すタイミングチャートである。
位相周波数比較コア回路１は、基準信号の立ち上がりエッジを検出するとともに、電圧制御発振器から出力されるＶＣＯ信号の立ち上がりエッジを検出する。
図２のタイミングチャートは、ＰＬＬの位相同期が確立している状態を示しており、基準信号とＶＣＯ信号の立ち上がりエッジは概ね揃っているが、ＶＣＯ信号のジッタによって若干の揺らぎが生じているために、両者の立ち上がりエッジがずれている。
位相周波数比較コア回路１は、この揺らぎを含めて、基準信号とＶＣＯ信号の立ち上がりエッジを検出している。

位相周波数比較コア回路１は、基準信号とＶＣＯ信号の立ち上がりエッジを検出し、その基準信号の立ち上がりエッジの検出タイミングがＶＣＯ信号の立ち上がりエッジの検出タイミングより早ければ、その基準信号の立ち上がりエッジを検出してからＶＣＯ信号の立ち上がりエッジを検出するまでの間、ＵＰ信号を出力バッファ回路２の差動増幅回路２２に出力する。
図２の例では、左から１番目及び２番目の信号において、基準信号の立ち上がりエッジの検出タイミングがＶＣＯ信号の立ち上がりエッジの検出タイミングより早いため、ＵＰ信号を出力バッファ回路２の差動増幅回路２２に出力している。

位相周波数比較コア回路１は、基準信号とＶＣＯ信号の立ち上がりエッジを検出し、そのＶＣＯ信号の立ち上がりエッジの検出タイミングが基準信号の立ち上がりエッジの検出タイミングより早ければ、そのＶＣＯ信号の立ち上がりエッジを検出してから基準信号の立ち上がりエッジを検出するまでの間、ＤＮ信号を出力バッファ回路２の差動増幅回路２４に出力する。
図２の例では、左から３番目及び４番目の信号において、ＶＣＯ信号の立ち上がりエッジの検出タイミングが基準信号の立ち上がりエッジの検出タイミングより早いため、ＤＮ信号を出力バッファ回路２の差動増幅回路２４に出力している。

位相周波数比較コア回路１は、基準信号とＶＣＯ信号の立ち上がりエッジを検出し、その基準信号の立ち上がりエッジの検出タイミングとＶＣＯ信号の立ち上がりエッジの検出タイミングが一致していれば、ＵＰ信号とＤＮ信号の出力を行わない。
図２の例では、左から５番目の信号において、基準信号の立ち上がりエッジの検出タイミングとＶＣＯ信号の立ち上がりエッジの検出タイミングが一致しているため、ＵＰ信号とＤＮ信号の出力を行っていない。

電流制御信号生成回路２は、基準信号の立ち上がりエッジに同期して、ＵＰ信号及びＤＮ信号よりもパルス幅が広い電流制御信号を生成し、その電流制御信号を出力バッファ回路３の定電流源２１，２３に出力する。
即ち、電流制御信号生成回路２は、予め基準信号の周期を認識しており、基準信号の立ち上がりエッジを検出する毎に、当該立ち上がりエッジの検出タイミングと基準信号の周期を考慮して、電流制御信号の出力開始タイミングが、次の立ち上がりエッジの検出タイミングより時間ｔｃだけ前になり、その電流制御信号の出力終了タイミングが、次の立ち上がりエッジの検出タイミングより時間ｔｃだけ後になるようにする。

なお、ｔｃはＵＰ信号及びＤＮ信号におけるパルス幅の最大値より大きい値に設定される。
ここでは、電流制御信号生成回路２が、基準信号の立ち上がりエッジに同期して、ＵＰ信号及びＤＮ信号よりもパルス幅が広い電流制御信号を生成するものを示したが、ＶＣＯ信号の立ち上がりエッジに同期して、ＵＰ信号及びＤＮ信号よりもパルス幅が広い電流制御信号を生成し、その電流制御信号を出力バッファ回路３の定電流源２１，２３に出力するようにしてもよい。

出力バッファ回路３は、電流制御信号生成回路２から電流制御信号が出力されている期間中、位相周波数比較コア回路１からＵＰ信号が出力された場合、アップ信号を出力し、電流制御信号生成回路２から電流制御信号が出力されている期間中、位相周波数比較コア回路１からＤＮ信号が出力された場合、ダウン信号を出力する。
即ち、出力バッファ回路３の差動増幅回路２２には、電源電圧ＶＣＣが印加されており、電流制御信号生成回路２から電流制御信号が出力されている期間中（電流制御信号の信号レベルがＨである期間中）、定電流源２１から電流値Ｉ₀の電流Ｉｔａｉｌが出力される。
このため、位相周波数比較コア回路１からＵＰ信号が出力されることで、差動増幅回路２２の２つのバイポーラトランジスタがオンになると、差動増幅回路２２から電圧値がＶＣＣ−Ｒ×Ｉ₀のアップ信号が出力される。
なお、電流制御信号生成回路２から電流制御信号が出力されていない期間中（電流制御信号の信号レベルがＬである期間中）は、定電流源２１から出力される電流Ｉｔａｉｌの電流値が０になり、差動増幅回路２２から電圧値がＶＣＣの信号が出力される。

また、出力バッファ回路３の差動増幅回路２４には、電源電圧ＶＣＣが印加されており、電流制御信号生成回路２から電流制御信号が出力されている期間中（電流制御信号の信号レベルがＨである期間中）、定電流源２３から電流値Ｉ₀の電流Ｉｔａｉｌが出力される。
このため、位相周波数比較コア回路１からＤＮ信号が出力されることで、差動増幅回路２４の２つのバイポーラトランジスタがオンになると、差動増幅回路２４から電圧値がＶＣＣ−Ｒ×Ｉ₀のダウン信号が出力される。
なお、電流制御信号生成回路２から電流制御信号が出力されていない期間中（電流制御信号の信号レベルがＬである期間中）は、定電流源２３から出力される電流Ｉｔａｉｌの電流値が０になり、差動増幅回路２４から電圧値がＶＣＣの信号が出力される。

以上で明らかなように、この実施の形態１によれば、基準信号の立ち上がりエッジを検出するとともに、ＶＣＯ信号の立ち上がりエッジを検出し、その基準信号の立ち上がりエッジの検出タイミングがＶＣＯ信号の立ち上がりエッジの検出タイミングより早ければ、その基準信号の立ち上がりエッジを検出してからＶＣＯ信号の立ち上がりエッジを検出するまでの間、ＵＰ信号を出力し、そのＶＣＯ信号の立ち上がりエッジの検出タイミングが基準信号の立ち上がりエッジの検出タイミングより早ければ、そのＶＣＯ信号の立ち上がりエッジを検出してから基準信号の立ち上がりエッジを検出するまでの間、ＤＮ信号を出力する位相周波数比較コア回路１と、基準信号における立ち上がりエッジに同期して、ＵＰ信号及びＤＮ信号よりもパルス幅が広い電流制御信号を出力する電流制御信号生成回路２とを設け、出力バッファ回路３が、電流制御信号生成回路２から電流制御信号が出力されている期間中、位相周波数比較コア回路１からＵＰ信号が出力された場合、アップ信号を出力し、電流制御信号生成回路２から電流制御信号が出力されている期間中、位相周波数比較コア回路１からＤＮ信号が出力された場合、ダウン信号を出力するように構成したので、雑音特性及び高速動作を維持しながら、消費電力を削減することができる効果を奏する。
即ち、出力バッファ回路２の出力信号の波形に影響を与えることなく、出力バッファ回路２の定電流源２１，２３の電流値を間欠的にＯＮ／ＯＦＦすることが可能となり、消費電力を削減することができる。

この実施の形態１では、差動増幅回路２２，２４がバイポーラトランジスタを用いて構成されているものを示したが、バイポーラトランジスタに限るものではなく、例えば、ＦＥＴなどの他のトランジスタを用いて、差動増幅回路２２，２４を構成してもよい。

実施の形態２．
上記実施の形態１では、位相周波数比較コア回路１が、基準信号及びＶＣＯ信号の立ち上がりエッジを検出するものを示したが、位相周波数比較コア回路１が、基準信号の立ち下がりエッジを検出するとともに、ＶＣＯ信号の立ち下がりエッジを検出し、その基準信号の立ち下がりエッジの検出タイミングがＶＣＯ信号の立ち下がりエッジの検出タイミングより早ければ、その基準信号の立ち下がりエッジを検出してからＶＣＯ信号の立ち下がりエッジを検出するまでの間、ＵＰ信号を出力し、そのＶＣＯ信号の立ち下がりエッジの検出タイミングが基準信号の立ち下がりエッジの検出タイミングより早ければ、そのＶＣＯ信号の立ち下がりエッジを検出してから基準信号の立ち下がりエッジを検出するまでの間、ＤＮ信号を出力するようにしてもよい。
この場合、電流制御信号生成回路２は、基準信号における立ち下がりエッジに同期して、ＵＰ信号及びＤＮ信号よりもパルス幅が広い電流制御信号を出力するようにする。
図３は図１の位相周波数比較回路における各種信号のタイミングを示すタイミングチャートである。

以下、図３を参照しながら、位相周波数比較回路の動作を具体的に説明する。
位相周波数比較コア回路１は、基準信号の立ち下がりエッジを検出するとともに、電圧制御発振器から出力されるＶＣＯ信号の立ち下がりエッジを検出する。
図３のタイミングチャートは、ＰＬＬの位相同期が確立している状態を示しており、基準信号とＶＣＯ信号の立ち下がりエッジは概ね揃っているが、ＶＣＯ信号のジッタによって若干の揺らぎが生じているために、両者の立ち下がりエッジがずれている。
位相周波数比較コア回路１は、この揺らぎを含めて、基準信号とＶＣＯ信号の立ち下がりエッジを検出している。

位相周波数比較コア回路１は、基準信号とＶＣＯ信号の立ち下がりエッジを検出し、その基準信号の立ち下がりエッジの検出タイミングがＶＣＯ信号の立ち下がりエッジの検出タイミングより早ければ、その基準信号の立ち下がりエッジを検出してからＶＣＯ信号の立ち下がりエッジを検出するまでの間、ＵＰ信号を出力バッファ回路２の差動増幅回路２２に出力する。
図３の例では、左から１番目及び２番目の信号において、基準信号の立ち下がりエッジの検出タイミングがＶＣＯ信号の立ち下がりエッジの検出タイミングより早いため、ＵＰ信号を出力バッファ回路２の差動増幅回路２２に出力している。

位相周波数比較コア回路１は、基準信号とＶＣＯ信号の立ち下がりエッジを検出し、そのＶＣＯ信号の立ち下がりエッジの検出タイミングが基準信号の立ち下がりエッジの検出タイミングより早ければ、そのＶＣＯ信号の立ち下がりエッジを検出してから基準信号の立ち下がりエッジを検出するまでの間、ＤＮ信号を出力バッファ回路２の差動増幅回路２４に出力する。
図３の例では、左から３番目及び４番目の信号において、ＶＣＯ信号の立ち下がりエッジの検出タイミングが基準信号の立ち下がりエッジの検出タイミングより早いため、ＤＮ信号を出力バッファ回路２の差動増幅回路２４に出力している。

位相周波数比較コア回路１は、基準信号とＶＣＯ信号の立ち下がりエッジを検出し、その基準信号の立ち下がりエッジの検出タイミングとＶＣＯ信号の立ち下がりエッジの検出タイミングが一致していれば、ＵＰ信号とＤＮ信号の出力を行わない。
図３の例では、左から５番目の信号において、基準信号の立ち下がりエッジの検出タイミングとＶＣＯ信号の立ち下がりエッジの検出タイミングが一致しているため、ＵＰ信号とＤＮ信号の出力を行っていない。

電流制御信号生成回路２は、基準信号の立ち下がりエッジに同期して、ＵＰ信号及びＤＮ信号よりもパルス幅が広い電流制御信号を生成し、その電流制御信号を出力バッファ回路３の定電流源２１，２３に出力する。
即ち、電流制御信号生成回路２は、予め基準信号の周期を認識しており、基準信号の立ち下がりエッジを検出する毎に、当該立ち下がりエッジの検出タイミングと基準信号の周期を考慮して、電流制御信号の出力開始タイミングが、次の立ち下がりエッジの検出タイミングより時間ｔｃだけ前になり、その電流制御信号の出力終了タイミングが、次の立ち下がりエッジの検出タイミングより時間ｔｃだけ後になるようにする。

なお、ｔｃはＵＰ信号及びＤＮ信号におけるパルス幅の最大値より大きい値に設定される。
ここでは、電流制御信号生成回路２が、基準信号の立ち下がりエッジに同期して、ＵＰ信号及びＤＮ信号よりもパルス幅が広い電流制御信号を生成するものを示したが、ＶＣＯ信号の立ち下がりエッジに同期して、ＵＰ信号及びＤＮ信号よりもパルス幅が広い電流制御信号を生成し、その電流制御信号を出力バッファ回路３の定電流源２１，２３に出力するようにしてもよい。

以上で明らかなように、この実施の形態２によれば、基準信号の立ち下がりエッジを検出するとともに、ＶＣＯ信号の立ち下がりエッジを検出し、その基準信号の立ち下がりエッジの検出タイミングがＶＣＯ信号の立ち下がりエッジの検出タイミングより早ければ、その基準信号の立ち下がりエッジを検出してからＶＣＯ信号の立ち下がりエッジを検出するまでの間、ＵＰ信号を出力し、そのＶＣＯ信号の立ち下がりエッジの検出タイミングが基準信号の立ち下がりエッジの検出タイミングより早ければ、そのＶＣＯ信号の立ち下がりエッジを検出してから基準信号の立ち下がりエッジを検出するまでの間、ＤＮ信号を出力する位相周波数比較コア回路１と、基準信号における立ち下がりエッジに同期して、ＵＰ信号及びＤＮ信号よりもパルス幅が広い電流制御信号を出力する電流制御信号生成回路２とを設け、出力バッファ回路３が、電流制御信号生成回路２から電流制御信号が出力されている期間中、位相周波数比較コア回路１からＵＰ信号が出力された場合、アップ信号を出力し、電流制御信号生成回路２から電流制御信号が出力されている期間中、位相周波数比較コア回路１からＤＮ信号が出力された場合、ダウン信号を出力するように構成したので、雑音特性及び高速動作を維持しながら、消費電力を削減することができる効果を奏する。
即ち、出力バッファ回路２の出力信号の波形に影響を与えることなく、出力バッファ回路２の定電流源２１，２３の電流値を間欠的にＯＮ／ＯＦＦすることが可能となり、消費電力を削減することができる。

この実施の形態２では、差動増幅回路２２，２４がバイポーラトランジスタを用いて構成されているものを示したが、バイポーラトランジスタに限るものではなく、例えば、ＦＥＴなどの他のトランジスタを用いて、差動増幅回路２２，２４を構成してもよい。

この実施の形態２では、位相周波数比較コア回路１が、基準信号及びＶＣＯ信号の立ち下がりエッジを検出するものを示したが、基準信号及びＶＣＯ信号の立ち上がりエッジと立ち下がりエッジの双方を検出するようにしてもよい。
この場合、電流制御信号生成回路２は、基準信号における立ち上がりエッジに同期して、ＵＰ信号及びＤＮ信号よりもパルス幅が広い電流制御信号を出力するとともに、立ち下がりエッジに同期して、ＵＰ信号及びＤＮ信号よりもパルス幅が広い電流制御信号を出力するようにする。

実施の形態３．
上記実施の形態１，２では、電流制御信号生成回路２から出力される電流制御信号によって、定電流源２１，２３から電流Ｉｔａｉｌが出力される期間を制限することで、消費電力を削減するものを示したが、電流制御信号生成回路２から出力される電流制御信号によって、更に、位相周波数比較コア回路１におけるＵＰ信号とＤＮ信号の出力処理等に制限を加えることで、消費電力を削減するようにしてもよい。

図４はこの発明の実施の形態３による位相周波数比較回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
位相周波数比較コア回路４はＤ−フリップフロップ３１，３２及び論理回路３３から構成されており、図１の位相周波数比較コア回路１と同様に、基準信号の立ち上がりエッジを検出するとともに、電圧制御発振器から出力されるＶＣＯ信号の立ち上がりエッジを検出し、その基準信号の立ち上がりエッジの検出タイミングがＶＣＯ信号の立ち上がりエッジの検出タイミングより早ければ、その基準信号の立ち上がりエッジを検出してからＶＣＯ信号の立ち上がりエッジを検出するまでの間、ＵＰ信号を出力し、そのＶＣＯ信号の立ち上がりエッジの検出タイミングが基準信号の立ち上がりエッジの検出タイミングより早ければ、そのＶＣＯ信号の立ち上がりエッジを検出してから基準信号の立ち上がりエッジを検出するまでの間、ＤＮ信号を出力する回路である。
ただし、位相周波数比較コア回路４は、図１の位相周波数比較コア回路１と異なり、電流制御信号生成回路５から電流制御信号が出力されている期間中は、基準信号及びＶＣＯ信号の立ち上がりエッジの検出処理や、ＵＰ信号とＤＮ信号の出力処理を実施しない。
なお、位相周波数比較コア回路４は位相比較手段を構成している。

電流制御信号生成回路５は基準信号における立ち上がりエッジ（または、ＶＣＯ信号における立ち上がりエッジ）に同期して、ＵＰ信号及びＤＮ信号よりもパルス幅が広い電流制御信号を生成し、その電流制御信号を位相周波数比較コア回路４及び出力バッファ回路３に出力する回路である。なお、電流制御信号生成回路５は電流制御信号出力手段を構成している。

次に動作について説明する。
電流制御信号生成回路５は、図１の電流制御信号生成回路２と同様に、基準信号の立ち上がりエッジに同期して、ＵＰ信号及びＤＮ信号よりもパルス幅が広い電流制御信号を生成する。
ただし、電流制御信号生成回路５は、図１の電流制御信号生成回路２と異なり、その電流制御信号を出力バッファ回路３に出力するだけでなく、位相周波数比較コア回路４にも出力する。
ここでは、電流制御信号生成回路５が、基準信号の立ち上がりエッジに同期して、ＵＰ信号及びＤＮ信号よりもパルス幅が広い電流制御信号を生成するものを示したが、ＶＣＯ信号の立ち上がりエッジに同期して、ＵＰ信号及びＤＮ信号よりもパルス幅が広い電流制御信号を生成し、その電流制御信号を出力バッファ回路３及び位相周波数比較コア回路４に出力するようにしてもよい。

位相周波数比較コア回路４は、電流制御信号生成回路５から電流制御信号が出力されている期間中は、図１の位相周波数比較コア回路１と同様に、基準信号及びＶＣＯ信号の立ち上がりエッジの検出処理や、ＵＰ信号とＤＮ信号の出力処理を実施する。
一方、電流制御信号生成回路５から電流制御信号が出力されていない期間中は、基準信号及びＶＣＯ信号の立ち上がりエッジの検出処理や、ＵＰ信号とＤＮ信号の出力処理を実施しない。

これにより、出力バッファ回路３だけでなく、位相周波数比較コア回路４の消費電力も削除することができる。
位相周波数比較コア回路４で発生する雑音は、信号の立ち上がり、もしくは、立ち上がり時の動作のみに依存するため、このような電流制御を行うことで、出力雑音が劣化することはない。
ただし、Ｄ−フリップフロップ３１，３２のような論理状態を記憶する回路が位相周波数比較コア回路４に含まれている場合、Ｄ−フリップフロップ３１，３２に供給する電流値を０にすると正常な動作ができなくなるため、電流制御信号が出力されていない期間中でも、Ｄ−フリップフロップ３１，３２に供給する電流値を０にせず、論理状態を保持できる程度の最低限の電流を供給する必要がある。

以上で明らかなように、この実施の形態３によれば、電流制御信号生成回路５から電流制御信号が出力されている期間中に限り、位相周波数比較コア回路４が、基準信号及びＶＣＯ信号の立ち上がりエッジの検出処理や、ＵＰ信号とＤＮ信号の出力処理を実施するように構成したので、上記実施の形態１，２よりも更に、消費電力を削減することができる効果を奏する。

この実施の形態３では、位相周波数比較コア回路４が、基準信号及びＶＣＯ信号の立ち上がりエッジを検出するものを示したが、基準信号及びＶＣＯ信号の立下りエッジを検出するようにしてもよい。
この場合、電流制御信号生成回路５は、基準信号における立ち下がりエッジに同期して、ＵＰ信号及びＤＮ信号よりもパルス幅が広い電流制御信号を出力するようにする。

実施の形態４．
図５はこの発明の実施の形態４による位相周波数比較回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
ロック検出回路６は基準信号とＶＣＯ信号の位相同期が確立しているか否かを判定し、位相同期が確立していれば、ロック検出信号を論理回路７に出力する処理を実施する。
論理回路７はロック検出回路６からロック検出信号が出力されている期間中は、電流制御信号生成回路２から出力された電流制御信号を出力バッファ回路３に出力し、ロック検出回路６からロック検出信号が出力されていない期間中は、信号レベルがＨレベルの信号を連続的に出力バッファ回路３に出力する処理を実施する。
なお、電流制御信号生成回路２、ロック検出回路６及び論理回路７から電流制御信号出力手段が構成されている。

次に動作について説明する。
上記実施の形態１〜３の位相周波数比較回路の場合、ＰＬＬの位相同期時の動作には問題が生じないが、位相同期確立までの過渡状態が通常のＰＬＬと異なる。
即ち、アップ信号とダウン信号のパルス幅が２×ｔｃに制限されるため、基準信号とＶＣＯ信号の立ち上がりエッジ（または、立ち下がりエッジ）が大きく異なる場合、基準信号とＶＣＯ信号における立ち上がりエッジの検出タイミングの時間差を正確に出力することができない。
これにより、例えば、ＰＬＬの出力周波数を、ある値から別の値に切り替える場合、切り替え時間が長くなることがある。

この実施の形態４では、切り替え時間が長くなることを防止するために、ロック検出回路６と論理回路７を追加している。
ロック検出回路６は、基準信号とＶＣＯ信号の位相同期が確立しているか否かを判定し、位相同期が確立していれば、ロック検出信号を論理回路７に出力する。
論理回路７は、ロック検出回路６からロック検出信号が出力されている期間中は、電流制御信号生成回路２から出力された電流制御信号を出力バッファ回路３に出力する。
したがって、基準信号とＶＣＯ信号の位相同期が確立していれば、上記実施の形態１〜３と同様に、電流制御信号生成回路２から出力された電流制御信号が出力バッファ回路３に出力されるため、出力バッファ回路３では、上記実施の形態１〜３と同様に、アップ信号とダウン信号の出力処理が行われ、消費電力が削減される。

論理回路７は、ロック検出回路６からロック検出信号が出力されていない期間中は、信号レベルがＨレベルの信号を連続的に出力バッファ回路３に出力する。
出力バッファ回路３は、ロック検出回路６からロック検出信号が出力されていない期間中（位相同期が確立していない期間中）、論理回路７から信号レベルがＨレベルの信号を連続的に受けることで（電流制御信号を連続的に受けることに相当する）、定電流源２１，２３から電流値Ｉ₀の電流Ｉｔａｉｌが常時出力される。
この場合、定電流源２１，２３の消費電力が増えるが、ＰＬＬの出力周波数を、ある値から別の値に切り替える場合の切り替え時間が長くなることを防止することができる。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１位相周波数比較コア回路（位相比較手段）、２電流制御信号生成回路（電流制御信号出力手段）、３出力バッファ回路（論理信号出力手段）、４位相周波数比較コア回路（位相比較手段）、５電流制御信号生成回路（電流制御信号出力手段）、６ロック検出回路（電流制御信号出力手段）、７論理回路（電流制御信号出力手段）、１１，１２，３１，３２Ｄ−フリップフロップ、１３，３３論理回路、２１定電流源（第１の定電流源）、２２差動増幅回路（第１の差動増幅回路）、２３定電流源（第２の定電流源）、２４差動増幅回路（第２の差動増幅回路）。

Claims

第１の入力信号の立ち上がりエッジを検出するとともに、第２の入力信号の立ち上がりエッジを検出し、上記第１の入力信号の立ち上がりエッジの検出タイミングが上記第２の入力信号の立ち上がりエッジの検出タイミングより早ければ、上記第１の入力信号の立ち上がりエッジを検出してから上記第２の入力信号の立ち上がりエッジを検出するまでの間、第１のエッジ検出信号を出力し、上記第２の入力信号の立ち上がりエッジの検出タイミングが上記第１の入力信号の立ち上がりエッジの検出タイミングより早ければ、上記第２の入力信号の立ち上がりエッジを検出してから上記第１の入力信号の立ち上がりエッジを検出するまでの間、第２のエッジ検出信号を出力する位相比較手段と、上記第１の入力信号又は上記第２の入力信号における立ち上がりエッジに同期して、上記第１のエッジ検出信号及び上記第２のエッジ検出信号よりもパルス幅が広い電流制御信号を出力する電流制御信号出力手段と、上記電流制御信号出力手段から電流制御信号が出力されている期間中、上記位相比較手段から第１のエッジ検出信号が出力された場合、第１の論理信号を出力し、上記電流制御信号出力手段から電流制御信号が出力されている期間中、上記位相比較手段から第２のエッジ検出信号が出力された場合、第２の論理信号を出力する論理信号出力手段とを備えた位相周波数比較回路。
第１の入力信号の立ち下がりエッジを検出するとともに、第２の入力信号の立ち下がりエッジを検出し、上記第１の入力信号の立ち下がりエッジの検出タイミングが上記第２の入力信号の立ち下がりエッジの検出タイミングより早ければ、上記第１の入力信号の立ち下がりエッジを検出してから上記第２の入力信号の立ち下がりエッジを検出するまでの間、第１のエッジ検出信号を出力し、上記第２の入力信号の立ち下がりエッジの検出タイミングが上記第１の入力信号の立ち下がりエッジの検出タイミングより早ければ、上記第２の入力信号の立ち下がりエッジを検出してから上記第１の入力信号の立ち下がりエッジを検出するまでの間、第２のエッジ検出信号を出力する位相比較手段と、上記第１の入力信号又は上記第２の入力信号における立ち下がりエッジに同期して、上記第１のエッジ検出信号及び上記第２のエッジ検出信号よりもパルス幅が広い電流制御信号を出力する電流制御信号出力手段と、上記電流制御信号出力手段から電流制御信号が出力されている期間中、上記位相比較手段から第１のエッジ検出信号が出力された場合、第１の論理信号を出力し、上記電流制御信号出力手段から電流制御信号が出力されている期間中、上記位相比較手段から第２のエッジ検出信号が出力された場合、第２の論理信号を出力する論理信号出力手段とを備えた位相周波数比較回路。
論理信号出力手段は、電流制御信号出力手段から電流制御信号が出力されている期間中、電流を出力する第１の定電流源と、上記第１の定電流源と接続されており、位相比較手段から第１のエッジ検出信号が出力された場合、上記第１の定電流源の出力電流によって第１の論理信号を出力する第１の差動増幅回路と、上記電流制御信号出力手段から電流制御信号が出力されている期間中、電流を出力する第２の定電流源と、上記第２の定電流源と接続されており、上記位相比較手段から第２のエッジ検出信号が出力された場合、上記第２の定電流源の出力電流によって第２の論理信号を出力する第２の差動増幅回路とから構成されていることを特徴とする請求項１または請求項２記載の位相周波数比較回路。
位相比較手段は、電流制御信号出力手段から電流制御信号が出力されている期間に限り、第１のエッジ検出信号又は第２のエッジ検出信号の出力処理を実施することを特徴とする請求項１から請求項３のうちのいずれか１項記載の位相周波数比較回路。
電流制御信号出力手段は、第１の入力信号と第２の入力信号における位相同期が確立しているか否かを判定し、位相同期が確立していれば、上記第１の入力信号又は上記第２の入力信号における立ち上がりエッジに同期して、第１のエッジ検出信号及び第２のエッジ検出信号よりもパルス幅が広い電流制御信号を論理信号出力手段に出力し、位相同期が確立していなければ、位相同期が確立するまでの期間、電流制御信号を連続的に論理信号出力手段に出力することを特徴とする請求項１記載の位相周波数比較回路。
電流制御信号出力手段は、第１の入力信号と第２の入力信号における位相同期が確立しているか否かを判定し、位相同期が確立していれば、上記第１の入力信号又は上記第２の入力信号における立ち下がりエッジに同期して、第１のエッジ検出信号及び第２のエッジ検出信号よりもパルス幅が広い電流制御信号を論理信号出力手段に出力し、位相同期が確立していなければ、位相同期が確立するまでの期間、電流制御信号を連続的に論理信号出力手段に出力することを特徴とする請求項２記載の位相周波数比較回路。