JPH05206845A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH05206845A JPH05206845A JP4010749A JP1074992A JPH05206845A JP H05206845 A JPH05206845 A JP H05206845A JP 4010749 A JP4010749 A JP 4010749A JP 1074992 A JP1074992 A JP 1074992A JP H05206845 A JPH05206845 A JP H05206845A
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- signal
- phase
- time
- charge
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】チャージポンプの応答可能なパルス幅以上の信
号を生成し、安定時に不感帯域を回避することで、ＶＣ
Ｏクロックのジッタを軽減し、データ読み出しの信頼性
の向上を図る。 【構成】位相同期回路は、位相比較器、チャージポン
プ、ループフィルタ、電圧制御発振器、パルス発生回路
で構成され、パルス発生回路は位相引込み時の安定点を
不感帯以外の点に移動させる手段を有する構成。
号を生成し、安定時に不感帯域を回避することで、ＶＣ
Ｏクロックのジッタを軽減し、データ読み出しの信頼性
の向上を図る。 【構成】位相同期回路は、位相比較器、チャージポン
プ、ループフィルタ、電圧制御発振器、パルス発生回路
で構成され、パルス発生回路は位相引込み時の安定点を
不感帯以外の点に移動させる手段を有する構成。
Description
【０００１】
【産業上の利用分野】本発明は、位相同期回路に関する
もので、例えば、磁気ディスク装置でのデータの読み出
しに用いられるデータセパレート用位相同期回路などに
利用するのに有効な技術に関する。
もので、例えば、磁気ディスク装置でのデータの読み出
しに用いられるデータセパレート用位相同期回路などに
利用するのに有効な技術に関する。
【０００２】
【従来の技術】磁気ディスク装置等では、ディスクから
読み出された信号をデータとクロックに弁別する必要が
ある。この弁別に必要な同期クロック信号を生成するた
めに、通常位相同期回路が用いられている。
読み出された信号をデータとクロックに弁別する必要が
ある。この弁別に必要な同期クロック信号を生成するた
めに、通常位相同期回路が用いられている。
【０００３】位相同期回路は、図６に示すように位相比
較器１、チャージポンプ３、ループフィルタ４、及び電
圧制御発振器５（以下ＶＣＯと略す）により構成され
る。
較器１、チャージポンプ３、ループフィルタ４、及び電
圧制御発振器５（以下ＶＣＯと略す）により構成され
る。
【０００４】位相比較器１は、ディスクからの読み出し
信号１１と前記ＶＣＯ５が出力するＶＣＯクロック１２
の位相を比較し、読み出し信号の位相がＶＣＯクロック
の位相より進んでいた場合、その時間チャージポンプに
対しＩＮＣ信号１５を出力する。反対に読み出し信号の
位相がＶＣＯクロックの位相より遅れていた場合、その
時間チャージポンプに対しＤＥＣ信号１４を出力する。
信号１１と前記ＶＣＯ５が出力するＶＣＯクロック１２
の位相を比較し、読み出し信号の位相がＶＣＯクロック
の位相より進んでいた場合、その時間チャージポンプに
対しＩＮＣ信号１５を出力する。反対に読み出し信号の
位相がＶＣＯクロックの位相より遅れていた場合、その
時間チャージポンプに対しＤＥＣ信号１４を出力する。
【０００５】チャージポンプ３は、前記ＩＮＣ信号１
５、及びＤＥＣ信号１４を受け、ＩＮＣ信号が入力され
ている時は、その間ループフィルタ４に対しチャージ動
作を行う。反対にＤＥＣ信号が入力されている時は、そ
の間ループフィルタに対しディスチャージ動作を行う。
５、及びＤＥＣ信号１４を受け、ＩＮＣ信号が入力され
ている時は、その間ループフィルタ４に対しチャージ動
作を行う。反対にＤＥＣ信号が入力されている時は、そ
の間ループフィルタに対しディスチャージ動作を行う。
【０００６】ループフィルタ４は、前記チャージ、また
はディスチャージ動作による電荷量を積分し、ＶＣＯの
制御電圧１８を生成する。
はディスチャージ動作による電荷量を積分し、ＶＣＯの
制御電圧１８を生成する。
【０００７】ＶＣＯ５は、前記制御電圧１８に応じた周
波数のＶＣＯクロック１２を出力する。
波数のＶＣＯクロック１２を出力する。
【０００８】このように位相同期回路は、位相比較器に
入力される信号の位相差を検出し、その位相差がなくな
るよう動作する。
入力される信号の位相差を検出し、その位相差がなくな
るよう動作する。
【０００９】上述した位相比較器１、チャージポンプ
３、ループフィルタ４は、例えば「最新フロッピーディ
スク装置とその応用ノウハウ」ＣＱ出版社（1984）１６
４頁に述べられているような一般的な構成をとる。図７
にその構成図を示す。
３、ループフィルタ４は、例えば「最新フロッピーディ
スク装置とその応用ノウハウ」ＣＱ出版社（1984）１６
４頁に述べられているような一般的な構成をとる。図７
にその構成図を示す。
【００１０】図７で位相比較器１は、クリア機能付きＤ
タイプフリップフロップ（以下ＤＦＦと略す）２１、２
２とＮＡＮＤゲート２５により構成される。
タイプフリップフロップ（以下ＤＦＦと略す）２１、２
２とＮＡＮＤゲート２５により構成される。
【００１１】チャージポンプ３は、チャージ電流源２
７、ディスチャージ電流源２８、及び前記ＤＦＦ２１の
出力であるＩＮＣ信号１５によりオンする電流スイッチ
２９と前記ＤＦＦ２２の出力であるＤＥＣ信号１４によ
りオンする電流スイッチ３０により構成される。
７、ディスチャージ電流源２８、及び前記ＤＦＦ２１の
出力であるＩＮＣ信号１５によりオンする電流スイッチ
２９と前記ＤＦＦ２２の出力であるＤＥＣ信号１４によ
りオンする電流スイッチ３０により構成される。
【００１２】またループフィルタ４は、抵抗Ｒ１とコン
デンサＣ１を直列に接続したものと、これに並列に接続
されたコンデンサＣ２により構成される。
デンサＣ１を直列に接続したものと、これに並列に接続
されたコンデンサＣ２により構成される。
【００１３】次に、図７に示された回路の動作について
図８を用いて説明する。
図８を用いて説明する。
【００１４】今、読み出し信号１１の位相がＶＣＯクロ
ック１２の位相より進んでいたとすると、まず読み出し
信号の立上りエッジでＤＦＦ２１の出力であるＩＮＣ信
号１５が "Ｈ”になる。チャージポンプ３はこのＩＮＣ
信号１５を受けて電流スイッチ２９をオンし、チャージ
電流源２７によりループフィルタ４にチャージを行う。
その後、ＶＣＯクロック１２の立上りでＤＦＦ２２の出
力であるＤＥＣ信号１４が "Ｈ”になると、ＮＡＮＤゲ
ート２５の出力がローレベルになり、ＤＦＦ２１、２２
がクリアされ、ＩＮＣ信号、ＤＥＣ信号とも "Ｌ”にな
る。
ック１２の位相より進んでいたとすると、まず読み出し
信号の立上りエッジでＤＦＦ２１の出力であるＩＮＣ信
号１５が "Ｈ”になる。チャージポンプ３はこのＩＮＣ
信号１５を受けて電流スイッチ２９をオンし、チャージ
電流源２７によりループフィルタ４にチャージを行う。
その後、ＶＣＯクロック１２の立上りでＤＦＦ２２の出
力であるＤＥＣ信号１４が "Ｈ”になると、ＮＡＮＤゲ
ート２５の出力がローレベルになり、ＤＦＦ２１、２２
がクリアされ、ＩＮＣ信号、ＤＥＣ信号とも "Ｌ”にな
る。
【００１５】すなわち、読み出し信号とＶＣＯクロック
の位相差に応じた時間だけ電流スイッチ２９がオンし、
チャージを行う。逆に、読み出し信号の位相がＶＣＯク
ロックの位相より遅れていた場合は、その位相差に応じ
た時間、ＤＥＣ信号１４が ”Ｈ”になり電流スイッチ
３０がオンすることで、ディスチャージを行う。
の位相差に応じた時間だけ電流スイッチ２９がオンし、
チャージを行う。逆に、読み出し信号の位相がＶＣＯク
ロックの位相より遅れていた場合は、その位相差に応じ
た時間、ＤＥＣ信号１４が ”Ｈ”になり電流スイッチ
３０がオンすることで、ディスチャージを行う。
【００１６】読み出し信号１１の位相とＶＣＯクロック
１２の位相が一致した場合、ＩＮＣ信号、ＤＥＣ信号と
も ”Ｈ”になる。その時点でＮＡＮＤゲート２５の出
力がローレベルになりＤＦＦ２１、２２はともにクリア
されるので、チャージポンプはチャージ、ディスチャー
ジ動作を行わない。
１２の位相が一致した場合、ＩＮＣ信号、ＤＥＣ信号と
も ”Ｈ”になる。その時点でＮＡＮＤゲート２５の出
力がローレベルになりＤＦＦ２１、２２はともにクリア
されるので、チャージポンプはチャージ、ディスチャー
ジ動作を行わない。
【００１７】
【発明が解決しようとする課題】上記従来技術による
と、位相同期回路が位相引き込みを完了し、読み出し信
号とＶＣＯクロックの位相がほぼ一致した状態では、位
相比較器の出力パルス幅はほぼ零に等しくなる。ところ
で、チャージポンプを構成する電流スイッチは、前記位
相比較器の出力パルスを受けオン、オフの動作を行うわ
けであるが、そのスイッチングスピードには限界があ
り、あるパルス幅以下の入力に対し応答できない状態
（不感帯）が存在する。上述した読み出し信号とＶＣＯ
クロックの位相がほぼ一致した状態では、まさにチャー
ジポンプは入力に対し応答できない状態にあるといえ
る。
と、位相同期回路が位相引き込みを完了し、読み出し信
号とＶＣＯクロックの位相がほぼ一致した状態では、位
相比較器の出力パルス幅はほぼ零に等しくなる。ところ
で、チャージポンプを構成する電流スイッチは、前記位
相比較器の出力パルスを受けオン、オフの動作を行うわ
けであるが、そのスイッチングスピードには限界があ
り、あるパルス幅以下の入力に対し応答できない状態
（不感帯）が存在する。上述した読み出し信号とＶＣＯ
クロックの位相がほぼ一致した状態では、まさにチャー
ジポンプは入力に対し応答できない状態にあるといえ
る。
【００１８】図３はこの様子を示したものである。この
グラフにおいて、横軸は読み出し信号とＶＣＯクロック
の位相差、縦軸はチャージポンプの出力であるチャージ
電荷量、及びディスチャージ電荷量である。理想的な線
形応答ではグラフは原点を通る直線となるが、実際には
同図に示すとおり上記原因のため、位相差が零付近では
出力電荷量が零になってしまう。この状態では、位相同
期回路はフィードバック制御が働かず、開ループ状態に
なり、系の安定性を劣化させる。これは、システムのジ
ッタ等の原因となり性能劣化を招くものである。
グラフにおいて、横軸は読み出し信号とＶＣＯクロック
の位相差、縦軸はチャージポンプの出力であるチャージ
電荷量、及びディスチャージ電荷量である。理想的な線
形応答ではグラフは原点を通る直線となるが、実際には
同図に示すとおり上記原因のため、位相差が零付近では
出力電荷量が零になってしまう。この状態では、位相同
期回路はフィードバック制御が働かず、開ループ状態に
なり、系の安定性を劣化させる。これは、システムのジ
ッタ等の原因となり性能劣化を招くものである。
【００１９】またこのような位相差が零付近での不感帯
を回避する方法として、特開平１−１２８６２１に示す
ような構成が考えられる。図９は上述のチャージポンプ
の構成を示すものであり、ループフィルタに対し直接接
続された電流源２７と位相比較器からの信号によりオン
オフ動作を行う電流スイッチ３０１、３０２、及びディ
スチャージ電流源２８１、２８２からなる。
を回避する方法として、特開平１−１２８６２１に示す
ような構成が考えられる。図９は上述のチャージポンプ
の構成を示すものであり、ループフィルタに対し直接接
続された電流源２７と位相比較器からの信号によりオン
オフ動作を行う電流スイッチ３０１、３０２、及びディ
スチャージ電流源２８１、２８２からなる。
【００２０】図１０は、上記構成による位相同期回路の
動作を示している。すなわちこの方式によれば、ＤＥＣ
１信号１４１、及びＤＥＣ２信号１４２により電流スイ
ッチ３０１、３０２をすべてオフすることで、チャージ
電流源２７によりチャージ動作が行われ、一方電流スイ
ッチをすべてオンすることでチャージ電流源の作用が打
ち消され、かつディスチャージ電流源２８１、２８２の
作用によりディスチャージ動作となる。したがって、チ
ャージ動作からディスチャージ動作には連続的に移行で
き、上述の不感帯は存在しない。
動作を示している。すなわちこの方式によれば、ＤＥＣ
１信号１４１、及びＤＥＣ２信号１４２により電流スイ
ッチ３０１、３０２をすべてオフすることで、チャージ
電流源２７によりチャージ動作が行われ、一方電流スイ
ッチをすべてオンすることでチャージ電流源の作用が打
ち消され、かつディスチャージ電流源２８１、２８２の
作用によりディスチャージ動作となる。したがって、チ
ャージ動作からディスチャージ動作には連続的に移行で
き、上述の不感帯は存在しない。
【００２１】しかし、この方法によると、チャージ電流
源２７がたえずループフィルタに対し一定電流を供給し
ており、図１０からもわかるように位相引き込み完了以
降は、このチャージ電流を打ち消すために常にディスチ
ャージ電流を流さねばならず、常に貫通電流が流れるた
め低消費電力化に向かないという問題があった。
源２７がたえずループフィルタに対し一定電流を供給し
ており、図１０からもわかるように位相引き込み完了以
降は、このチャージ電流を打ち消すために常にディスチ
ャージ電流を流さねばならず、常に貫通電流が流れるた
め低消費電力化に向かないという問題があった。
【００２２】本発明の目的は、系の安定状態での位相同
期回路の開ループ状態をなくし、システムの性能劣化を
防ぐことにある。同じに同期状態での貫通電流による電
力消費を押さえることを目的とする。
期回路の開ループ状態をなくし、システムの性能劣化を
防ぐことにある。同じに同期状態での貫通電流による電
力消費を押さえることを目的とする。
【００２３】
【課題を解決するための手段】本発明の位相同期回路
は、読み出し信号とＶＣＯクロックとの位相差を検出す
る位相比較器と、前記位相比較器の出力信号に従って電
流のチャージ、ディスチャージを行うチャージポンプ
と、前記チャージポンプの出力電流を平滑化しＶＣＯの
制御電圧を生成するループフィルタと、前記ループフィ
ルタの制御電圧によりＶＣＯクロックの周波数を変化さ
せる前記ＶＣＯにおいて、読み出し信号若しくはＶＣＯ
クロックの入力時ごとに、一定パルス幅の信号を出力す
る手段と、前記出力信号を受け、上記の位相比較時と同
様なチャージ、若しくはディスチャージ機能を追加した
チャージポンプとで構成されることを特徴とする。
は、読み出し信号とＶＣＯクロックとの位相差を検出す
る位相比較器と、前記位相比較器の出力信号に従って電
流のチャージ、ディスチャージを行うチャージポンプ
と、前記チャージポンプの出力電流を平滑化しＶＣＯの
制御電圧を生成するループフィルタと、前記ループフィ
ルタの制御電圧によりＶＣＯクロックの周波数を変化さ
せる前記ＶＣＯにおいて、読み出し信号若しくはＶＣＯ
クロックの入力時ごとに、一定パルス幅の信号を出力す
る手段と、前記出力信号を受け、上記の位相比較時と同
様なチャージ、若しくはディスチャージ機能を追加した
チャージポンプとで構成されることを特徴とする。
【００２４】
【作用】本発明は、位相同期回路に係る位相差が零近傍
での不感帯による系の安定性劣化の回避を実現するもの
である。
での不感帯による系の安定性劣化の回避を実現するもの
である。
【００２５】そのため、読み出し信号、若しくはＶＣＯ
出力信号の入力時ごとにチャージポンプに一定期間のチ
ャージ、もしくはディスチャージ信号を出力する。これ
は、読み出し信号とＶＣＯ出力信号の周波数が等しい状
態では、位相比較ごとに定常的に一定期間のチャージ、
もしくはディスチャージを行うということを意味する。
このような状態では、系は安定するためにこの定常的に
行われるチャージ、もしくはディスチャージに対し、同
じ量で極性の反対の動作をさせるよう前記位相誤差信号
を制御する。すなわち、安定状態における前記位相誤差
信号は、前記の読み出し信号、若しくはＶＣＯ出力信号
の入力時ごとにチャージポンプに出力される一定期間の
チャージ、もしくはディスチャージ信号のパルス幅と等
しいものと言える。したがって、このパルス幅をチャー
ジポンプの電流スイッチの応答可能な最小時間以上とす
ることで、系の安定時の開ループ状態を回避することが
できる。
出力信号の入力時ごとにチャージポンプに一定期間のチ
ャージ、もしくはディスチャージ信号を出力する。これ
は、読み出し信号とＶＣＯ出力信号の周波数が等しい状
態では、位相比較ごとに定常的に一定期間のチャージ、
もしくはディスチャージを行うということを意味する。
このような状態では、系は安定するためにこの定常的に
行われるチャージ、もしくはディスチャージに対し、同
じ量で極性の反対の動作をさせるよう前記位相誤差信号
を制御する。すなわち、安定状態における前記位相誤差
信号は、前記の読み出し信号、若しくはＶＣＯ出力信号
の入力時ごとにチャージポンプに出力される一定期間の
チャージ、もしくはディスチャージ信号のパルス幅と等
しいものと言える。したがって、このパルス幅をチャー
ジポンプの電流スイッチの応答可能な最小時間以上とす
ることで、系の安定時の開ループ状態を回避することが
できる。
【００２６】また、この安定状態においては読み出し信
号とＶＣＯ出力信号は、定常位相誤差を持つことになる
が、読み出し信号と位相差のない信号を取りだすことが
容易であることは、以後の実施例を参照することで明ら
かにされよう。
号とＶＣＯ出力信号は、定常位相誤差を持つことになる
が、読み出し信号と位相差のない信号を取りだすことが
容易であることは、以後の実施例を参照することで明ら
かにされよう。
【００２７】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００２８】図１に、本発明の一実施例である位相同期
回路の概要を示す。図１中の位相比較器１は、読み出し
信号１１とＶＣＯクロック１２との位相差を検出する手
段であり、従来のクリア機能付きＤＦＦ２１、２２と前
記ＤＦＦのリセットタイミングを生成するＮＡＮＤゲー
ト２５から構成できる。パルス生成回路２は、例えばＶ
ＣＯクロック１２と、遅延回路３３によりＶＣＯクロッ
クから一定期間の遅延した遅延ＶＣＯクロック１３の位
相差を検出する位相比較器であり、ＶＣＯクロックの入
力時に遅延回路で定まる期間 ｔ1の信号を出力する。チ
ャージポンプ３は、チャージ、ディスチャージ電流値の
等しいチャージ電流源２７、３１、ディスチャージ電流
源２８及びチャージ電流スイッチ２９、３２、ディスチ
ャージ電流スイッチ３０で構成される。ループフィルタ
４は、該チャージポンプの出力電流を平滑化し、ここで
は図示しないＶＣＯ５の制御電圧とする。
回路の概要を示す。図１中の位相比較器１は、読み出し
信号１１とＶＣＯクロック１２との位相差を検出する手
段であり、従来のクリア機能付きＤＦＦ２１、２２と前
記ＤＦＦのリセットタイミングを生成するＮＡＮＤゲー
ト２５から構成できる。パルス生成回路２は、例えばＶ
ＣＯクロック１２と、遅延回路３３によりＶＣＯクロッ
クから一定期間の遅延した遅延ＶＣＯクロック１３の位
相差を検出する位相比較器であり、ＶＣＯクロックの入
力時に遅延回路で定まる期間 ｔ1の信号を出力する。チ
ャージポンプ３は、チャージ、ディスチャージ電流値の
等しいチャージ電流源２７、３１、ディスチャージ電流
源２８及びチャージ電流スイッチ２９、３２、ディスチ
ャージ電流スイッチ３０で構成される。ループフィルタ
４は、該チャージポンプの出力電流を平滑化し、ここで
は図示しないＶＣＯ５の制御電圧とする。
【００２９】図２は、図１に示す回路のタイミングチャ
ートである。
ートである。
【００３０】まず読み出し信号の位相がＶＣＯクロック
の位相に対し進んだ区間Ａでは、時点ａの読み出し信号
の立上りエッジによりＩＮＣ信号は "Ｈ”になる。この
ハイレベルは、ＶＣＯクロックの立上りエッジが入力さ
れＮＡＮＤ出力によりＤＦＦ２１、２２がリセットされ
る時点ｂまで継続する。一方パルス生成回路２の出力で
あるＩＮＣ２信号１６は、時点ｂのＶＣＯクロックの立
上りエッジにより "Ｈ”になり、遅延回路３３で定まる
遅延時間 ｔ1後、遅延ＶＣＯクロックの立上りエッジに
より "Ｌ”になる。このようにＩＮＣ２信号は、ＶＣＯ
クロックの立上りエッジが入力されるごとに、毎回 ｔ1
の期間出力される。この結果、チャージスイッチ３１は
それぞれのハイレベル期間、すなわち時点ａからｃにお
いて導通状態になり、チャージ動作が行われる。ここで
ｔ1は、前記チャージポンプの応答可能なパルス幅にな
るよう設定する。
の位相に対し進んだ区間Ａでは、時点ａの読み出し信号
の立上りエッジによりＩＮＣ信号は "Ｈ”になる。この
ハイレベルは、ＶＣＯクロックの立上りエッジが入力さ
れＮＡＮＤ出力によりＤＦＦ２１、２２がリセットされ
る時点ｂまで継続する。一方パルス生成回路２の出力で
あるＩＮＣ２信号１６は、時点ｂのＶＣＯクロックの立
上りエッジにより "Ｈ”になり、遅延回路３３で定まる
遅延時間 ｔ1後、遅延ＶＣＯクロックの立上りエッジに
より "Ｌ”になる。このようにＩＮＣ２信号は、ＶＣＯ
クロックの立上りエッジが入力されるごとに、毎回 ｔ1
の期間出力される。この結果、チャージスイッチ３１は
それぞれのハイレベル期間、すなわち時点ａからｃにお
いて導通状態になり、チャージ動作が行われる。ここで
ｔ1は、前記チャージポンプの応答可能なパルス幅にな
るよう設定する。
【００３１】読み出し信号とＶＣＯクロックの位相が一
致する区間Ｂでは、位相比較器の出力であるＩＮＣ、Ｄ
ＥＣ信号は共に "Ｌ”のままであるが、上述のとおりＩ
ＮＣ２信号が時点ｄからｅの ｔ1の期間ハイレベルにな
る。したがって、この期間チャージポンプはチャージ動
作を行う。
致する区間Ｂでは、位相比較器の出力であるＩＮＣ、Ｄ
ＥＣ信号は共に "Ｌ”のままであるが、上述のとおりＩ
ＮＣ２信号が時点ｄからｅの ｔ1の期間ハイレベルにな
る。したがって、この期間チャージポンプはチャージ動
作を行う。
【００３２】読み出し信号の位相がＶＣＯクロックの位
相に対し ｔ1だけ遅れた区間Ｃでは、ＶＣＯクロック１
２に対し読み出し信号１１、遅延ＶＣＯクロック１３は
それぞれ ｔ1遅れた状態にある。したがって、これらの
位相比較結果であるＤＥＣ、ＩＮＣ２信号は、共に時点
ｆからｇの期間 "Ｈ”になり、その結果チャージポンプ
の出力電荷量には変動はない。
相に対し ｔ1だけ遅れた区間Ｃでは、ＶＣＯクロック１
２に対し読み出し信号１１、遅延ＶＣＯクロック１３は
それぞれ ｔ1遅れた状態にある。したがって、これらの
位相比較結果であるＤＥＣ、ＩＮＣ２信号は、共に時点
ｆからｇの期間 "Ｈ”になり、その結果チャージポンプ
の出力電荷量には変動はない。
【００３３】読み出し信号の位相がＶＣＯクロックの位
相に対し ｔ1以上遅れた区間Ｄでは、時点ｈのＶＣＯク
ロックの立上りエッジから時点ｊの読み出し信号の立上
りエッジまでＤＥＣ信号が出力される。また、時点ｈか
らｉまでの期間、ＩＮＣ２信号が出力される。この時点
ｈからｉまでの期間では、ＤＥＣ、ＩＮＣ２信号が共に
ハイレベルであり、チャージ、ディスチャージ電流がと
もに流れ、電荷量の流入出はなく、時点ｉからｊまでの
期間ディスチャージ動作が行われる。
相に対し ｔ1以上遅れた区間Ｄでは、時点ｈのＶＣＯク
ロックの立上りエッジから時点ｊの読み出し信号の立上
りエッジまでＤＥＣ信号が出力される。また、時点ｈか
らｉまでの期間、ＩＮＣ２信号が出力される。この時点
ｈからｉまでの期間では、ＤＥＣ、ＩＮＣ２信号が共に
ハイレベルであり、チャージ、ディスチャージ電流がと
もに流れ、電荷量の流入出はなく、時点ｉからｊまでの
期間ディスチャージ動作が行われる。
【００３４】この位相同期回路において、系は電荷の流
入出のない状態、すなわち区間Ｃで示される状態に安定
しようと働く。図２からもわかるように、この時チャー
ジポンプの電流スイッチ３０、３２は ｔ1の時間ＤＥＣ
信号１４、ＩＮＣ２信号１６によりオンする。この時間
は、上述のとおり電流スイッチの応答可能な時間であ
り、不感帯を生じる要因とはならない。また、安定時に
おいても、ＩＮＣ、ＤＥＣ電流スイッチが同時にオンす
ることにより流れる貫通電流は、位相比較ごとにｔ1の
時間のみである。これは、図１０に示すチャージポンプ
を用いた位相比較時に生じる貫通電流に対し、極めて小
さいものである。
入出のない状態、すなわち区間Ｃで示される状態に安定
しようと働く。図２からもわかるように、この時チャー
ジポンプの電流スイッチ３０、３２は ｔ1の時間ＤＥＣ
信号１４、ＩＮＣ２信号１６によりオンする。この時間
は、上述のとおり電流スイッチの応答可能な時間であ
り、不感帯を生じる要因とはならない。また、安定時に
おいても、ＩＮＣ、ＤＥＣ電流スイッチが同時にオンす
ることにより流れる貫通電流は、位相比較ごとにｔ1の
時間のみである。これは、図１０に示すチャージポンプ
を用いた位相比較時に生じる貫通電流に対し、極めて小
さいものである。
【００３５】これまで述べた回路による位相比較は、別
の考え方をすれば、読み出し信号に対しＶＣＯクロック
を、ある定常位相誤差をもたせたまま安定させるという
ことである。したがって、読み出し信号に対し位相差の
ない信号を所望する場合にＶＣＯクロックをそのまま用
いることはできない。しかし、図２に示すとおり、ＶＣ
Ｏクロックの替わりに遅延ＶＣＯクロック信号に注目す
ると、この信号は従来の位相比較と同様、系の安定時に
は読み出し信号に対し位相差のないものであることがわ
かる。このことは、上述してきた本発明の原理より明ら
かである。
の考え方をすれば、読み出し信号に対しＶＣＯクロック
を、ある定常位相誤差をもたせたまま安定させるという
ことである。したがって、読み出し信号に対し位相差の
ない信号を所望する場合にＶＣＯクロックをそのまま用
いることはできない。しかし、図２に示すとおり、ＶＣ
Ｏクロックの替わりに遅延ＶＣＯクロック信号に注目す
ると、この信号は従来の位相比較と同様、系の安定時に
は読み出し信号に対し位相差のないものであることがわ
かる。このことは、上述してきた本発明の原理より明ら
かである。
【００３６】上記のパルス生成回路２は、図４のように
位相比較器１のＤＦＦ２２を共有することでＤＦＦ２３
を簡略化することができる。またパルス発生回路は、図
１に示すような構成には限らない。例えば、図５にパル
ス発生回路の他の構成を示す。上記回路は、ＶＣＯクロ
ック１２が入力される遅延回路３４、前記遅延回路の出
力を反転させるインバータ３５、及びインバータの出力
とＶＣＯクロック１２との論理和ＤＥＣ２信号１６とし
て出力するＮＡＮＤゲート３６とにより構成される。こ
のような構成にすることにより、ＶＣＯクロック１２の
立上りごとに遅延回路とインバータの遅延時間の合計の
間、パルスが生成される。このパルス幅を前記 ｔ1で示
される時間に設定することで、図１に示されるパルス発
生回路と同様な効果を得ることができる。
位相比較器１のＤＦＦ２２を共有することでＤＦＦ２３
を簡略化することができる。またパルス発生回路は、図
１に示すような構成には限らない。例えば、図５にパル
ス発生回路の他の構成を示す。上記回路は、ＶＣＯクロ
ック１２が入力される遅延回路３４、前記遅延回路の出
力を反転させるインバータ３５、及びインバータの出力
とＶＣＯクロック１２との論理和ＤＥＣ２信号１６とし
て出力するＮＡＮＤゲート３６とにより構成される。こ
のような構成にすることにより、ＶＣＯクロック１２の
立上りごとに遅延回路とインバータの遅延時間の合計の
間、パルスが生成される。このパルス幅を前記 ｔ1で示
される時間に設定することで、図１に示されるパルス発
生回路と同様な効果を得ることができる。
【００３７】
【発明の効果】以上のように、この発明によれば、系の
安定時に起こる位相同期回路の開ループ状態、すなわち
不感帯の発生を回避することができる。
安定時に起こる位相同期回路の開ループ状態、すなわち
不感帯の発生を回避することができる。
【図１】本発明の概略を示す構成図である。
【図２】本発明の動作説明図である。
【図３】従来の位相同期回路の動作特性図である。
【図４】本発明の位相比較器の構成図である。
【図５】パルス発生回路の他の構成図である。
【図６】一般的な位相同期回路の構成図である。
【図７】従来の位相同期回路の構成図である。
【図８】従来の位相同期回路の動作説明図である。
【図９】従来のチャージポンプの構成図である。
【図１０】図９のチャージポンプを用いた位相同期回路
の動作説明図である。
の動作説明図である。
１…位相比較器、２…パルス発生回路、３…チャージポ
ンプ、４…ループフィルタ、５…電圧制御発振器、１１
…読み出し信号、１２…ＶＣＯクロック、１３…遅延Ｖ
ＣＯクロック、１４…ＤＥＣ信号、１５…ＩＮＣ信号、
１６…ＩＮＣ２信号、１７…チャージポンプ出力電流、
１８…ＶＣＯ制御電圧、２１…位相比較器用クリア機能
付きＤＦＦ、２２…位相比較器用クリア機能付きＤＦ
Ｆ、２３…パルス発生回路用クリア機能付きＤＦＦ、２
４…パルス発生回路用クリア機能付きＤＦＦ、２５…Ｎ
ＡＮＤゲート、２６…ＮＡＮＤゲート、２７…チャージ
電流源、２８…ディスチャージ電流源、２８１…ディス
チャージ電流源、２８２…ディスチャージ電流源、２９
…電流スイッチ、３０…電流スイッチ、３０１…電流ス
イッチ、３０２…電流スイッチ、３１…ディスチャージ
電流源、３２…電流スイッチ、３３…遅延回路、３４…
遅延回路、３５…インバータ、３６…ＡＮＤゲート
ンプ、４…ループフィルタ、５…電圧制御発振器、１１
…読み出し信号、１２…ＶＣＯクロック、１３…遅延Ｖ
ＣＯクロック、１４…ＤＥＣ信号、１５…ＩＮＣ信号、
１６…ＩＮＣ２信号、１７…チャージポンプ出力電流、
１８…ＶＣＯ制御電圧、２１…位相比較器用クリア機能
付きＤＦＦ、２２…位相比較器用クリア機能付きＤＦ
Ｆ、２３…パルス発生回路用クリア機能付きＤＦＦ、２
４…パルス発生回路用クリア機能付きＤＦＦ、２５…Ｎ
ＡＮＤゲート、２６…ＮＡＮＤゲート、２７…チャージ
電流源、２８…ディスチャージ電流源、２８１…ディス
チャージ電流源、２８２…ディスチャージ電流源、２９
…電流スイッチ、３０…電流スイッチ、３０１…電流ス
イッチ、３０２…電流スイッチ、３１…ディスチャージ
電流源、３２…電流スイッチ、３３…遅延回路、３４…
遅延回路、３５…インバータ、３６…ＡＮＤゲート
フロントページの続き (72)発明者 堀田 龍太郎 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 長谷 健一 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 木村 博 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 浦上 憲 東京都小平市上水本町五丁目20番１号株式 会社日立製作所半導体設計開発センタ
Claims (3)
- 【請求項１】外部入力信号と電圧制御発振器の出力信号
との位相差を検出する位相比較器と、前記位相比較器の
出力信号に従ってオン、オフ制御される電流スイッチを
有し、電流のチャージ、ディスチャージを行うチャージ
ポンプと、前記チャージポンプの出力電流を平滑化し電
圧制御発振器の制御電圧を生成するループフィルタと、
前記ループフィルタの制御電圧により出力信号の周波数
を変化させる前記電圧制御発振器よりなる位相同期回路
において、外部入力信号若しくは電圧制御発振器の出力
信号の入力時ごとに、一定パルス幅の信号を出力する手
段と、前記出力信号を受け、上記の位相比較時と同様な
チャージ、若しくはディスチャージ機能を追加したチャ
ージポンプとで構成されることを特徴とする位相同期回
路。 - 【請求項２】上記の外部入力信号若しくは電圧制御発振
器の出力信号の入力時ごとに生成されるパルス信号は、
前記電流スイッチの応答可能な一定時間以上のパルス幅
を有することを特徴とする請求項１記載の位相同期回
路。 - 【請求項３】前記パルス信号のパルス幅によらず、位相
引き込み完了時には、外部入力信号の位相に一致した位
相を持つ出力信号を生成する機能を有することを特徴と
する請求項１または２記載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010749A JPH05206845A (ja) | 1992-01-24 | 1992-01-24 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010749A JPH05206845A (ja) | 1992-01-24 | 1992-01-24 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206845A true JPH05206845A (ja) | 1993-08-13 |
Family
ID=11758963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4010749A Pending JPH05206845A (ja) | 1992-01-24 | 1992-01-24 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206845A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997007594A1 (fr) * | 1995-08-14 | 1997-02-27 | Hitachi, Ltd. | Circuit de verrouillage de phase et dispositif de reproduction d'image |
| JP2002314408A (ja) * | 2001-04-13 | 2002-10-25 | Texas Instr Japan Ltd | Ｐｌｌ回路 |
| WO2002099971A1 (fr) * | 2001-05-30 | 2002-12-12 | Thine Electronics, Inc. | Circuit integre a semi-conducteur |
| JP2013030887A (ja) * | 2011-07-27 | 2013-02-07 | Mitsubishi Electric Corp | 位相周波数比較回路 |
-
1992
- 1992-01-24 JP JP4010749A patent/JPH05206845A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997007594A1 (fr) * | 1995-08-14 | 1997-02-27 | Hitachi, Ltd. | Circuit de verrouillage de phase et dispositif de reproduction d'image |
| US5982239A (en) * | 1995-08-14 | 1999-11-09 | Hitachi, Ltd. | Phase locked loop circuit and a picture reproducing device |
| KR100546541B1 (ko) * | 1995-08-14 | 2006-03-23 | 가부시끼가이샤 히다치 세이사꾸쇼 | Ｐｌｌ회로및영상재생장치 |
| JP2002314408A (ja) * | 2001-04-13 | 2002-10-25 | Texas Instr Japan Ltd | Ｐｌｌ回路 |
| WO2002099971A1 (fr) * | 2001-05-30 | 2002-12-12 | Thine Electronics, Inc. | Circuit integre a semi-conducteur |
| US6774679B2 (en) | 2001-05-30 | 2004-08-10 | Thine Electronics Inc. | Semiconductor integrated circuit |
| JP2013030887A (ja) * | 2011-07-27 | 2013-02-07 | Mitsubishi Electric Corp | 位相周波数比較回路 |
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