KR100546541B1 - Ｐｌｌ회로및영상재생장치 - Google Patents

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가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

디지탈형의 제1 위상 비교기(22)와 샘플링 방식의 제2 위상 비교기(32)를 병렬로 설치하고, 전환 스위치(40)에 의해, 전압 제어 발진기(14)에 록 위상 근방에서는 제2 위상 비교기(32)로부터 출력 전류 Iout2를 입력시키고, 그 이외의 위상에서는 제1 위상 비교기(22)로부터 출력 전류 Iout1을 입력시킨다. 또한, 기준 신호 fs가 신호 손실된 경우에, 적어도 제1 위상 비교기(22)에 입력되는 기준 신호 fs에 보완 회로(50)에 의해 펄스를 보충한다. 또한, 노이즈 검출·제거 회로(60)에 의해 기준 신호 fs의 노이즈를 검출하여 제거하고 제1 및 제2 위상 비교기(22, 32)에 입력시킴과 동시에, 노이즈의 검출 후, 소정 기간만큼 양 위상 비교기(22, 32)의 동작을 정지시킨다. 이에 따라, 영상 신호의 수평 동기 신호에 노이즈나 신호 손실이 있는 경우에도, PLL 회로의 동작이 안정되어, 화면에 선명한 문자 등을 표시할 수 있다.

Description

ＰＬＬ 회로 및 영상 재생 장치{PLL CIRCUIT AND PICTURE REPRODUCING DEVICE}
본 발명은 집적 회로 장치 또는 PLL 회로에 적용하기에 특히 유효한 기술에 관한 것으로, 예를 들면 TV 등의 영상에 문자 정보를 가산할 때의 문자 표시 위치 제어용의 클럭 신호를 발생하기 위한 장치나, 영상 신호의 A/D(아날로그/디지탈) 변환에 필요한 클럭 신호를 발생하기 위한 장치에 이용하는데 유용한 기술에 관한 것이다.
기준이 되는 입력 신호(기준 신호)의 위상에 추종하는 위상 동기 회로인 PLL(phase locked loop) 회로로서, 도 26에 도시한 바와 같이, 기준 신호 입력 단자(11)로부터 입력되는 기준 신호 fs와 전압 제어 발진기(VCO: 14)의 발진 출력 신호 fv를 분주기(15)에 의해 분주한 신호(이후, 피비교 신호라 칭한다) fd와의 위상을 비교하여, 이들 2개의 신호 fs, fd의 위상차에 따른 위상 오차 신호를 발생하는 위상 비교기(12)와, 그 위상 오차 신호의 고주파 성분을 저감시켜 오차 신호 전압 Vd를 얻는 저역 통과 필터(13)와, 그 오차 신호 전압 Vd가 입력됨으로써 기준 신호 fs와의 주파수차가 작아지도록 발진 출력 신호 fv의 주파수를 가변 제어하여 출력하는 전압 제어 발진기(14)와, 분주기(15)로 이루어지며, 분주기(15)에서 분주된 신호를 위상 비교기(12)로 피드백시키도록 한 것이 알려져 있다. 도 26에 있어서, 참조 번호 16은 전압 제어 발진기(14)의 출력 단자이다.
위상 비교기(12)에는, 주파수가 어긋나 있는 경우의 위상 오차 신호의 극성과 주파수가 일치한 후의 위상 오차 신호의 극성이 연속적으로 동작하는 위상 주파수 비교기(주파수 위상 검파 회로)라고 불리는 디지탈형의 것이 이용되는 경우가 있다.
또한, 위상 비교기를 2개 이용한 PLL 회로로서, 통신 등의 동기 포착시에는 메모리형 위상 비교기를 이용하여, 록인(lock-in) 근방이 되면 제로 메모리형 위상 비교기로 전환하게 된 회로(특개평2-70124호), 초기 상태로부터 풀인 레인지(pull-in range)까지 디지탈형 위상 주파수 비교기로 스위핑(sweeping)하고, 그 후 아날로그형 위상 비교기로 전환하게 된 회로(특개평2-149018호), 및 제1 위상 비교기의 출력과, 반전된 입력 신호가 공급되는 제2 위상 비교기의 출력을 가산하게 된 회로(특개평1-165226호)가 널리 알려져 있다.
그러나, 도 26에 도시한 디지탈형 위상 비교기를 이용한 PLL 회로에는, 다음과 같은 문제가 있는 것이 본 발명자 등에 의해 명확하게 되었다.
즉, 종래의 디지탈형 위상 비교기를 이용한 PLL 회로에서는, 위상 오차 신호의 출력 회로 등의 주파수 특성에 따라, 도 27에 도시한 바와 같이, 위상차가 0ㅀ로 되는 록 위상의 근방에 불감 영역이 존재한다. 그 때문에, 그 록 위상 근방에서 원래 출력되어야 할 미소한 위상 오차 신호가 실제로는 출력되지 않는다. 그것에 의해, 전압 제어 발진기(14)의 발진 출력 신호 fv는 지터를 갖는 불안정한 것으로 되어 버리는 것이다.
또한, 디지탈형 위상 비교기는 2개의 신호가 대응하는 펄스 엣지끼리의 위상차를 검출하는 방식이다. 그렇기 때문에, VTR(비디오 테이프 레코더)의 특수 재생시와 같이 원래 입력되어야 할 펄스가 누락하여 입력되지 않은 상태(이후, 신호 손실이라 칭한다.)가 발생되는 동기 신호를 위상 비교기(12)의 기준 신호 fs로서 입력시키면, 도 28에 도시한 바와 같이, 피비교 신호 fd와 기준 신호 fs와의 위상이 일치할 때까지 잘못된 위상 오차 신호(도 28의 출력 전류 Iout)가 계속해서 출력된다. VTR의 특수 재생시에는 동기 신호에 노이즈가 중첩되는 경우가 있지만, 그와 같은 노이즈의 중첩된 동기 신호를 위상 비교기(12)의 기준 신호 fs에 이용한 경우에도, 도 29에 도시한 바와 같이, 피비교 신호 fd와 기준 신호 fs와의 위상이 일치할 때까지 잘못된 위상 오차 신호(도 29의 출력 전류 Iout)가 계속해서 출력된다. 이들 신호 손실이나 노이즈에 의해, 영상에 문자 정보를 가산할 때에, 문자 표시 위치 제어용의 클럭 신호를 발생하는 전압 제어 발진기(14)의 동작이 교란되어 표시 문자가 흔들리게 된다.
본 발명은 이러한 사정에 감안하여 이루어진 것으로, 위상 비교기의 불감 영역에 의한 지터의 영향이 없고, 안정된 출력 신호를 발진 가능한 PLL 회로를 제공하는 것을 주된 목적으로 하고 있다.
또한, 본 발명은 신호 손실이나 노이즈에 의한 영향을 받지 않고서 안정적으로 동작하는 PLL 회로를 제공하는 것을 목적으로 한다.
이 발명의 상기 및 그 밖의 목적과 신규 특징에 대해서는, 본 명세서의 기술및 첨부 도면으로부터 명백해 질 것이다.
〈발명의 개시〉
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 설명하면, 하기와 같다.
즉, 본 발명의 PLL 회로에 있어서는 기준 신호와 피비교 신호가 대응하는 위상의 펄스 엣지끼리의 시간적인 어긋남을 검출하는 디지탈형의 제1 위상 비교기와, 기준 신호의 소정의 위상의 플러스 펄스 엣지로부터 마이너스 펄스 엣지까지 사이의 소정 기간에서 샘플링을 행하는 방식의 제2 위상 비교기를 병렬로 설치하고, 록 위상 근방에서는 전압 제어 발진기에 제2 위상 비교기로부터 위상 오차 신호가 입력되고, 그 이외의 위상에서는 제1 위상 비교기로부터 위상 오차 신호가 입력되도록, 전환 스위치에 의해 2개의 위상 오차 신호를 택일적으로 선택하도록 하였다.
또한, 그 전환 스위치의 전환 동작을, PLL 회로 내의 분주기로부터 피비교 신호에 동기하여 출력되는 제어 신호에 의해 행하게 할 수도 있다.
또한, 기준 신호가 신호 손실된 경우에, 제1 위상 비교기에 입력되는 기준 신호에만 보완 회로에 의해 소정 근방의 타이밍에 펄스를 보충하여 제1 위상 비교기에 입력시키도록 하였다.
또한, 기준 신호의 노이즈를 검출하여 제거하는 회로를 설치하여 기준 신호의 노이즈를 제거하고, 소정 범위의 주기의 기준 신호만을 제1 위상 비교기 및 제2 위상 비교기에 입력시키도록 하였다. 그리고, 노이즈의 검출 후, 소정 기간, 예를 들면 노이즈를 제거한 기준 신호의 주기의 3주기분 만큼, 제1 위상 비교기 및 제2 위상 비교기의 동작을 정지시키도록 하였다.
또한, 본 발명에 관한 PLL 회로는 영상 재생 장치에 있어서의 영상 신호의 수평 동기 신호에 동기하고, 영상 신호에 가산되는 문자 정보의 표시 위치를 제어하는 클럭 신호를 생성하는 것으로, 영상 재생 처리의 제어를 행하는 논리 집적 회로와, 영상 재생용 구동 수단의 제어를 행하는 논리 집적 회로와, 상기 문자 표시 위치 제어용의 클럭 신호를 생성하여 그 클럭 신호에 기초하여 영상 신호에의 문자 정보의 가산 처리의 제어를 행하는 논리 집적 회로가 동일 반도체칩 상에 형성되어 이루어지는 것이다.
상기한 수단에 의하면, 디지탈형 위상 비교기에서는 불감 영역이 되는 록 위상 근방에 있어서, 전압 제어 발진기에 샘플링 방식의 제2 위상 비교기로부터 위상 오차 신호가 입력되므로, PLL 회로 전체적으로 불감 영역이 없어져서, 전압 제어 발진기의 발진 출력 신호의 안정성이 향상한다.
또한, 기준 신호에 신호 손실이 일어나더라도, 보완 회로에 의해 누락된 신호가 보충되므로, 제1 위상 비교기의 오동작이 방지되어, PLL 회로의 안정성 및 신뢰성이 높아진다.
또한, 기준 신호에 노이즈가 중첩하고 있더라도, 그 노이즈가 노이즈 검출·제거 회로에 의해 제거됨과 동시에, 2개의 위상 비교기의 동작이 함께 정지됨으로써, 이들 위상 비교기의 오동작이 방지되어 PLL 회로의 안정성 및 신뢰성이 높아진다.
도 1은 본 발명에 관한 PLL 회로의 제1 실시예의 구성을 도시한 블럭도.
도 2는 도 1의 PLL 회로의 제1 위상 비교기의 일례를 도시한 논리 회로도.
도 3은 도 1의 제1 위상 비교기의 동작 원리를 설명한 타이밍차트.
도 4는 도 1의 제1 위상 비교기의 동작 타이밍의 일례를 도시한 타이밍차트.
도 5는 도 1의 PLL 회로의 제2 위상 비교기의 일례를 도시한 논리 회로도.
도 6은 도 1의 제2 위상 비교기의 동작 원리를 설명하는 타이밍차트.
도 7은 제1 실시예의 PLL 회로의 동작 타이밍의 일례를 도시한 타이밍차트.
도 8은 본 발명에 관한 PLL 회로의 제2 실시예의 구성을 도시한 블럭도.
도 9는 본 발명에 관한 PLL 회로의 제3 실시예의 구성을 도시한 블럭도.
도 10은 도 9의 PLL 회로의 보완 회로의 일례를 도시한 블럭도.
도 11은 도 9의 보완 회로의 동작 타이밍의 일례를 도시한 타이밍차트.
도 12는 제3실시예의 PLL 회로의 동작 타이밍의 일례를 도시한 타이밍차트.
도 13은 본 발명에 관한 PLL 회로의 제4 실시예의 구성을 도시한 블럭도.
도 14는 도 13의 PLL 회로의 노이즈 검출·제거 회로의 일례를 도시한 블럭도.
도 15는 도 13의 노이즈 검출·제거 회로의 동작 타이밍의 일례를 도시한 타이밍차트.
도 16은 제4 실시예의 PLL 회로의 동작 타이밍의 일례를 도시한 타이밍차트.
도 17은 본 발명에 관한 PLL 회로의 제5 실시예의 구성을 도시한 블럭도.
도 18은 도 17의 PLL 회로의 VCO의 발진 출력 신호 fv와 피비교 신호 fd와 시분할 제어 신호 TS의 타이밍의 일례를 도시한 타이밍차트.
도 19는 도 17의 PLL 회로의 1/8 분주기의 실시예를 도시한 블럭도.
도 20은 도 19의 1/8 분주기의 디코더의 실시예를 도시한 논리 회로도.
도 21은 도 20의 디코더의 입출력 신호의 타이밍의 일례를 도시한 타이밍차트.
도 22는 제5 실시예의 PLL 회로의 동작 타이밍의 일례를 도시한 타이밍차트.
도 23은 본 발명에 관한 PLL 회로의 한 적용예인 VTR의 구성을 도시한 블럭도.
도 24는 도 23의 VTR의 MPU의 기능을 도시한 블럭도.
도 25는 도 24의 MPU의 OSD의 실시예를 도시한 블럭도.
도 26은 종래의 PLL 회로의 구성을 도시한 블럭도.
도 27은 종래의 PLL 회로의 위상 오차 신호의 출력 특성을 도시한 위상 비교 정적(static) 특성도.
도 28은 종래의 PLL 회로에 있어서 신호 손실이 발생한 경우의 타이밍차트.
도 29는 종래의 PLL 회로에 있어서 노이즈가 중첩된 경우의 타이밍차트.
〈발명을 실시하기 위한 최량의 형태〉
본 발명에 관한 PLL 회로의 제1 실시예를 도 1 내지 도 7에 도시하고, 이하에 설명한다.
이 PLL 회로는, 도 1에 도시한 바와 같이, 디지탈형의 제1 위상 비교기(22) 및 샘플링 방식의 제2 위상 비교기(32)에 의해 각각 얻어지는 위상 오차 신호에 기초한 출력 전류 Ioutl, Iout2를 전환 스위치(40)에 의해 적절하게 전환하여 합성 출력 전류 Iout로서 저역 통과 필터(13)에 입력시키게 되어 있다. 즉, 제1 위상 비교기(22)와 제2 위상 비교기(32)는, 양 출력 전류 Iout1, Iout2를 동시에 저역 통과 필터(13)에 출력하지 않도록, 전환 스위치(40)에 의해 시분할 동작된다. 전환 스위치(40)는 외부의 타이밍 제어기(도시하지 않음) 등으로부터 시분할 제어 신호 입력 단자(41)에 입력되는 시분할 제어 신호 TS에 의해 전환 동작을 행하게 되어 있다.
저역 통과 필터(13)는, 입력된 합성 출력 전류 Iout의 고주파 성분을 저감시켜서 오차 신호 전압 Vd를 얻는다. 그 오차 신호 전압 Vd에 기초하여, 전압 제어 발진기(VCO: 14)는 기준 신호 입력 단자(11)로부터 상기 제1 및 제2 위상 비교기(22, 32)에 입력되는 기준 신호 fs와의 주파수차가 작아져서 동기하도록, 자신의 발진 출력 신호 fv의 주파수를 조절하여 분주기(15) 및 출력 단자(16)에 출력한다.
분주기(15)는 발진 출력 신호 fv를 기준 신호 fs와 동일한 주파수로 분주하여 피비교 신호 fd로 하여, 상기 제1 및 제2 위상 비교기(22, 32)로 각각 출력한다. 이들 양 위상 비교기(22, 32)는 피비교 신호 fd와 기준 신호 fs와의 위상의 비교를 행하고, 각각 출력 전류 Iout1, Iout2를 출력한다.
본 실시예에서는, 전압 제어 발진기(14)로부터 출력되는 발진 출력 신호 fv는, 기준 신호 fs의 주파수의 N(N은 2이상의 정수)배로 발진하고 있다. 그 때문에, 분주기(15)는 그 발진 출력 신호 fv의 주파수를 N분의 1(1/N)로 분주하고 있다. 또, 전압 제어 발진기(14)의 발진 주파수가 기준 신호 fs의 주파수와 동일하면, 분주기(15)는 불필요해진다.
여기서, 본 실시예에 관한 PLL 회로는 예를 들면 TV 등의 영상 신호의 수평 동기 신호를 기준 신호 fs로 하고, 영상에 문자 정보를 가산할 때의 문자 표시 위치 제어용의 클럭 신호나 영상 신호를 A/D 변환할 때의 클럭 신호를 전압 제어 발진기(14)에 의해 발생시키는 것이다.
도 2에는 제1 위상 비교기(22)의 일례가 도시되어 있다. 이 위상 비교기(22)는 예를 들면 NAND 게이트에 의한 래치와 인버터와의 조합으로 구성된 위상 주파수 비교기이다. 그리고, 기준 신호 입력 단자(11)로부터 입력된 기준 신호 fs와 분주기(15)로부터 입력 단자(17)를 통해 입력된 피비교 신호 fd와의 대응하는 상승 펄스 엣지끼리의 비교를 행한다. 또, 도 2에 있어서 참조 번호 18은 위상 비교기(22)의 리셋 단자이다.
위상의 비교 결과, 예를 들면 도 3에 도시한 바와 같이, 기준 신호 fs에 대해 피비교 신호 fd의 위상이 지연되고 있는 경우에는 위상 비교기(22) 내의 업 출력 U1에, 또한 피비교 신호 fd의 위상측이 진행되어 있는 경우에는 동위상 비교기(22) 내의 다운 출력 D1에, 각각 위상차에 대응한 신호(위상 오차 신호)가 출력된다. 업 출력 U1으로 위상 오차 신호가 출력되면, 위상 비교기(22) 내의 스위치 회로(221)가 온하고, 플러스(+)의 전류원(220)이 상기 전환 스위치(40)의 한쪽 입력 단자(401)에 접속되어 입력 단자(401)를 향하는 플러스의 출력 전류 Iout1가 흐른다. 또한, 다운출력 D1에 위상 오차 신호가 출력되면, 위상 비교기(22) 내의 스위치 회로(226)가 온하고, 마이너스(-)의 전류원(225)이 상기 전환 스위치(40)의 입력 단자(401)에 접속되어 입력 단자(401)로부터 접지점을 향하는 마이너스의 출력 전류 Iout1이 흐른다.
또, 도 4에 도시한 바와 같이, 이 위상 비교기(22)는 록 위상 근방에서 출력 U1, D1으로 출력되는 미소한 위상 오차 신호(도 4의 U1에서는 좌측으로부터 5번째의 펄스, D1에서는 좌측으로부터 1번째의 펄스)에 대해 전류 Iout1을 출력하지 않는다고 하는 불감 영역을 갖는다.
도 5에는 제2 위상 비교기(32)의 일례가 도시되어 있다. 이 위상 비교기(32)는 분주기(15)로부터 입력 단자(17)를 통해 입력된 피비교 신호 fd가 High 레벨일 때에 위상 비교기(32) 내의 스위치 회로(320)에 의해 마이너스의 전류원(321)이 선택되고, 피비교 신호 fd가 Low 레벨일 때에 스위치 회로(320)에 의해 플러스의 전류원(322)이 선택되도록 되어 있다. 그리고, 기준 신호 입력 단자(11)로부터 입력된 기준 신호 fs에 의해 온/오프하는 위상 비교기(32) 내의 스위치 회로(325)에 의해, 기준 신호 fs가 High 레벨인 기간만큼 스위치 회로(320)에 의해 선택된 전류의 샘플링을 행하게 되어 있다. 따라서, 이 위상 비교기(32)로부터 상기 전환 스위치(40: 도 1참조)의 제2 입력 단자(402)에는, 도 6에 도시한 바와 같이, 기준 신호 fs가 High 레벨이고 또한 피비교 신호 fd가 Low 레벨일 때에 플러스의 출력 전류 Iout2가 흐르고, 또한 기준 신호 fs 및 피비교 신호 fd가 모두 High 레벨일 때에는 마이너스의 출력 전류 Iout2가 흐른다.
도 7에는 상술한 제1 위상 비교기(22)의 출력 전류 Iout1, 제2 위상 비교기(32)의 출력 전류 Iout2 및 합성 출력 전류 Iout의 출력 타이밍의 일례가 도시되어 있다. 도 7에 도시한 바와 같이, 전환 스위치(40)의 전환 동작의 타이밍을 제어하는 시분할 제어 신호 TS는, 피비교 신호 fd의 록 위상인 상승 (플러스) 펄스 엣지에 대해 전후로 시간적인 폭을 갖는 신호이다. 따라서, 제1 위상 비교기(22)가 상술한 불감 영역에 의해 출력 전류 Iout1을 출력하지 않는 록 위상 근방에서, 제2 위상 비교기(32)로부터 출력 전류 Iout2가 출력된다. 그것에 의해, 록 위상 근방에 있어서도 합성 출력 전류 Iout가 출력된다. 즉, 제1 위상 비교기(22)는 주파수 제어와 위상이 크게 어긋난 상태에서의 위상 제어를 행하고, 제2 위상 비교기(32)는 위상의 어긋남이 작은 상태에서의 위상 제어만을 행하게 된다.
따라서, PLL 회로 전체로서의 불감 영역이 없어져서, 전압 제어 발진기(14)의 동작이 안정되어 발진 출력 신호 fv의 발진 주파수의 안정성이 향상한다.
본 발명에 관한 PLL 회로의 제2 실시예를 도 8에 도시한다.
이 PLL 회로가 상기 제1 실시예와 다른 점은, 도 8에 도시한 바와 같이, 시분할 제어 신호 TS를 분주기(15)에서 생성하여 전환 스위치(40)에 입력시키도록 한 점이다. 그 밖의 구성에 대해서는 상기 제1 실시예와 동일하므로, 동일한 부호를 붙여 설명을 생략한다.
특별히 한정하지는 않지만, 예를 들면, 전압 제어 발진기(14)에 의해 발진 출력 신호 fv는 기준 신호 fs의 8배의 주파수로 발진된다. 그리고, 분주기(15)에 의해 발진 출력 신호 fv를 8분의 1(1/8)의 주파수로 분주하여 피비교 신호 fd를 얻음과 동시에, 이 실시예의 분주기(15)는 듀티비가 8분의 1이 되는 신호를 형성하여 시분할 제어 신호 TS로서 출력시킨다.
본 발명에 관한 PLL 회로의 제3 실시예를 도 9 내지 도 12에 도시하고, 이하에 설명한다.
이 PLL 회로는, 상기 제2 실시예의 PLL 회로에 있어서, 제1 위상 비교기(22) 앞에 기준 신호 fs의 신호 손실을 보충하는 보완 회로(50)를 설치하고, 제1 위상 비교기(22)에 기준 신호 fs를 신호 손실이 없는 상태로 입력시키도록 한 것이다. 그 밖의 구성은, 상기 제2 실시예와 동일하므로, 동일한 부호를 붙여 설명을 생략한다.
도 10 및 도 11에는, 보완 회로(50)의 일례 및 그 동작 타이밍의 일례가 도시되어 있다. 이 보완 회로(50)는 기준이 되는 클럭 신호 CK의 펄스수를 계측하는 카운터(501)와, 카운터(501)의 카운트치가 기준 신호 fs의 본래의 주기에 상당하는 소정치 N(미리 설정되어 있음)과 일치한 것을 검출하여 보완 신호를 출력하는 일치검출 회로(502)를 구비하고 있다. 따라서, 기준 클럭 신호 CK의 주파수는 기준 신호 fs의 주파수에 비해 충분히 높게 된다.
일치 검출 회로(502)로부터 출력된 보완 신호는 기준 신호 fs를 한쪽의 입력으로 하는 OR 게이트(504)에 입력된다. 그것에 의해, OR 게이트(504)로부터는 보완신호가 보충된 기준 신호 fs'가 제1 위상 비교기(22)에 출력된다.
카운터(501)의 리셋 단자에는, 기준 신호 fs와 보완 신호를 입력으로 하는 OR 게이트(503)의 출력 신호가 입력된다. 따라서, 보완 회로(50)에 기준 신호 fs의 펄스가 입력되거나, 또는 일치 검출 회로(502)로부터 보완 신호의 펄스가 입력됨으로써 카운터(501)는 리셋되어, 다시「0」으로부터 카운트업한다.
도 12에는 보완 회로(50)를 설치한 경우의 제1 위상 비교기(22)의 출력 전류Iout1, 제2 위상 비교기(32)의 출력 전류 Iout2 및 합성 출력 전류 Iout의 출력 타이밍의 일례가 도시되어 있다. 도 12에 도시한 바와 같이, 기준 신호 fs에 신호 손실이 발생한 경우, 보완 회로(50)는 기준 신호의 본래의 주기(1/fso)보다 느리고, 또한 제1 위상 비교기(22)의 상술한 불감 영역 내에 들어갈 수 있는 타이밍((1/fso) +α) 에서 보완 신호를 생성하여 제1 위상 비교기(22)로 출력한다. 그것에 의해 보완 신호가 보충되지 않은 경우에 제1 위상 비교 회로(22)로부터 출력될 전류(도 12에 파선으로 도시)가 출력되지 않게 된다. 이 실시예에서는 제2 위상 비교기(32)에는 보완 신호가 보충되지 않고 기준 신호 fs가 신호 손실된 상태 그대로 입력되지만, 제2 위상 비교기(32)의 스위치 회로(325: 도 5 참조)가 오프된 상태 그대로이므로, 제2 위상 비교기(32)로부터 출력 전류 Iout2는 출력되지 않는다. 따라서, 신호 손실된 주기에 대해 합성 출력 전류 Iout가 출력되지 않으므로, PLL 회로의 오동작이 방지된다.
본 발명에 관한 PLL 회로의 제4 실시예를 도 13 내지 도 16에 도시하고, 이하에 설명한다.
이 PLL 회로는 상기 제3 실시예의 PLL 회로에 있어서, 보완 회로(50) 및 제2 위상 비교기(32) 앞에 기준 신호 fs에 중첩된 노이즈를 검출하여 제거하는 노이즈 검출·제거 회로(60)를 설치하여, 제1 위상 비교기(22) 및 제2 위상 비교기(32)에 기준 신호 fs의 노이즈를 제거하여 입력시키도록 한 것이다. 그 밖의 구성은, 상기 제3 실시예와 동일하므로 동일한 부호를 붙여 설명을 생략한다.
도 14 및 도 15에는 노이즈 검출·제거 회로(60)의 일례 및 그 동작 타이밍의 일례가 도시되어 있다. 이 노이즈 검출 · 제거 회로(60)는 기준 신호 fs보다도 충분히 주파수가 높은 기준이 되는 클럭 신호 CK의 펄스수를 계측하는 카운터(601)와, 카운터(601)의 카운트치가 기준 신호 fs의 본래의 주기에 상당하는 값에 대해 전후로 시간적인 폭을 갖는 2개의 소정치 N1, N2 (N1 < N2, 어느 것이나 미리 설정되어 있다)에 일치한 것을 검출하고, 카운트치가 N2로부터 리셋에 의한 제로를 사이에 두고 N1에 도달할 때까지 동안, 일치 신호 NW를 출력하는 일치 검출 회로(602)를 구비하고 있다.
일치 검출 회로(602)로부터 출력된 일치 신호 NW는, 기준 신호 fs를 한쪽의 입력으로 하는 AND 게이트(603)에 입력된다. 따라서, 카운터(601)의 카운트치가 N2 내지 N1 (즉, 기준 신호 fs의 본래의 주기에 상당하는 타이밍의 근방)의 사이에 입력된 기준 신호 fs의 펄스는 노이즈가 아니라 정당한 신호로서 AND 게이트(603)로부터 출력되고, 노이즈가 제거된 기준 신호 fs"가 얻어진다. 이 노이즈가 제거된 기준 신호 fs"는, 제2 위상 비교기(32)로 출력됨과 동시에 보완 회로(50)로 출력되어 보완 신호가 보충되고 나서 제1 위상 비교기(22)로 전송된다.
카운터(601)의 리셋 단자에는 AND 게이트(603)로부터 출력되는 노이즈가 제거된 기준 신호 fs"가 입력된다.
또한, 일치 검출 회로(602)로부터 출력된 일치 신호 NW는 반전되어 노이즈 검출 제거 신호로서 AND 게이트(604)의 한쪽의 입력 신호가 된다. 이 AND 게이트(604)의 또 한쪽의 입력은 기준 신호 fs이다. 따라서, 노이즈 검출 제거 신호가 High 레벨일 때에 입력된 기준 신호 fs의 펄스는 검출 노이즈의 신호로서 AND 게이트(604)로부터 출력된다. 이 출력된 검출 노이즈 신호는 도시를 생략한 오프 신호 생성 회로로 전송된다. 그리고, 그 오프 신호 생성 회로에 의해, 제1 및 제2 위상 비교기(22, 32)의 동작을 소정 기간만큼 정지시키는 제어 신호(위상 비교기 오프 신호)가 생성되고, 이들 위상 비교기(22, 32)의 동작이 정지된다. 이와 같이, 노이즈 검출 후, 소정 기간만큼 제1 및 제2 위상 비교기(22, 32)의 동작을 정지시키는 것은 기준 신호 fs에 일단 노이즈가 중첩되면, 계속하여 노이즈가 중첩되는 경우가 있기 때문이다.
도 16에는 노이즈 검출·제거 회로(60)를 설치한 경우의 제1 위상 비교기(22)의 출력 전류 Iout1, 제2 위상 비교기(32)의 출력 전류 Iout2 및 합성 출력 전류 Iout의 출력 타이밍의 일례가 도시되어 있다. 도 16에 도시한 바와 같이, 기준 신호 fs의 본래의 주기(1/fso)보다도 짧은 기간(노이즈 검출 제거 신호가 High 레벨이 되는 시간폭 TN) 내에 기준 신호 fs의 펄스가 입력된 경우, 노이즈 검출·제거 회로(60)는, 그 펄스를 노이즈로서 검출하고, 외부로 출력하지 않는다. 또한, 검출된 노이즈에 기초하여 오프 신호 생성 회로에 의해 위상 비교기 오프 신호가 생성되고, 그 위상 비교기 오프 신호에 의해, 제1 및 제2 위상 비교기(22, 32)의 동작이 소정 기간만큼 정지된다. 이 위상 비교기(22, 32)의 동작 정지 기간은, 특별히 한정하고 있지는 않지만, 도 16에서는 노이즈가 제거된 기준 신호 fs"의 3주기분으로 되어 있다.
도 16에서는 검출 노이즈의 좌측 펄스에 의해 기준 신호 fs"의 3주기의 카운트를 개시하고, 2주기분 카운트한 후에 새로운 노이즈(검출 노이즈의 우측 펄스)가 입력되었으므로, 그 새로운 노이즈에 의해 다시 기준 신호 fs"의 3주기의 카운트를 개시하고 있다. 그 기준 신호 fs"의 합계 5주기의 사이는, 제1 및 제2 위상 비교 회로(22, 32)로부터 출력되어야 할 전류(도 16에 파선으로 도시)가 출력되지 않는다. 따라서, 기준 신호 fs에 노이즈가 중첩되어 있더라도, 그 노이즈가 제거됨과 동시에, 노이즈 검출 후에 위상 비교기(22, 32)의 동작이 정지됨으로써, 잘못된 합성 출력 전류 Iout가 출력되지 않으므로, PLL 회로의 오동작이 방지된다.
본 발명에 관한 PLL 회로의 제5 실시예를 도 17 내지 도 22에 도시하고, 이하에 설명한다. 또, 상기 제1 실시예와 동일한 구성의 것에 대해서는, 동일한 부호를 붙여 설명을 생략한다.
이 PLL 회로는 도 17에 도시한 바와 같이, 디지탈형의 제1 위상 비교기(23)의 업 출력 U1 및 다운 출력 D1에서 각각 얻어지는 각 위상 오차 신호 및 샘플링 방식의 제2 위상 비교기(33)의 업 출력 U2 및 다운 출력 D2에서 각각 얻어지는 위상 오차 신호(이하, 이 제5 실시예에서는 각각 위상 오차 신호 Ul, Dl, U2, D2로 한다)를 전환 스위치 회로(42)에 의해 적절하게 전환하여 어느 하나의 위상 오차 신호만을 유효로 하여 CMOS 인버터 회로(43)에 입력시키고, 그 CMOS 인버터 회로(43)에 의해 오차 신호에 기초하는 전류(오차 전류) Iout를 흘리게 되어 있다. 또한, 전환스위치 회로(42)는 분주기(15)로부터 전송되어 온 시분할 제어 신호 TS에 의해 전환 동작을 행하게 되어 있다.
제1 위상 비교기(23)는 예를 들면 도 2에 도시한 위상 비교기(22)로부터 한쌍의 전류원(220, 225) 및 한쌍의 스위치 회로(221, 226)를 생략한 구성의 것으로, 입력된 기준 신호 fs 및 피비교 신호 fd의 위상을 비교하여, 위상 오차 신호 U1, D1을 각각 전환 스위치 회로(42)에 직접 출력하도록 되어 있다. 위상 오차 신호 U1은, 기준 신호 fs에 대해 피비교 신호 fd의 위상이 지연되어 있는 경우, 또한 위상 오차 신호 D는, 기준 신호 fs에 대해 피비교 신호 fd의 위상 측이 진행되어 있는 경우에 각각 출력된다.
제2 위상 비교기(33)는 입력된 기준 신호 fs 및 피비교 신호 fd의 위상을 비교하고, 기준 신호 fs가 High 레벨의 기간만 위상 오차 신호 U2, D2를 샘플링하여, 피비교 신호 fd가 Low 레벨일 때에 위상 오차 신호 U2를 전환 스위치 회로(42)에 직접 출력하고, 또한 피비교 신호 fd가 High 레벨일 때에 위상 오차 신호 D2를 전환 스위치 회로(42)로 직접 출력하도록 되어 있다.
전환 스위치 회로(42)는 예를 들면, 분주기(15)로부터 출력된 시분할 제어 신호 TS를 반전하는 제1 인버터 회로(INV1), 제1 위상 비교기(23)로부터 출력된 위상 오차 신호 U1과 인버터 회로(INV1)에 의해 반전되어 이루어지는 시분할 제어 신호TS의 반전 신호가 입력되는 제1 AND 회로(AND1), 제2 위상 비교기(33)로부터 출력된 위상 오차 신호 U2와 시분할 제어 신호 TS가 입력되는 제2 AND 회로(AND2), 제1 위상 비교기(23)로부터 출력된 위상 오차 신호 D1과 시분할 제어 신호TS의 반전 신호가 입력되는 제3 AND 회로(AND3), 제2 위상 비교기(33)로부터 출력된 위상 오차 신호 D2와 시분할 제어 신호 TS가 입력되는 제4 AND 회로 (AND4), 제1 AND 회로(AND1)와 제2 AND 회로(AND2)의 각 출력 신호가 입력되는 제1 OR 회로(OR1), 및 제3 AND 회로(AND3)과 제4 AND 회로(AND4)의 각 출력 신호가 입력되는 제2 OR 회로(OR2)로 구성되어 있다.
제1 OR 회로(OR1)의 출력 신호는 제2 인버터 회로(INV2)에 의해 반전되어 CMOS 인버터 회로(43)를 구성하는 PMOSFET(p형의 절연 게이트형 전계 효과 트랜지스터) Qp의 게이트에 입력된다. 제2 OR 회로(OR2)의 출력 신호는 CMOS 인버터 회로(43)를 구성하는 NMOSFET(n형의 절연 게이트형 전계 효과 트랜지스터) Qn의 게이트에 입력된다.
CMOS 인버터 회로(43)는 전환 스위치 회로(42)의 출력 신호(오차 신호)에 기초하여, PMOSFET(Qp)및 NMOSFET(Qn)중 어느 하나가 온 상태로 되어 오차 전류 Iout를 흘리는 전류원으로서 기능한다. PMOSFET(Qp)가 온 상태일 때에는, 저항R1, PMOSFET(Qp)및 저항 R3을 통해 플러스의 전원 전압선 Vcc에서 저역 통과 필터(13)로 플러스(+)의 오차 전류 Iout가 흐른다. 한편, NMOSFET(Qn)이 온 상태일 때에는, 저항 R3, NMOSFET(Qn)및 저항 R2를 통해 저역 통과 필터(13)로부터 접지점으로 마이너스(-)의 오차 전류 Iout가 흐른다.
저역 통과 필터(13)는 오차 전류 Iout의 고주파 성분을 제거하여 오차 신호 전압Vd를 생성하고, 그것을 전압 제어 발진기(14)로 출력한다.
전압 제어 발진기(14)는 오차 신호 전압 Vd를 수취하고, 자신의 발진 주파수를 조절하여 분주기(15) 및 출력 단자(16)로 신호 fv를 출력한다.
분주기(15)는 전압 제어 발진기(14)의 출력 신호 fv를 분주하여 피비교 신호fd를 얻음과 동시에, 시분할 제어 신호 TS를 생성하여 전환 스위치 회로(42)로 출력한다. 즉, 피비교 신호 fd 및 시분할 제어 신호 TS는, 어느 것이나 전압 제어 발진기(14)의 출력 신호 fv를 분주하여 얻어지는 신호이기 때문에, 도 18에 도시한 바와 같이, 전압 제어 발진기(14)의 출력 신호 fv의 주파수가 변화하면, 그것에 대응하여 피비교 신호 fd 및 시분할 제어 신호 TS의 주파수도 변화한다. 또, 특별히 한정하지는 않지만, 본 실시예에서는 분주기(15)는 전압 제어 발진기(14)의 출력 신호 fv의 주파수를 8분의 1(1/8)로 분주하도록 되어 있다.
도 19에는 분주기(15)의 일례의 개략이 도시되어 있다. 분주기(15)는 예를 들면 입력 신호의 주파수를 2분의 1(1/2)로 분주하는 직렬로 접속되어 이루어지는 3개의 1/2 분주기(150, 151, 152)와, 이들 1/2 분주기(150, 151, 152)의 각 출력 신호(분주 신호) a, b, c가 입력되어 이들 입력 신호 a, b, c에 기초하여 피비교 신호 fd 및 시분할 제어 신호 TS를 생성하는 디코드 회로(153)로 구성되어 있다. 1번째의 1/2분주기(150)의 출력 신호 a는 전압 제어 발진기(14)의 출력 신호 fv를 1/2 분주한 분주 신호, 2번째의 1/2 분주기(151)의 출력 신호 b는 신호 fv를 1/4 분주한 분주 신호, 3번째의 1/2 분주기(152)의 출력 신호 c는 신호 fv를 1/8 분주한 분주 신호이다.
디코드 회로(153)는 예를 들면 도 20에 도시한 바와 같이, 상기 3개의 1/2분주기(150, 151, 152)로부터 출력되는 각 분주 신호 a, b, c 혹은 그 반전 신호가 입력되는 2개의 AND회로(AND5, AND6)와, 이들 2개의 AND 회로(AND5, AND6)의 출력 신호가 입력되는 OR 회로(OR3)로 구성되어 있다. 제5 AND 회로(AND5)에는, 상기 분주기(150, 151, 152)로부터의 1/2 분주 신호 a, 1/4 분주 신호 b 및 1/8 분주 신호 c가 입력된다. 제5 AND 회로(AND5)의 1/8 분주 신호 c의 입력 단자는 Low 레벨일 때에 유효하게 되어 있다. 제6 AND 회로(AND6)에는, 상기 분주기(150, 151, 152)로부터의 1/2 분주 신호 a, 1/4 분주 신호 b 및 1/8 분주 신호 c가 입력된다. 제6 AND 회로(AND6)의 1/2 분주 신호 a 및 1/4 분주 신호 b의 입력 단자는 Low 레벨일 때에 유효하게 되어 있다. 제3 OR 회로(OR3)로부터는, 시분할 제어 신호 TS가 출력된다. 따라서, 도 21에 도시한 바와 같이, 1/2 분주 신호 a, 1/4 분주 신호 b 및 1/8 분주 신호 c가 각각 High 레벨, High 레벨 및 Low 레벨일 때 또는 Low 레벨, Low 레벨 및 High 레벨일 때에, 시분할 제어 신호 TS는 High 레벨로 되고, 그 이외의 경우에는 Low 레벨로 된다. 또한, 1/8 분주 신호 c는 피비교 신호 fd로서 그대로 출력된다.
도 22에는, 상술한 제1 위상 비교기(23)의 위상 오차 신호 U1, D1, 제2 위상 비교기(33)의 위상 오차 신호 U2, D2 및 오차 전류 Iout의 출력 타이밍의 일례가 도시되어 있다. 도 22에 도시한 바와 같이, 시분할 제어 신호 TS가 Low 레벨일 때에, 제1 위상 비교기(23)로부터 출력되는 위상 오차 신호 U1, D1에 기초하여 오차 전류Iout가 흐르고, 시분할 제어 신호 TS가 High 레벨일 때 즉 피비교 신호 fd의 록 위상 근방(제1 위상 비교기(23)의 불감 영역)일 때에, 제2 위상 비교기(33)로부터 출력되는 위상 오차 신호 U2, D2에 기초하여 오차 전류 Iout가 흐른다.
따라서, 이 제5 실시예에 따르면, 제1 위상 비교기(23)는 주파수 제어와 위상이 크게 어긋난 상태에서의 위상 제어를 행하고, 제2 위상 비교기(33)는 위상의 어긋남이 작은 상태에서의 위상 제어만을 행하므로, PLL 회로 전체로서의 불감 영역이 없어져서, 전압 제어 발진기(14)의 동작이 안정되어 발진 출력 신호 fv의 발진 주파수의 안정성이 향상한다.
또, 도 22의 각 위상 오차 신호 U1, D1, U2, D2의 파형도에 있어서, 시분할제어 신호 TS에 기초하여 제1 위상 비교기(23)와 제2 위상 비교기(33)가 시분할 동작됨으로써, 오차 전류 Iout의 출력에 기여하지 않게 된 부분의 신호 U1a, U1b, U1c, U1d, U1e, U1f, U1g, D1a, D1b, U2a, U2b, D2a를 파선으로 도시하였다.
도 23에는 본 발명에 관한 PLL 회로를 VTR에 적용한 예가 도시되어 있다. 이 VTR(7)에서는, 안테나(70a)를 통해 수신된 무선 전파를 튜너(71)에 의해 검파 및 선국한 영상 신호, 혹은 비디오 테이프(72)로부터 재생한 비디오 신호(영상 신호), 또는 외부 비디오 신호 입력 단자(73)를 통해 예를 들면 외부의 비디오 카메라(73a)로부터 입력된 비디오 신호가 소위 비디오 신호 처리 회로(77)를 통해 마이크로 컴퓨터(MPU: 74)에 공급된다.
MPU(74)는 입력된 영상 신호를 AD 변환하여 그것을 연산 처리하고, 출력 단자(75)에 접속된 모니터(TV: 75a)에 영상을 재현시키거나 소정의 색(예를 들면 청색)의 배경을 표시시키거나 함과 동시에, 그 영상이나 배경에 문자 정보를 가산시키거나 한다. 또한, MPU(74)는 튜너(71) 및 비디오 테이프(72)의 구동 수단인 모터에 제어 신호를 출력하여, 이들의 동작을 제어한다. 그리고, 이들의 제어 처리는 예를 들면 VTR(7)에 부속된 원격 제어 장치 등(도시 생략)으로부터 전송되어 온 제어 지령이 외부 제어 지령 입력 단자(70)를 통해 MPU(74)에 공급됨으로써 행해진다.
본 발명에 관한 PLL 회로는 상기 MPU(74)에 내장되어 문자 표시 위치의 제어용 클럭의 발생 장치로서 사용되고 있다.
도 24는 MPU(74)의 기능 설명도이다. MPU(74)는 도 24에 도시한 바와 같이, VTR(7)의 재생, 슬로우 등의 특수 재생, 녹화, 빨리 감기 및 되감기 등의 처리의 제어를 행하는 시스템 컨트롤(74a), VTR(7)의 타이머 녹화(예약에 의한 프로그램의 녹화) 등을 행할 때의 시계 기능의 제어를 행하는 타이머 컨트롤(74b), 선국을 행할 때의 튜너 기능의 제어를 행하는 튜너 컨트롤(74c), 비디오 테이프(72)의 투입 배출을 행하거나 테이프의 전송을 행하는 각종 모터(75c)의 서보 제어를 행하는 서보 기능(74d) 및 상술한 바와 같이 영상 신호에 문자 정보를 가산할 때의 문자 표시 위치의 제어를 행하는 OSD(온 스크린 디스플레이) 기능(74e)의 각 기능을 구비하고 있다. 그리고, MPU(74)로부터는, 모니터(75a), 표시용의 집적 회로(디스플레이 IC) (75b) 및 비디오 신호 출력 단자에 각각 비디오 신호가 출력된다.
도 25에는 상기 OSD(74e)의 실시예가 도시되어 있다. OSD(74e)에 입력된 비디오 신호는 분기되어 동기 분리 회로(740) 및 혼합 회로(743)에 전송된다. 동기분리 회로(740)는 전송된 비디오 신호로부터 동기 신호를 분리하여 본 발명이 적용된 PLL 회로(741)로 출력한다. PLL 회로(741)는 동기 신호를 기준 신호 fs로서 문자 표시 위치 제어용의 클럭 신호를 생성하여, 문자 발생기(742)로 출력한다. 문자 발생기(742)는 PLL 회로(741)로부터 전송된 클럭 신호에 기초하여 문자 정보를 혼합회로(743)로 출력한다. 혼합 회로는 문자 발생기(742)로부터 전송되어 온 문자 정보와 비디오 신호를 가산하여 모니터 등에 출력한다.
상기 제1 내지 제4 실시예(도1, 도8, 도9, 도13)에 의하면, 기준 신호 fs와 피비교 신호 fd가 대응하는 위상의 펄스 엣지끼리의 시간적인 어긋남을 검출하는 디지탈형의 제1 위상 비교기(22)와, 기준 신호 fs의 소정 위상의 플러스 펄스 엣지로부터 마이너스 펄스 엣지까지 사이의 소정 기간에 샘플링을 행하는 방식의 제2 위상 비교기(32)를 병렬로 설치하고, 전환 스위치(40)에 의해, 록 위상 근방에서는 전압 제어 발진기(14)에 제2 위상 비교기(32)로부터 위상 오차 신호에 기초하는 출력 전류 Iout2가 입력되고, 그 이외의 위상에서는 전압 제어 발진기(14)에 제1 위상 비교기(22)로부터 위상 오차 신호에 기초하는 출력 전류 Iout1이 입력되도록 하였기 때문에, 제1 위상 비교기(22)의 불감 영역이 되는 록 위상 근방에 있어서, 전압 제어 발진기(14)에 제2 위상 비교기(32)로부터 출력 전류 Iout2가 입력되므로, 전압 제어 발진기(14)의 발진 출력 신호 fv의 안정성이 향상한다.
상기 제5 실시예(도 17)에 의하면, 기준 신호 fs와 피비교 신호 fd와의 대응하는 위상의 펄스 엣지끼리의 시간적인 어긋남을 검출하는 디지탈형의 제1 위상 비교기(23)와, 기준 신호 fs의 소정 위상의 플러스 펄스 엣지로부터 마이너스 펄스 엣지까지의 사이의 소정 기간에 샘플링을 행하는 방식의 제2 위상 비교기(33)를 병렬로 설치하고, 전환 스위치 회로(42)에 의해, 록 위상 근방에서는 전압 제어 발진기(14)에 제2 위상 비교기(33)로부터 위상 오차 신호 U2, D2 중 어느 하나가 입력되고, 그 이외의 위상에서는 전압 제어 발진기(14)에 제1 위상 비교기(23)로부터 위상 오차 신호 U1, D1 중 어느 하나가 입력되도록 하였기 때문에, 제1 위상 비교기(23)의 불감 영역이 되는 록 위상 근방에 있어서, 전압 제어 발진기(14)에 제2 위상 비교기(33)로부터 위상 오차 신호 U2, D2가 입력되므로, 전압 제어 발진기(14)의 발진 출력 신호 fv의 안정성이 향상한다.
또한, 상기 제3 및 제4 실시예(도9, 도13)에 의하면, 기준 신호 fs가 신호 손실한 경우에, 제1 위상 비교기(22)에 입력되는 기준 신호 fs에만 보완 회로(50)에 의해 펄스를 보충하여 제1 위상 비교기(22)에 입력시키도록 하였기 때문에, 제1 위상 비교기(22)의 오동작이 방지되어 PLL 회로의 안정성 및 신뢰성이 높아진다.
또한, 상기 제4 실시예(도 13)에 의하면, 노이즈 검출·제거 회로(60)에 의해 기준 신호 fs의 노이즈를 검출하고, 제거하여 제1 위상 비교기(22) 및 제2 위상 비교기(32)에 입력시키도록 함과 동시에, 노이즈의 검출 후, 소정 기간만 제1 위상 비교기(22) 및 제2 위상 비교기(32)의 동작을 정지시키도록 하였기 때문에, 이들 위상 비교기(22, 32)의 오동작이 방지되어 PLL 회로의 안정성 및 신뢰성이 높아진다.
따라서, 이 PLL 회로를 영상 신호에 가산되는 문자 표시 위치의 제어용 클럭의 발생 장치로서 이용함으로써, VTR의 특수 재생시나 약한 전계 등의 원인에 의해 수평 동기 신호에 노이즈나 신호 손실이 있는 경우에도, PLL 회로의 동작이 안정되고, 화면에 선명한 문자 등을 표시할 수 있다. 또한, 이 PLL 회로를 영상 신호의 A/D 변환을 행할 때의 클럭 발생 장치로서 이용함으로써, A/D 변환기의 샘플링동작이 안정된다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다.
예를 들면, 제1 위상 비교기(22)는 상술한 구성의 것에 한하지 않고, 디지탈형의 것이면, 어떻게 구성되어 있어도 좋다.
또한, 제2 위상 비교기(32)는 상술한 구성의 것에 한하지 않고, 샘플링 방식이 것이면, 어떻게 구성되어 있어도 좋다.
또한, 보완 회로(50)는 상술한 구성의 것에 한하지 않고, 기준 신호 fs의 신호손실을 보충할 수 있으면, 어떻게 구성되어 있어도 좋다.
또한, 노이즈 검출·제거 회로(60)는 상술한 구성의 것에 한하지 않고, 기준 신호 fs에 중첩한 노이즈를 검출하여 제거할 수 있으면, 어떻게 구성되어 있어도 좋다.
또한, 전환 스위치 회로(42)는 상기 제5 실시예의 구성에 한하지 않는 것은 물론이다.
또한, VTR(7), MPU(74) 및 OSD(74e)의 구성은 여러가지로 설계 변경 가능하다.
이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경이 된 이용 분야인 영상 재생 장치에 있어서의 영상 신호의 수평 동기 신호에 동기한 클럭 신호를 생성하는 회로에 적용한 경우에 대해 설명하였지만, 본 발명은 그것에 한정되는 것이 아니라, 일반의 PLL 회로에 이용할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 방송이나 통신이나 VTR 등의 영상 재생 장치로부터 얻어진 영상 신호의 수평 동기 신호에 동기한 클럭을 발생하는 PLL 회로의 전압 제어 발진기로부터 지터의 저감된 안정된 클럭이 출력됨과 동시에, 인입 응답이 고속으로 된다. 따라서, 이 PLL 회로를 영상 신호에 가산되는 문자 표시 위치의 제어용 클럭의 발생 장치로서 이용함으로써, VTR의 특수 재생시나 약한 전계 등의 원인에 의해 수평 동기 신호에 노이즈나 신호의 손실이 있는 경우에서도 PLL 회로의 동작이 안정되어, 화면에 선명한 문자 등을 표시할 수 있다. 또한, 이 PLL 회로를 영상 신호의 A/D 변환을 행할 때의 클럭 발생 장치로서 이용함으로써, A/D 변환기의 샘플링 동작이 안정된다.

Claims (12)

  1. 위상 동기 루프 회로(phase locked loop circuit)에 있어서,
    제1 펄스 신호와 제2 펄스 신호와의 위상을 비교하여, 상기 제1 펄스 신호와 상기 제2 펄스 신호와의 위상 차에 대응하는 제1 전류 신호를 출력하는 제1 위상 비교 회로와,
    상기 제1 펄스 신호와 상기 제2 펄스 신호와의 위상을 비교하여, 상기 제1 펄스 신호와 상기 제2 펄스 신호와의 위상 차에 대응하는 제2 전류 신호를 출력하는 제2 위상 비교 회로와,
    상기 제1 전류 신호 또는 상기 제2 전류 신호에 기초하여 상기 제2 펄스 신호에 대응하는 제3 펄스 신호를 출력하는 전압 제어형 발진 회로와,
    상기 제1 위상 비교 회로로부터 출력되는 상기 제1 전류 신호와 상기 제2 위상 비교 회로로부터 출력되는 상기 제2 전류 신호를 수신하여, 제어 신호에 응답하여 상기 제1 전류 신호와 상기 제2 전류 신호 중의 하나를 선택적으로 상기 전압 제어형 발진 회로에 공급하는 제1 스위치(switch) 회로를 구비하고,
    상기 제2 비교 회로는,
    상기 제1 펄스 신호에 의해서 그 스위칭(switching) 동작이 제어되어, 상기 제1 펄스 신호의 신호 레벨(level)에 대응하는 전류를 출력하는 제2 스위치 회로와,
    상기 제2 스위치 회로로부터 공급되는 전류를 상기 제2 펄스 신호에 응답하여 샘플링(sampling)하여, 상기 샘플링된 전류를 상기 제2 전류 신호로서 상기 제1 스위치 회로에 공급하는 제3 스위치 회로를 구비하며,
    상기 제1 펄스 신호는 펄스 엣지를 포함하고,
    상기 제1 스위치 회로는 상기 제1 펄스 신호의 펄스 엣지(edge) 근방에 있어서 상기 제2 전류 신호를 상기 전압 제어형 발진 회로에 공급하는
    반도체 칩에 형성된 위상 동기 루프 회로.
  2. 제1항에 있어서,
    상기 제어 신호는 제4 펄스 신호이고, 상기 제4 펄스 신호는 상기 제2 펄스 신호의 펄스 엣지의 전후로 제1 펄스 폭을 갖는 위상 동기 루프 회로.
  3. 제2항에 있어서,
    상기 전압 제어형 발진 회로와 상기 제1 스위치 회로 사이에 설치되고, 상기 제1 및 상기 제2 전류 신호의 고주파 성분을 저감시키며, 또한 상기 제1 및 상기 제2 전류 신호에 대응하는 전압 신호를 상기 전압 제어형 발진 회로에 공급하는 필터(filter) 회로를 더 구비하는 위상 동기 루프 회로.
  4. 제3항에 있어서,
    상기 필터 회로는 저역 통과 필터(low pass filter)인 위상 동기 루프 회로.
  5. 제3항에 있어서,
    상기 제3 펄스 신호의 주파수는 상기 전압 신호의 값에 따라서 변경되는 위상 동기 루프 회로.
  6. 제5항에 있어서,
    상기 전압 제어형 발진 회로에 결합되어, 상기 제3 펄스 신호가 공급되는 출력 단자를 더 구비하는 위상 동기 루프 회로.
  7. 제3항에 있어서,
    상기 제3 펄스 신호의 주파수를 분주하여, 상기 제1 및 상기 제2 위상 비교 회로에 상기 제2 펄스 신호를 공급하는 주파수 분주 회로를 더 구비하는 위상 동기 루프 회로.
  8. 제7항에 있어서,
    상기 제어 신호는 상기 주파수 분주 회로로부터 출력되는 위상 동기 루프 회로.
  9. 제7항에 있어서,
    상기 제2 펄스 신호가 공급되는 입력 단자와,
    상기 제2 펄스 신호의 펄스의 누락이 발생했을 때 상기 제1 위상 비교 회로에 보완 신호를 공급하는 보완 회로를 더 구비하고,
    상기 보완 회로는, 상기 입력 단자와 상기 제1 위상 비교 회로 사이에 결합되는 위상 동기 루프 회로.
  10. 제9항에 있어서,
    상기 제2 펄스 신호는, 상기 반도체 칩으로부터 상기 입력 단자를 통해 상기 제2 위상 비교 회로와 상기 보완 회로에 공급되는 위상 동기 루프 회로.
  11. 제9항에 있어서,
    상기 입력 단자와 상기 보완 회로 사이에 결합되어, 상기 제2 펄스 신호의 노이즈를 검출하여 제거하는 회로를 더 구비하는 위상 동기 루프 회로.
  12. 제1항에 있어서,
    상기 제1 스위치 회로는, 상기 제1 펄스 신호의 펄스 엣지 근방 이외에 있어서, 상기 제1 전류 신호를 상기 전압 제어형 발진 회로에 공급하는 위상 동기 루프 회로.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2954043B2 (ja) * 1996-11-15 1999-09-27 日本電気アイシーマイコンシステム株式会社 Ｏｓｄ装置
US6100767A (en) * 1997-09-29 2000-08-08 Sanyo Electric Co., Ltd. Phase-locked loop with improved trade-off between lock-up time and power dissipation
US6345079B1 (en) * 1997-10-29 2002-02-05 Victor Company Of Japan, Ltd. Clock signal generation apparatus
JPH11298323A (ja) * 1998-04-16 1999-10-29 Nec Yamagata Ltd 高速ロックアップｐｌｌ回路
KR20000008155A (ko) * 1998-07-10 2000-02-07 윤종용 잡음을 최소화한 위상차 검출장치 및 방법
US6556250B1 (en) * 1999-08-10 2003-04-29 General Instrument Corporation Method and apparatus for providing a timing signal with high frequency accuracy in video equipment for supporting an on-screen display in the absence of a video signal
JP3324647B2 (ja) 1999-08-23 2002-09-17 日本電気株式会社 水平同期信号に対する位相同期ループ回路
JP3849368B2 (ja) * 1999-09-21 2006-11-22 株式会社富士通ゼネラル Ｐｌｌ回路
JP4573007B2 (ja) * 2000-07-13 2010-11-04 エルピーダメモリ株式会社 Ｄｌｌ回路、及び、ｄｌｌ制御方法
JP3605023B2 (ja) * 2000-10-05 2004-12-22 山形日本電気株式会社 クロック生成回路
US6738922B1 (en) * 2000-10-06 2004-05-18 Vitesse Semiconductor Corporation Clock recovery unit which uses a detected frequency difference signal to help establish phase lock between a transmitted data signal and a recovered clock signal
US7317778B2 (en) * 2003-01-31 2008-01-08 Hewlett-Packard Development Company, L.P. Phase-locked loop control circuit
JP2008529451A (ja) * 2005-02-02 2008-07-31 リン，ウェン，ティー． 信号間の位相、周波数、および到達時間の差分を検出するシステムおよび方法
DE102006024470B4 (de) * 2006-05-24 2015-07-09 Xignal Technologies Ag Umschaltbarer Phasenregelkreis sowie Verfahren zum Betrieb eines umschaltbaren Phasenregelkreises
DE102009061783B3 (de) * 2008-01-29 2018-08-09 Infineon Technologies Ag Prädiktions-Phasenregelschleifensystem
US8222932B2 (en) * 2010-02-23 2012-07-17 Agilent Technologies, Inc. Phase-locked loop with switched phase detectors
JP6790542B2 (ja) * 2016-01-06 2020-11-25 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体
US10084462B2 (en) * 2016-01-06 2018-09-25 Seiko Epson Corporation Circuit device, oscillator, electronic apparatus, and vehicle
GB2567463B (en) * 2017-10-12 2022-08-24 Communications Audit Uk Ltd Phase locked loop circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01223823A (ja) * 1988-03-03 1989-09-06 Nec Corp 位相同期発振回路
JPH05206845A (ja) * 1992-01-24 1993-08-13 Hitachi Ltd 位相同期回路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5199457A (ko) * 1975-02-28 1976-09-02 Hitachi Ltd
US4069462A (en) * 1976-12-13 1978-01-17 Data General Corporation Phase-locked loops
US4365211A (en) * 1980-10-31 1982-12-21 Westinghouse Electric Corp. Phase-locked loop with initialization loop
JPS5850827A (ja) * 1981-09-08 1983-03-25 Fujitsu Ltd フェーズ・ロック・ループ回路
US4511859A (en) * 1982-08-30 1985-04-16 At&T Bell Laboratories Apparatus for generating a common output signal as a function of any of a plurality of diverse input signals
GB2143385A (en) * 1983-07-13 1985-02-06 Plessey Co Plc Phase lock loop circuit
JPH0721943B2 (ja) * 1984-06-30 1995-03-08 株式会社東芝 デ−タ復調方式
US4593254A (en) * 1984-12-14 1986-06-03 International Business Machines Corp. VCO centering circuit
JPS63125471A (ja) * 1986-11-13 1988-05-28 小松フオ−クリフト株式会社 階段登はん用カ−トのブレ−キ連合装置
JPS63125471U (ko) * 1987-02-09 1988-08-16
JPH0748659B2 (ja) * 1987-12-22 1995-05-24 日本電気株式会社 位相同期発振器
GB2223136B (en) * 1988-03-28 1992-10-14 Plessey Co Plc Broad band vco control system for clock recovery
JPH0270124A (ja) * 1988-09-06 1990-03-09 Canon Inc Ｐｌｌ切替え回路
US5157355A (en) * 1988-09-13 1992-10-20 Canon Kabushiki Kaisha Phase-locked loop device having stability over wide frequency range
JPH02149018A (ja) * 1988-11-30 1990-06-07 Nec Eng Ltd 自動周波数制御回路
JP2720189B2 (ja) * 1989-03-03 1998-02-25 三洋電機株式会社 文字放送信号発生装置および文字放送信号受信機
JPH0541039A (ja) * 1991-08-06 1993-02-19 Sharp Corp タイミングパルス信号発生装置
FR2706229B1 (fr) * 1993-06-08 1996-08-02 Thomson Consumer Electronics Procédé d'amélioration de l'immunité au bruit d'une boucle à verrouillage de phase et dispositif mettant en Óoeuvre ce procédé.

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01223823A (ja) * 1988-03-03 1989-09-06 Nec Corp 位相同期発振回路
JPH05206845A (ja) * 1992-01-24 1993-08-13 Hitachi Ltd 位相同期回路

Also Published As

Publication number Publication date
KR19990036395A (ko) 1999-05-25
WO1997007594A1 (fr) 1997-02-27
US5982239A (en) 1999-11-09
JP3824172B2 (ja) 2006-09-20

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