JP2008529451A - 信号間の位相、周波数、および到達時間の差分を検出するシステムおよび方法 - Google Patents

Abstract

２つの信号間（１１８および１２０）の位相、周波数、および到達時間の差分を検出するシステムおよび方法であって、遅延およびジッタを最小にし、２つの信号（１１８および１２０）が実質的に同一であったときでも安定して動作する。システムは、２つのシングルエンド型チャージポンプ（１８８）、位相周波数検出（ＰＦＤ）回路（２８０）を含む。極性判定フリップフロップに供給される基準信号が、同期化される信号に対して先行しているとき第１ＰＦＤは安定している。極性判定回路に供給され同期化される信号が、基準信号に対して先行しているとき第２相補ＰＦＤ回路は安定しているが、反転極性出力を有する。極性選択論理回路（２８４）は、選択されたＰＦＤの極性判定もしくは非極性判定フリップフロップの活性化の間の遅延によって決定される期間において、最初に活性化されたＰＦＤが極性を制御することを保証する。

Description

本発明は、ディジタル信号処理の分野、より具体的には、本発明は、位相同期ループで用いられる改良されたディジタル位相周波数検出のための方法、装置、およびシステムに関する。

位相同期ループ（ＰＬＬ）は、基準周波数、または基準周波数の数分の１もしくは数倍の周波数に局所電圧制御発振器（ｌｏｃａｌ ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）を同期させる方法としてよく知られている。ＰＬＬ技術は、電子技術時代の非常に初期から使用され、例えばパーソナル・コンピュータ（ＰＣ）のような電子技術製品の重要部品として重要であり続けている。電子技術製品において、ＰＬＬは、規則的かつ同期化されたデータ処理を目的として、複数の構成要素を基準クロックに同期させるために用いられる。

図１に示されるＰＬＬ１００の基本構成単位は、位相検出器（ｐｈａｓｅ ｄｅｔｅｃｔｏｒ）１１２、ループフィルタ（ｌｏｏｐ ｆｉｌｔｅｒ）１１４、および電圧制御発振器（ＶＣＯ）１１６を含む。位相検出器１１２は、入力される基準信号（Ｆ_ＲＥＦ）１１８とＶＣＯ１１６で生成された局部信号（Ｆ_ＶＣＯ）１２０との位相差を比較する。その後、位相検出器１１２からの位相誤差出力信号１２１が、ループフィルタ１１４を通じて供給され、かつ戻されて、位相誤差信号（ｐｈａｓｅ ｅｒｒｏｒ ｓｉｇｎａｌ）１２１がゼロになるまでＶＣＯ１１６を調整する。例えば、ＶＣＯ１２０からの局所信号が、基準信号１１８に対して進んでいるのならば、位相検出器１１２は、逆相誤差信号１２１を送って、ＶＣＯ出力信号１２０が最終的に基準信号１１８と同期するまでＶＣＯ１１６を減速させる。もし、ＶＣＯ出力信号１２０が基準信号１１８に対して遅延しているのならば、位相検出器１１２は、正相誤差信号１２１を送って、ＶＣＯ出力信号１２０が基準信号１１８に追いつくまでＶＣＯ１１６を加速させる。最終的に、ＶＣＯ１１６は基準信号１１８に対して常に同期することになる。そして、同期化が発生しているときは、ロック状態にあるといわれる。

周波数誤差と位相誤差を共に検出でき、ただ１つの動作点を有しており、通常ディジタル位相周波数検出器（ＰＦＤ）と呼ばれている位相検出器１１２がよく用いられる。ＰＦＤの使用は、基準周波数に対して初期的に遠く離れた周波数のＶＣＯ出力を基準周波数にロックさせることを可能にする。チャージポンプ出力を有した基本ＰＦＤ２８０は図２に示され、基準フリップフロップ１２２、ＶＣＯフリップフロップ１２４、およびＡＮＤ論理ゲート１２６を含んでいる。基本ＰＦＤ２８０は２つの出力を生成し、一の出力は、ソース・チャージポンプ（ｓｏｕｒｃｉｎｇ ｃｈａｒｇｅ ｐｕｍｐ）がＶＣＯの周波数を高めることができるようにするために使われることができ、他の出力は、シンク・チャージポンプ（ｓｉｎｋｉｎｇ ｃｈａｒｇｅ ｐｕｍｐ）がＶＣＯの周波数を引き込むことができるように使われることができる。

理想的には、２つの周波数が同期化されたとき、チャージポンプ出力を有するＰＦＤ２８０が基本的に何もしないように、ＰＬＬ１００は動作するべきである。しかしながら、チャージポンプ出力を有するＰＦＤ２８０には、“不感帯（ｄｅａｄ ｚｏｎｅ）”と呼ばれるよく知られた問題がある。この問題の複数の成因については、後に詳しく議論する。不感帯の問題は、仮にチャージポンプ出力を有するＰＦＤ２８０への信号が正確に同期化された場合、顕著なジッタ（ｊｉｔｔｅｒ)を示すＶＣＯとして現れてくる。実際に使われている回避策は、チャージポンプ出力を有するＰＦＤ２８０のリセット経路に遅延を導入し、フリップフロップリセット時間を遅くするか延ばすことによって不感帯を回避することである。この対処法の問題は、同期化できるクロック・レートが、フリップフロップの最大スイッチングスピードの数分の１にしかならないことである。

例えば、０．３５μｍ線幅シリコン製造技術で作られた典型的な自己トグル型フリップフロップは、約８００ＭＨｚでトグルすることができる。このフリップフロップを用いたＰＦＤの最大動作スピードは、しかしながら、不感帯を避けるために導入された遅延のために４００ＭＨｚ未満に制限される。ＰＣのクロックスピードは、不感帯の回避策が問題を引き起こすスピードに近づいている、あるいはより高価な製造技術への転換を要求している。

そして最悪にも、不感帯の問題は解決されるのではなく、ただ回避されるのみであり、それによって常にＰＦＤが不感帯に踏み込みジッタの問題を引き起こす余地がある。不感帯によるジッタの問題は、ＰＣのシステムがクロックのエッジごとに順に動作する、ＰＣのクロックのアプリケーションで特に問題になる。１つのクロックのジッタは、命令またはデータを誤って実行させる可能性があり、ＰＣが誤りとクラッシュから決して復旧できなくなる。

必要とされているのは、既存の高価ではない製造手順を用いたＰＦＤを使用して、より高い周波数クロック・レートが同期化されるために人為的な遅延を導入する必要がなく、不感帯によるジッタ問題を完全に取り除きこれを発生させないように、不感帯によるジッタ問題をきっぱりと解決する、位相および周波数の差分を検出する方法である。

出願書類の相互参照
本出願は、ダブリュ・ティー・リン（Ｗ．Ｔ．Ｌｉｎ）によって２００５年２月２日に出願され「平衡ディジタル位相周波数検出器」と題された暫定的な米国出願第６０／６４９，２３３号、そしてまたダブリュ・ティー・リン（Ｗ．Ｔ．Ｌｉｎ）によって２００５年４月７日に出願され「最適な不感帯動作特性を有する位相同期ループ」と題された暫定的な米国出願第６０／６５４，８３５号、およびもう一つの、ダブリュ・ティー・リン（Ｗ．Ｔ．Ｌｉｎ）によって２００５年５月６日に出願され、同じ題名で「最適な不感帯動作特性を有する位相同期ループ」と題された暫定的な米国出願第６０／６７８，８４１号に関し、その優先権を主張するものであり、その全内容および要旨は、これによって参照して全体的に併合されている。

発明の開示
本発明は、２つの信号間の位相、周波数、および到達時間の差分を検出するシステムと方法を与え、遅延とジッタを最小化し、２つの信号が実質的に同一である場合においても安定した動作をする。つまり、前記の方法は、先行技術の位相周波数検出器のいわゆる“不感帯”問題を克服した。

好適な実施例３３０において、本発明は、シングルエンド型チャージポンプ（ｓｉｎｎｇｌｅ−ｅｎｄｅｄ ｃｈａｒｇｅ ｐｕｍｐ）出力を有する２つの位相周波数検出（ＰＦＤ）回路を含む。第１ＰＦＤ２８０は、ＰＦＤ２８０の極性判定フリップフロップへ供給されている信号が、非極性判定フリップフロップへ供給される信号に対して先行している限りは安定して動作する。第２相補（ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＰＦＤ２８２回路は、ＰＦＤ２８０の極性判定フリップフロップへ供給されている信号が、非極性判定フリップフロップへ供給される信号に対して先行している限りは安定して動作するが、第１ＰＦＤ２８０に対して出力極性が反転される。極性判定信号として基準信号が第１ＰＦＤ２８０へ、そして極性判定信号として同期化される信号が第２相補ＰＦＤ２８２へ供給される。極性選択論理回路２８４が、最初に活性化したＰＦＤからの極性信号がシングルエンド型チャージポンプ１８８用の最終極性入力信号３０７を制御する極性信号として供給されることを保証する。最終極性信号３０７を制御するためにどちらのＰＦＤが選ばれたとしても、極性判定および非極性判定フリップフロップが活性化している間の遅延により決まる期間においてイネーブル回路がシングルエンド型チャージポンプを活性化する。その結果は、２つの信号が実質的に同一のときでさえ、安定した動作をする、位相周波数到達時間の検出器となる。

本発明の位相周波数到達時間の検出器は、位相同期ループの電圧制御発振器の制御に適している。

本発明のこれらと他の特徴が、次の複数の図を参照することで詳細に説明される。

図面の簡単な説明
図１は、基本的な先行技術の位相同期ループ（ＰＬＬ）の図である。

図２は、基本的な先行技術の位相周波数検出器（ＰＦＤ）の図である。

図３は、位相周波数検出器（ＰＦＤ）の理想的な伝達特性を示すグラフである。

図４は、理想的なＰＦＤの動作を示すグラフである。

図５は、典型的なＰＦＤの出力特性を示すグラフである。

図６は、理想的なＰＦＤの伝達特性を示すグラフである。

図７は、不感帯を有するＰＦＤの伝達特性を示すグラフである。

図８は、遅延誤差を有する伝達特性を示すグラフである。

図９は、電圧チャージポンプとして構成されたトライステート出力を示す図である。

図１０は、基本的な先行技術のダブルエンド型チャージポンプ出力を示す図である。

図１１は、基本的な先行技術の図１０に説明されたＰＦＤのタイミング図である。

図１２は、基本的な先行技術の図１０に説明されたＰＦＤの伝達特性を示す図であり、負のグリッチを示す。

図１３は、シングルエンド型チャージポンプ出力を有する先行技術の基本ＰＦＤ回路の図である。

図１４は、図１３で説明された先行技術の基本的なＰＦＤのタイミング図である。

図１５は、図１３で説明されたシングルエンド型チャージポンプ出力を有する先行技術の基本ＰＦＤの伝達特性を示すグラフである。

図１６は、シングルエンド型チャージポンプ出力を有する相補ＰＦＤ回路を示す図である。

図１７は、図１６で説明された相補ＰＦＤのタイミング図である。

図１８は、図１６で説明されたシングルエンド型チャージポンプ出力を有する相補ＰＦＤの伝達特性を示すグラフである。

図１９は、本発明の不感帯を有する平衡位相周波数検出器（ＢＰＦＤ）回路の実施例を示す図である。

図２０は、図１９で説明されたＢＰＦＤにおける遅延時間の不整合の効果を示すタイミング図である。

図２１は、電圧チャージポンプにバイアス電圧を供給するための直流増幅器として構成するオペアンプを示す図である。

図２２は、電圧チャージポンプにバイアス電圧を固定するための積分器として構成するオペアンプを示す図である。

図２３は、到達時間の検出器を有するＰＬＬを示す図である。

図２４は、位相検出器としての混合器を示す図である。

図２５は、第２実施例として、到達時間の検出器としての不感帯と線形状態を有しない典型的なＢＰＦＤを示す図である。

図２６は、第２実施例として、到達時間の検出器としての不感帯と線形状態を有しない典型的なＢＰＦＤの出力伝達特性を示す。

図２７は、不感帯を有しないＢＰＦＤの伝達特性を示す。

図２８は、第３実施例として、不感帯を有しないＢＰＦＤの図を示す。

図２９は、図２８の不感帯を有しないＢＰＦＤで用いられるイネーブル信号幅を抑制する回路の図である。

図３０は、第４実施例として、不感帯と線形状態のないＢＰＦＤの図を示す。

図３１は、それぞれのＰＦＤの誤差を含んだ非極性判定フリップフロップからの極性出力信号用いたＢＰＦＤの伝達特性を示す。

図３２は、第５実施例として、不感帯と線形状態を含まないＢＰＦＤの図を示す。

図３３は、第６実施例として、不感帯を含まないＢＰＦＤの図を示す。

発明を実施するための最良の形態
本発明は、遅延とジッタを最小化し、２つの信号が実質的に同一である場合においても安定した動作を有する、２つの信号間の位相、周波数、および到達時間の差分を検出するシステムと方法に関する。つまり、前記方法は、先行技術の位相周波数検出器のいわゆる“不感帯”問題を克服する。

本発明の概念を理解するために、位相同期ループ（ＰＬＬ）に関する不感帯問題を理解することが役立つ。

雑音（ｎｏｉｓｅ）がなく、図１の基本的なＰＬＬ１００がロック状態にある理想的な世界に我々はいることを想定する。電圧制御発振器（ＶＣＯ）１１６は、常に入力基準信号１１８に同期しているから、位相周波数検出器１１２への２つの入力信号は、常に同時に到達する。結果的に、雑音のないＰＬＬ１００がロック状態にあるときは、補正措置は必要ないから、ＰＦＤ１１２は何もしない。したがって、理想的には、雑音のないＰＬＬ１００システムがロック状態にあるときは、ＰＦＤ１１２は常に文字通り死んでいるはずである。この状態は、通常“ＰＦＤ１１２は不感帯にある”といわれる。理論的には、不感帯は両方の入力信号が同時に到達するときの時間上におけるただ一点で起きる。理論的には、それは信号間の到達時間の差分ゼロ点がある場合のみ起こる。実際には、スルーレート（ｓｌｅｗ ｒａｔｅ）の制限と論理ゲートの入力閾値要求により、不感帯は１点ではなく、到達時間の差分の小領域に渡って現れる。理想的には、論理ゲートはハイの状態かローの状態の２つの出力状態をとることができる。しかしながら、スルーレートの制限によって論理デバイスが２つの状態を切替えるのに時間がかかり、２つの望ましいＨまたはＬ状態の間には、望まれない過渡状態が常に存在する。過渡状態はかなり望ましくはないが避けることはできない。論理デバイスへの入力が、ＬからＨへもしくはＨからＬへ状態が変わりつつあるとき、入力が接地電位を超えて上昇もしくはＶ_ＣＣの下方に下降し始めても論理デバイスはすぐには応答しない。論理デバイスは、入力信号の状態の変化を認識し措置を講じる前に、入力電圧がある閾値を交差するまで待つ必要がある。入力が閾値を交差する前までのこの過渡状態の間において、論理デバイスの出力は現在の状態を維持する。到達時間の差分ゼロの点を不感帯に拡大するのは、この不活性時間もしくは論理デバイスの無駄時間である。

雑音の付加があったとしても、ＰＬＬ１００システムの性能は、この理想図から離れすぎるべきではない。ＰＦＤ１１２は、ほとんど常に到達時間の差分ゼロ点（ｚｅｒｏ ａｒｒｉｖａｌ−ｔｉｍｅ ｄｉｆｆｅｒｅｎｃｅ ｐｏｉｎｔ）にとどまるべきであり、雑音による摂動を補償するために小さな補正出力パルスを時折送信する。理論的には、到達時間の差分ゼロの点は、ＰＦＤ１１２において最も安定な動作点であり、ＶＣＯ１１６に対して最も少ない数の補正パルスを生成する。結果として、ＶＣＯ１１６の位相雑音は、最小になるはずである。

しかしながら、実際はこのようにならない。一度、実際のＰＬＬが到達時間の差分ゼロ点になるとＶＣＯは著しいジッタを示す。この問題は、通常“不感帯問題”といわれる。結果として、設計技術者は通常、ＰＬＬ１００の理想動作点になると推定される、不感帯から離れるように教えられる。不感帯問題を解決あるいは回避するためのかなりの数の試みがなされてきたが、問題を完全に処理したものは現れていない。例えば、“改良されたリセット機構を備えた高周波位相周波数検出器”と題された米国特許６８２２４８４号には、位相周波数検出器の動作点を不感帯から押し出すために単にリセットパルスを延ばすことで不感帯問題を扱う一般的な方法が説明されている。これは、不感帯のジッタ問題を最小にするが、そのような解決法はＰＦＤを遅くしまたＶＣＯに入力される位相雑音が大きく増加する著しい不利益がある。

あるいはローム社によって作られたＰＬＬシステム用のＶＣＯ＋位相比較器ＩＣであるＢＵ２３７４ＦＶのデータシートにあるように、到達時間の差分ゼロ点の周りに＋／−２．５ｎｓｅｃの窓を作るためにシュミット・トリガ回路入力を用いて、到達時間の差分が小さくゼロ付近のときにはＰＦＤの動作を停止させる。窓はＰＦＤ出力駆動のスルー時間の２倍と等しくもある。結果として、このＰＦＤには３つの安定出力状態、Ｈ（Ｖ_ＣＣ）状態、Ｌ（接地）状態、およびオフ状態のみがある。すぐに分かるように、理想的なＰＦＤは、ＰＦＤが３つの状態、Ｈ（Ｖ_ＣＣ）状態、Ｌ（接地）状態、および線形状態で動作することを要求する。線形状態の欠如および線形状態の大きなオフ状態による置き換えで、ローム社によって開発されたこのＰＦＤは、ＶＣＯに対しより多くの雑音を作り出す。なぜならこのＰＦＤの出力は、常にＶ_ＣＣへもしくはグランドへと揺れ動くことによって補正電圧がいつも高く、ＰＬＬがロック状態にあるときに一番よく起こる小さな位相誤差を検出し補正することができなくなるからである。結果として、ＶＣＯは決して正確にロックされず、ＶＣＯ信号の位相は、大きな窓の中を大きく変動する可能性があり、位相雑音と位相ジッタの両方ともいつも高くなる。

不感帯問題の他の解決策は、米国特許６１５７２１８号に“不感帯のない位相周波数検出”と題して詳述されている。この特許は、両方のチャージポンプが同時にオンされるのを防止することにより不感帯を回避することを教えている。それは不感帯を回避する効率的な方法ではあるが、著しい伝播遅延を導いてしまい、ちょうどローム社の設計のように小さな位相誤差の検出と補正には非効率的である。

ＰＦＤにおける不感帯の回避の４０年は、理論面の食い違いに起因する不感帯問題の本質の理解の欠如に端を発する。不感帯問題の本質が理解されたときのみ、問題が最終的に解決し得る。

不感帯問題を理解するには、はじめにＰＦＤの特性を理解しなければならない。チャージポンプ出力を有するＰＦＤ２８０の理想概念出力特性が図３のように示され得る。この図において、チャージポンプ出力を有するＰＦＤ２８０の出力電圧は、３つの線分１３０、１３２、および１３４に特徴付けることができる。位相差が＋２πより大きいときは、チャージポンプの出力はＶ_ＣＣ１３０の一定の電源電圧にとどまり、位相差が−２πより小さいときは、チャージポンプの出力は一定のゼロ接地電圧１３２にとどまり、そして位相差が＋２πと−２πの間のときは、チャージポンプの出力電圧はＶ_ＣＣ／（４π）１３６の一定傾斜をもつ直線１３４になる。この一定傾斜は、ＰＦＤの利得ともいわれ古典的なＰＬＬ解析において、ループ利得とＰＬＬの振る舞いを判定する上で非常に重要な要因となる。チャージポンプ出力を有するＰＦＤ２８０の利得は、Ｖｏｌｔ／ｒａｄを単位にもつ。図３は、教科書類に載っている、誰もが自分のＰＦＤに期待する理想的な出力特性を示しているグラフである。ＰＬＬがロックの状態にあるとき、理想的には、２つの入力信号からの位相差はゼロになるはずで、それによってチャージポンプ出力を有するＰＦＤ２８０の出力は伝達特性の中央にとどまるはずであり、そしてそこがチャージポンプ出力を有するＰＦＤ２８０の唯一の安定動作点になるはずでもある。チャージポンプ出力を有するＰＦＤ２８０の出力は、位相差がゼロでチャージポンプ出力を有するＰＦＤ２８０の利得がこの時点でまだＶ_ＣＣ／（４π）のとき、理想的にはＶ_ＣＣ／２１３８である。

図４は、図２に示されるようなダブルエンド型チャージポンプ（ｄｏｕｂｌｅ−ｅｎｄｅｄ ｃｈａｒｇｅ ｐｕｍｐ）出力を有した理想的な基本ＰＦＤ２８０の動作を説明する図である。この図において、基準信号Ｆ_ＲＥＦ１１８は、等間隔にとられた時間Ｒ１ １４０、Ｒ２ １４２、Ｒ３ １４４、Ｒ４ １４６、Ｒ５ １４８、そしてＲ６ １５０に到達すると仮定される。最初のＶＣＯ信号Ｖ１ １５２が到達するとき、それはわずかにＲ１ １４０よりも遅れると仮定すると、アップ出力がＶＣＯ１１６を加速するためにＲ１ １４０から始まりＶ１ １５２で終わる最終的な補正パルスを送出する。補正パルスはローパスフィルタ１１４によってフィルタにかけられ、ＶＣＯ１１６を滑らかに加速するために補正パルスを減速する。第２ＶＣＯ信号Ｖ２ １５４が到達するとき、その到達時間はＲ２ １４２に近づくはずで、それによってアップ出力はＲ２ １４２に始まりＶ２ １５４に終わる、より小さな最終的な補正パルスを再び送出する。そして第３ＶＣＯ信号Ｖ３ １５６が到達するとき、それが最終的に基準信号と同期すると仮定すると、第３ＶＣＯ到達に対する最終的な補正出力は無くなる。

さて、ＶＣＯ上に雑音による摂動があることを想定する。そうすると、Ｖ４ １５８がＲ４ １４６に対してわずかに先行する。ダウン出力はＶ４ １５８に始まりＲ４ １４６に終わる小さな補正パルスを送出することで、ＶＣＯを減速し望ましくはＶＣＯの第５到達Ｖ５ １６０の時点とその後において両信号は同期状態に戻る。

さて、第６到達Ｒ６ １５０の後に基準信号が突然消えることを想定する。Ｖ７ １６４が到達するとき、基本ＰＦＤ２８０はダウン出力をイネーブルすることでＶＣＯの周波数を単に押し下げる。そして、それはどれだけの数のＶＣＯ信号が続いて到達するかにかかわらず、ＶＣＯの周波数を押し下げ続ける。

それゆえにＰＦＤ２８０がそれ自身、それぞれの信号の到達時間について気にしないことは明らかで、到達Ｖ１ １５２、Ｖ２ １５４、Ｖ３ １５６、Ｖ４ １５８・・・の間、もしくは到達Ｒ１ １４０、Ｒ２ １４２、Ｒ３ １４４、Ｒ４ １４６の間のタイミング関係は、ＰＦＤ２８０の出力とはまったく関係がない。換言すれば、それぞれの信号の位相および周波数はＰＦＤ２８０の出力とは関係がない。ＰＦＤ２８０が気にする唯一のことは、２つの入力信号間の到達時間の差分Ｒ１−Ｖ１，Ｒ２−Ｖ２，Ｒ３−Ｖ３，Ｒ４−Ｖ４と、信号が到達する順序である。到達時間の差分が、チャージポンプ出力を有するＰＦＤ２８０の出力を判定する唯一の要因である。

したがって、実際にはチャージポンプ出力を有するＰＦＤ２８０は、図３に示すように理想的な出力特性と非常に近い振る舞いをするが、その動作原理は我々が考えていたのとは非常に異なっている。実際には、チャージポンプ出力を有するＰＦＤ２８０の出力特性の傾きは、単にチャージポンプのスルーレートで決まり、入力における位相差とは関係がなく、水平軸は２つの信号間の位相差の代わりに到達時間の差分となるべきある。チャージポンプを備えた基本ＰＦＤ２８０の出力特性は図５のように示されるはずである。

ＰＦＤ２８０のアップ出力が真のとき、それはＰＦＤ２８０が基準信号１１８が先に到達したと判断したことを意味するだけである。ＰＦＤ２８０はＶＣＯ１２０からの信号に比べて基準信号１１８の周波数が高いか否かもしくは基準信号１１８の位相が早いか否かを本当は認識していないか、気にしていない。基準信号１１８の周波数は、実をいうとＶＣＯ１２０からの信号に比べて低いこともあり得る。しかし、基本ＰＦＤ２８０はそれでもＶＣＯ１１６を加速させるためにアップ出力を出す。

信号の到達時間は、信号の振幅、周波数、および位相の関数である。それはとても複雑な現象で解析は容易ではない。到達時間を解析する唯一の方法は、統計学の手法を用いることである。到達時間は、雑音源がガウス分布であるならば、ポアソン分布に支配される確率過程として特徴付けられる。ＰＬＬがロックされる前には、ＰＦＤへの２つの信号は無関係である。ＰＬＬが最終的にロックされたとき、ＰＦＤへの２つの入力信号はある程度関係をもつ。この過程の解析は、たいがいの技術者の能力を超えている。

チャージポンプは、ディジタル論理デバイスであるので、ＰＦＤ２８０のアップ出力が真のとき、それはローパスフィルタ１１４の電圧を汲み上げるためにソース・チャージポンプをオンする。そしてソース・チャージポンプ出力は、理想的には最後まで電源電圧Ｖ_ＣＣ１３０にとどまる。ＰＦＤ２８０のダウン出力が真のときは、それはローパスフィルタ１１４の電圧を引き込むためにシンク・チャージポンプをオンする。そして、シンク・チャージポンプ出力は、スルーレートによる制限により、基準信号１１８とＶＣＯ１２０からの信号の間の到達時間の差分が小さすぎて、チャージポンプ出力が電源電圧Ｖ_ＣＣ１３０もしくはゼロ接地電圧１３２に到達する時間がないときを除いて、理想的には最後までゼロ接地電圧１３２にとどまる。結果的に、チャージポンプ出力を備えたＰＦＤ２８０の出力特性の傾き１７２は、単にチャージポンプのスルーレートで判定される。

結果的に、チャージポンプ出力を備えたＰＦＤ２８０の出力は、図３におけるＰＦＤの概念的理想特性の代わりに図５におけるように特徴付けられるはずである。なぜなら、チャージポンプ出力を備えたＰＦＤ２８０出力は２πを認識しないからである。ＰＦＤ２８０は、ただ到達時間の差分を認識しているだけである。チャージポンプ出力を備えたＰＦＤ２８０の出力は、到達時間の差分が＋Ｖ_ＣＣ／（２＊スルーレート）１６８より大きい場合はＶ_ＣＣ１３０、あるいは到達時間が−Ｖ_ＣＣ／（２＊スルーレート）１７０より小さい場合は接地ゼロボルト１３２のどちらかになる。チャージポンプ出力を備えたＰＦＤ２８０出力の出力電圧は、到達時間の差分が＋／−Ｖ_ＣＣ／（２＊スルーレート）の範囲にあるとき、Ｖ_ＣＣと０の間にある。そしてチャージポンプ出力は、ＰＬＬ１００がロック状態でかつＰＦＤ２８０への両入力信号が同時に到達するとき、一定のＤＣバイアス電圧、理想的にはＶ_ＣＣ／２ １３８にバイアスされる。この理想的なＶ_ＣＣ／２ ＤＣ電圧１３８は、チャージポンプ出力を備えたＰＦＤ２８０の理想的な動作点とも呼ばれる。理想的なチャージポンプ出力を備えたＰＦＤ２８０出力は、それゆえに３つの状態、Ｈ（ハイ）状態１３０、Ｌ（ロー）状態１３２、および線形状態１３４のみを有する。時間Ｖ_ＣＣ／（２＊スルーレート）１６８は、チャージポンプが理想動作点から電源のどちらかの端に移るのにかかる時間であることから、チャージポンプのスルータイム（ｓｌｅｗ ｔｉｍｅ）１６８と呼ばれる。

ＰＬＬ１００がロック条件にある場合、２つの入力信号間の到達時間の差分はほぼゼロで、位相雑音によって到達時間の差分ゼロ点１７８の付近をわずかに変動し得る。そしてチャージポンプ出力を備えたＰＦＤ２８０の出力は、ＤＣバイアス電圧の付近をわずかに変動するはずである。チャージポンプがＶ_ＣＣ／２ １３８の理想動作点上でバイアスされていると仮定すると、到達時間の差分が大きいときチャージポンプ出力を備えたＰＦＤ２８０の出力は、Ｖ_ＣＣ／２ １３８の理想動作点から＋Ｖ_ＣＣ／２または−Ｖ_ＣＣ／２を超えて行くことはない。チャージポンプ出力を備えたＰＦＤ２８０の利得は、チャージポンプ出力電圧および一定バイアス電圧１３８の間の電位差として単純に定義され、ボルトの単位を持ち、それによって理想動作点上でバイアスされたこのチャージポンプ出力を備えたこのＰＦＤ２８０において２つの信号が同時に到達したとき位相検出器の利得はゼロであり、到達時間の差分が大きいとき利得は＋／−Ｖ_ＣＣ／２となるはずである。Ｖ_ＣＣ／２ １３８の動作点は、理想動作点上でバイアスされたチャージポンプ出力を備えたこのＰＦＤ２８０にとって唯一の安定動作点である。そしてもしＰＬＬ１００システムにおいて雑音がなければ、チャージポンプ出力を備えたＰＦＤ２８０は、ＰＬＬ１００がロックしているとき理想動作点１３８上にとどまり永久に死んでいるはずである。なぜならこの点上でチャージポンプ出力を備えたＰＦＤ２８０の利得はゼロだからである。

チャージポンプ出力を備えたＰＦＤ２８０の理想的な伝達特性は図６のように示される。チャージポンプ出力を備えたこのＰＦＤ２８０の利得は、到達時間の差分がＶ_ＣＣ／（２＊スルーレート）１６８より大きいとき、Ｖ_ＣＣ／２ １７４（正のハイ状態）になり、到達時間の差分が−Ｖ_ＣＣ／（２＊スルーレート）１７０より小さいとき、−Ｖ_ＣＣ／２ １７６（負のハイ状態）になり、到達時間の差分が−Ｖ_ＣＣ／（２＊スルーレート）１７０から＋Ｖ_ＣＣ／（２＊スルーレート）１６８の間を変化するとき、チャージポンプ出力を備えたＰＦＤ２８０の利得は、−Ｖ_ＣＣ／２から＋Ｖ_ＣＣ／２ １７３（線形状態）を変化し得る。そして両信号が同時に到達し、ＶＣＯ１１６を補正するためにチャージポンプ出力を備えたＰＦＤ２８０からＡＣ出力が必要ないとき、チャージポンプ出力を備えたＰＦＤ２８０の利得は単にゼロになる。到達時間の差分ゼロ点１７８は、ＡＣ出力のないただ一つの点であるはずである。しかしながら実際にはスルーレート制限により生じる不活性時間（無駄時間）と、前に説明したような論理ゲートの入力閾値要求のために、不感帯１７５が到達時間の差分ゼロ点１７８の周囲に現れ、チャージポンプ出力を備えたＰＦＤ２８０に対して余分なオフ状態を作り出す。結果的に図７に示すように、不感帯がチャージポンプ出力を備えたＰＦＤの伝達特性を変えることになる。チャージポンプ出力を備えたＰＦＤ２８０の利得は、正のハイ状態１７４、負のハイ状態１７６、線形状態１７３、および不感帯オフ状態の４つの異なった出力状態を有する。

論理デバイスのスルーレート１７２は、入力がＨからＬもしくはＬからＨに変化するとき、どれくらいの速さで論理デバイスが状態を変えられるかを判定する。スルーレート１７２は、ふつう過渡状態の間に切替えられる電流の量で決められる。過渡状態の間に切替えられる電流が多ければ多いほど、要する時間も多くなりスルーレート１７２も遅くなる。ＩＣ内部の論理デバイスにとって、出力ドライバ（ｏｕｔｐｕｔ ｄｒｉｖｅｒ）はより大きな負荷を駆動する必要があるため、ふつうスルーレート１７２の判定要素となる。ＩＣ内部の普通のＣＭＯＳゲートの切替え電流は、出力ドライバの切替え電流が通常ｍＡのオーダーであるのに対し、通常μＡのオーダーである。結果的にＶ_ＣＣ／（２＊ＳＲ）１６８のスルータイムは、出力ドライバのスルーレート制限によって主に決まっている。しかし、無駄時間Ｔ_ｄｅａｄ１７９はすべての部分で決まり、スルータイムＶ_ＣＣ／（２＊ＳＲ）１６８はふつう無駄時間Ｔ_ｄｅａｄ１７９より数倍大きい。典型的なＣＭＯＳゲートでは、スルータイムＶ_ＣＣ／（２＊ＳＲ）１６８は駄時間Ｔ_ｄｅａｄ１７９の約３倍で、スルータイムＶ_ＣＣ／（２＊ＳＲ）１６８と駄時間Ｔ_ｄｅａｄ１７９の双方とも論理ゲートの設計により大きく変化し得る。

不感帯１７５によって作られるオフ状態は、ＰＬＬ１００システムにとって必ずしも悪いわけではない。ＶＣＯ１１６の位相雑音が重要となる応用、例えば隣接チャネルからの干渉を低減するために低い位相雑音を有するＶＣＯ１１６を必要とする携帯電話では、チャージポンプ出力を備えたＰＦＤ２８０はＶＣＯ１１６に対してより少なくて小さい補正パルスを生成するため、不感帯１７５がＶＣＯ１１６の位相雑音を大幅に減らすことができる。しかしクロック生成器のような応用では悪い。なぜならばＶＣＯ１１６が不感帯１７５内を動き回ることを許し、ＶＣＯ１１６のジッタが増加し得るからである。不感帯１７５によって引き起こされる最大の問題は、ループフィルタ１１４に非常に大きなキャパシタ１８４が必要になることである。不感帯を有するチャージポンプ出力を備えたＰＦＤ２８０において、チャージポンプ出力を備えたＰＦＤ２８０は、ループフィルタに対してまったく補正出力を送出することなく長時間何もしないことがあり得るので、チャージポンプからの補正電圧をまったく必要としない、長時間安定的なＶＣＯ周波数を維持するために、大きな時定数と大きな容量のキャパシタ１８４を備えることが避けられない。一方、不感帯１７５を有しないチャージポンプ出力を備えたＰＦＤ２８０においては、ほぼ毎回の比較サイクルでチャージポンプは定期的にループフィルタを充電もしくは放電することになるので、ループフィルタの時定数は小さくすることができ、またキャパシタ１８４の容量も小さくすることができる。不感帯１７５が大きくなればなるほど、大きな容量のキャパシタが必要である。これは大きなキャパシタを組み込むことが難しい上ＩＣのコストも著しく増大するために、通常キャパシタがＩＣ内部に組み込まれるＰＣのクロックＩＣに対しては当然問題となる。

理論上は、不感帯１７５は望まれない動作状態ではあるが、通常は害を及ぼさないし、いくつかの場合においては有益になることもある。それでも設計技術者は不感帯１７５を最小値にまで減らすために、必要なことは何でもすべきである。理想的には図５に示すように、チャージポンプ出力を備えた完全なＰＦＤは、３つの出力状態、Ｖ_ＣＣ（Ｈ）１３０状態、接地（Ｌ）１３２状態、および線形状態１３４のみを有するはずである。不幸にもすぐに分かるように線形状態１３４を失うことなく、実際の回路で不感帯１７５を完全に消し去るのは非常に困難である。

それゆえに位相検出器利得のための従来定義は、チャージポンプ出力を備えたＰＦＤ２８０を解析するためにはもはや使うことができないことは明らかである。第一にチャージポンプ出力を備えたＰＦＤ２８０の利得は入力信号の位相情報とはもはや関連がないため、従来定義されたＶｏｌｔ／ｒａｄの代わりにＶｏｌｔの単位を有する。第二にチャージポンプ出力を備えたＰＦＤ２８０の利得は、チャージポンプ出力を備えたＰＦＤ２８０と、理想的にＶ_ＣＣ／２ １３８上でバイアスされて、入力信号の到達時間の差分がゼロのときの出力電圧でもあるチャージポンプ出力のＤＣバイアス電圧の間との電位差として定義されるべきである。結果として、チャージポンプ出力を備えたＰＦＤ２８０の利得は一定にならず、すぐに分かるようにチャージポンプ出力を備えたＰＦＤ２８０の利得は、非常に小さい到達時間の範囲で０から無限大にすばやく変化する可能性すらある。ＰＬＬ１００が取得（ａｃｑｕｉｓｉｔｉｏｎ)モードにあるとき、チャージポンプ出力がＶ_ＣＣ／２ １３８の理想動作電圧上でバイアスされているのなら、チャージポンプ出力を備えたＰＦＤ２８０の利得は単純に＋／−Ｖ_ＣＣ／２である。なぜならこの期間中には２つの信号間の到達時間の差分が大きいからである。ＰＬＬ１００がロック状態にあるとき、チャージポンプ出力を備えたＰＦＤ２８０の利得は、入力信号の位相雑音とチャージポンプのスルーレート１７２によって決まる。位相の雑音が高くなれば高くなるほど、雑音が基準信号から来るか、あるいはＶＣＯ１１６から来るかとは関係なく利得が高くなる。それゆえに低い雑音システムを正しく動作させるためには、チャージポンプ出力のスルーレート１７２は可能な限り高くしなければならないことは明らかである。したがってチャージポンプ出力を備えたＰＦＤ２８０の利得は、よく設計されたＰＬＬ１００において一定ではなく−Ｖ_ＣＣ／２から＋Ｖ_ＣＣ／２の間を変化するはずである。第三に各信号の到達時間は、ポアソン分布に支配される確率過程である。結果的にチャージポンプ出力を備えたＰＦＤ２８０の利得は、ループがロックされているとき、統計学の手法によってのみ計算することができる。

チャージポンプ出力を備えたＰＦＤ２８０の利得をどのように計算するかを調べる前に、チャージポンプ出力を備えたＰＦＤ２８０の利得は、オシロスコープを用いて単純に計測することによって見出すことができる可能性がある。ＰＬＬ１００がロックしているときチャージポンプからの出力は、一定ＤＣバイアス電圧上にとどまるはすで、ときどき雑音により出力電圧がＤＣバイアス電圧から急上昇あるいは急降下するので、チャージポンプ出力を備えたＰＦＤ２８０の利得は、立ち上がりエッジトリガからＤＣバイアスを差し引いたものを用いてオシロスコープへのチャージポンプ出力の出力信号の最大安定トリガ電圧として、また立ち下がりエッジトリガからＤＣバイアスを差し引いたものを用いてオシロスコープへのチャージポンプ出力の出力信号の最小安定トリガ電圧として計測できる。この計測方法では、もし２つの計測結果の絶対値が等しくなければ、チャージポンプ出力を備えたＰＦＤ２８０の利得は２つの異なった値をとり得る。すぐに分かるようにチャージポンプ出力を備えたＰＦＤ２８０が２つの異なった利得をもつことはきわめて正常なことである。チャージポンプ出力を備えたＰＦＤ２８０の利得を計測するこの方法は、実験結果と理論計算が正確に合致することが証明されている。

図６に示されているように、チャージポンプ出力を備えた理想的なＰＦＤ２８０の伝達特性において、到達時間の差分検出のための判定回路は理想的であると仮定されているので、２つの信号は常に同じ遅延で判定回路に到達し判定回路が誤りを犯すことは決してない。判定回路への２つの信号間にわずかな遅延差があることを想定すると、基準信号が判定回路へ到達するまでにはさらに時間がかかる。この場合、判定回路の判定に誤りがない限り、ループがロックされているときこの遅延の誤差は、基準信号が入力に早く到達するように単純に補償される。遅延誤差を有するチャージポンプ出力を備えたＰＦＤ２８０の伝達特性は、図８のように示される。この図において遅延の不整合を有するチャージポンプ出力を備えたＰＦＤ２８０の伝達特性は、チャージポンプ出力利得（ｔ−ｔ_{ｄｅｌａｙ}）１８１を有する理想ＰＦＤの伝達特性を単に偏移（ｓｈｉｆｔ）させた変形（ｖｅｒｓｉｏｎ）であり、到達時間の差分ゼロ点１７８は、もはや安定動作点ではなく新しい安定動作点ｔ_{ｄｅｌａｙ}１８０は、遅延を相殺するためにわずかに正の時間を有する点である。遅延の不整合を有するチャージポンプ出力を備えたＰＦＤ２８０は、それでもチャージポンプ出力を備えた理想的なＰＦＤ２８０と非常に似たような動作をする。到達時間の差分軸上のずれは、チャージポンプ出力を備えたＰＦＤ２８０の動作に影響しない。

チャージポンプ出力を備えたＰＦＤ２８０の特性を明らかにした後、不感帯問題に取り掛かる前にチャージポンプの動作についても明らかにする必要がある。チャージポンプは、回路が発明されて以来ＰＦＤ２８０の出力ドライバとして用いられてきた。チャージポンプを作るためには２種類の方法がある。１つの方法は、図９に示すようにディジタル論理回路でふつうに用いられるトライステート出力ドライバをチャージポンプとして使用することである。この種のチャージポンプは、電荷の源が電圧源であることからふつう電圧チャージポンプといわれる。電圧チャージポンプから汲み出す、あるいは電圧チャージポンプへ引き込まれる電荷量は、抵抗とトライステート出力ドライバにおけるバイアス電圧で決まる。抵抗１８２が充電もしくは放電のための電流の量を決める一方で、キャパシタ１８４はＶＣＯの調整電圧Ｖ_ＬＰＦ１８６およびシングルエンド型チャージポンプ１８８に対するバイアス電圧を同時に供給する。

トライステート出力ドライバは、イネーブル入力１９０と極性入力１９２の２つの入力信号を要求する。トライステート出力ドライバの出力は、ふつうイネーブルされるまでＨｉ−Ｚ状態（または開回路オフ状態）にある。イネーブルされたときは、トライステート出力ドライバへの極性入力信号によって、出力はＨ（Ｖ_ＣＣ）１３０またはＬ（接地）１３２のどちらかをとることができる。トライステート出力ドライバの出力は、Ｈｉ−Ｚ状態のとき通常Ｖ_ＣＣと接地の間の外部ＤＣ電圧源に接続される。それによってトライステート出力ドライバがイネーブルされて極性入力がＨのときトライステート出力ドライバから正の電流が流れ出すが、トライステート出力ドライバがイネーブルされて極性入力がＬのときは負の電流がトライステート出力ドライバへ流れ込む。結果として外部ＤＣ電圧源に接続されるトライステート出力ドライバは、電圧チャージポンプとして動作する。ここでの我々の応用において、ローパスフィルタのキャパシタ１８４は外部ＤＣ電圧バイアス源をチャージポンプ１８８に与える。キャパシタ１８４においてＶＣＯを制御するための安定的な制御電圧が成立するまで、チャージポンプ１８８はローパスフィルタのキャパシタ１８４から電流を汲み出すか、もしくは電流を引き込む。

チャージポンプを作るもう１つの方法は電流源を用いるものである。電流源からの出力電流はローパスフィルタの構成によっては影響を受けない。両方の種類のチャージポンプが広く用いられそれらの性能は同じであり、電圧チャージポンプはシングルエンド型チャージポンプとして使い易く充電および放電電流の量を容易に調整できるので、ここでは電圧チャージポンプだけを用いることにする。

チャージポンプはトライステート出力ドライバ１つ、もしくは電流を汲み出すか引き込むことができる電流源１つを用いて作ることができる。あるいは２つの独立したトライステート出力ドライバ、もしくは２つの独立した電流源でそのうちの１つは電流を汲み出すことだけができ、もう１つは電流を引き込むことだけができる。この文書の残りの部分では、電圧チャージポンプに単体トライステート出力ドライバ、もしくは電流チャージポンプに単体電流源を使用することをシングルエンド型チャージポンプと呼ぶことにし、電圧チャージポンプに２つの独立したトライステート出力ドライバ、もしくは電流チャージポンプに２つの独立した電流源を使用することをダブルエンド型チャージポンプと呼ぶことにする。シングルエンド型チャージポンプは、極性入力信号とイネーブル信号の２つの独立した入力を要求する。一方でダブルエンド型チャージポンプは、２つの独立したイネーブル信号を要求する。ダブルエンド型チャージポンプを用いて動作する基本ＰＦＤ２８０を図１０に示す。これは、ＰＦＤにおいて今日最も広く使われている設計であるので、この文書の残りの部分では“現在のＰＦＤ３３６”と呼ぶことにする。

さて、ＰＦＤ２８０とチャージポンプ１８８の特性とが明らかになった後に、我々はなぜ現在のＰＤＦ３３６に不感帯問題が起こるのかを理解する準備が整う。そうするために、図１０に示すような現在のＰＦＤ３３６に対する図１１に示すタイミング図を検討する必要がある。
１．基準信号１１８が先に到達する場合、それは基準Ｆ／Ｆ１２２の出力をトリガし、Ｈ状態に切替える。
２．基準Ｆ／Ｆ１２２のＨ出力は、ソース・チャージポンプ１９４をイネーブルして、レジスタ１８２とキャパシタ１８４で作られるＬＰＦへ電流を汲み出す。
３．ＶＣＯ信号１２０が最終的に到達するとき、それのＶＣＯ Ｆ／Ｆ１２４の出力をトリガしてＨ状態に切替える。
４．ＶＣＯ Ｆ／Ｆ１２４のＨ出力は、シンク・チャージポンプ１９４をイネーブルして、レジスタ１８２とキャパシタ１８４で作られるＬＰＦへ電流を引き込む。
５．Ｆ／Ｆ１２２と１２４の出力がともにＨ状態のとき、両方のＦ／ＦをクリアするためにＡＮＤ論理ゲートによってリセット信号１２８が生成される。
６．いくらか伝播遅延があった後、Ｆ／Ｆ１２２および１２４はともにリセットされ、チャージポンプ１９４および１９６はともにディスエーブルさＨｉ−Ｚ状態に戻る。
７．結果として、最終的な正の電流が汲み出されたので、現在のＰＦＤ３３６は次の到達順番に対して準備ができている。
８．ＶＣＯ信号１２０が先に到達するとき、フリップフロップ動作の順序が反転された場合を除いて、現在のＰＦＤ３３６は上と同じプロセスを繰り返す。そしてチャージポンプは、はじめに電流を引き込み最後に負の電流を汲み出す。

この現在のＰＦＤ３３６が長年使われてきた。しかしながら矛盾がないわけでもない。現行ＰＦＤの最大の問題はフリップフロップ１２２および１２４がリセットされる前にソース１９４およびシンク１９６チャージポンプがイネーブルされる期間が存在することである。リセットパルスを生成しフリップフロップをクリアするためには時間がかかるためこの期間は避けられない。この期間において、もし両方のフリップフロップと両方のチャージポンプが完全に整合しない場合、誤差を含んだ漏れ電流が生じる。この誤差を含んだ漏れ電流はどちらの信号が先行しているかには関係がなく、期間は２つの信号間の到達時間の差分の量とは無関係に一定である。

この誤差を含んだ漏れ電流、もしくは現在のＰＦＤ３３６出力のグリッチ（Ｇｌｉｔｃｈ）は解決不可能な問題である。理論的にはグリッチを無くすことは可能である。しかし、それには２つのフリップフロップとチャージポンプの完全な整合を要するが、すべての条件の下において現実の世界で繰り返すことは不可能である。どのくらい小さいかにはよらず、わずかな不整合がグリッチをもたらす。グリッチは絶えず引き込みと送り出しをするので、それは確実に現在のＰＦＤ３３６の伝達特性に影響を与える。もしグリッチが電流を引き込んでいるのならば最終的な出力電流は常に小さくなる。結果として図１２に示すように、グリッチは現在のＰＦＤ３３６伝達特性を押し下げる。この新しい伝達特性は、判定回路において遅延の不整合がある場合に図８と非常に似ているが大きな違いがある。グリッチは、実際には伝達特性を押し下げるために現在のＰＦＤ３３６の利得を変える。垂直軸方向のＰＦＤの利得を変えずに、水平到達時間の差分軸方向の伝達特性利得Ｇａｉｎ（ｔ）１７１の曲線全体を偏移させただけの遅延不整合誤差とは違い、グリッチはその逆を行う。それは水平到達時間の差分軸に影響を与えることはないが、垂直軸上で利得の変更をするものとして働く。到達時間の差分ゼロ点１７８を除くすべての点において、２つの誤差の最終結果はほぼ同じである。例えばＡ１９８の到達時間の差分を有する点において、出力電圧はグリッチを有しない理想的な現在のＰＦＤ３３６のＧａｉｎ（Ａ）になるはずで、それによってＡの到達時間の差分における利得は、グリッチがないときＧａｉｎ（Ａ）−Ｖ_ＣＣ／２ ２００となる。負のグリッチが存在し、負のグリッチが伝達特性をＶ_{ｏｆｆｓｅｔ}２０２だけ押し下げると仮定すると、現在のＰＦＤ３３６の出力電圧は、Ｇａｉｎ（Ａ）−Ｖｏｆｆｓｅｔとなり現在のＰＦＤ３３６の利得は、[Ｇａｉｎ（Ａ）−Ｖｏｆｆｓｅｔ]−Ｖ_ＣＣ／２ ２０４となる。それによって負のグリッチは因子｛[Ｇａｉｎ（Ａ）−Ｖｏｆｆｓｅｔ]−Ｖ_ＣＣ／２｝／[Ｇａｉｎ（Ａ）−Ｖ_ＣＣ／２]によって利得に影響を与える。しかし到達時間の差分ゼロ点１７８において、Ｇａｉｎ（Ａ）−Ｖ_ＣＣ／２はゼロなのでグリッチはこの点において実質的に無限大になる。言い換えると、到達時間の差分がゼロのときグリッチを有しない現在のＰＦＤ３３６の利得はゼロであるが、グリッチによりこの時点での利得はゼロ以外の有限の出力になり、それによって到達時間の差分ゼロ点１７８におけるグリッチの実効利得は無限２０６になるはずである。この到達時間の差分ゼロ点１７８はグリッチによって特異点（ｓｉｎｇｕｌａｒｉｔｙ)になった。現在のＰＦＤ３３６の利得は−Ｖ_ＣＣ／２〜＋Ｖ_ＣＣ／２、から−無限大〜＋Ｖ_ＣＣ／２に変更された。結果的に現在のＰＦＤ３３６は、伝達特性の右側でのみ動作することができる。

基準信号１１８が先行していて、現在のＰＦＤ３３６がＶＣＯ１１６を汲み上げていることを想定する。ＶＣＯ１１６が基準信号１１８に追いつくためゆっくりと速度を上げているとき、到達時間の差分は最終的にゼロへと縮小する。しかし２つの信号が同時に到達するときにおいても、現在のＰＦＤ３３６は負のグリッチのためなお最終的なシンク電流を生成している。シンク電流はＶＣＯ１１６を減速していき、それによって基準信号１１８が再び先行する。そして同じ過程が何度も何度も繰り返されるだけである。ＶＣＯ信号１２０が到達時間の差分ゼロ点１７８に到達するとすぐに、誤差を含む負のグリッチがそれを再び減速するので、ＶＣＯ１１６は到達時間の差分ゼロ１７８の点において安定になることは決してない。最終的にＶＣＯ１１６は、図１２に示すような安定な動作点ｔ_{ｅｒｒｏｒ}２０８を見出し、小さな正の電流を生成して負の誤差を含むグリッチを相殺することによって、この新しい安定な動作点ｔ_{ｅｒｒｏｒ}２０８において最終的な補正電流はゼロとなる。

現在のＰＦＤ３３６の安定的な動作点が、今度は正の側に偏移することによって、基準信号１１８は常にＶＣＯ信号１２０信号に対して先行する。もしグリッチが小さければ、新しい動作点ｔ_{ｅｒｒｏｒ}は到達時間の差分ゼロ点１７８からそれほど遠くには離れないので、現在のＰＦＤ３３６は雑音のためにそれでも到達時間の差分ゼロ点１７８に至る場合が頻繁にある。そして現在のＰＦＤ３３６が到達時間の差分ゼロ点１７８に至るたびに、利得の−Ｖｏｆｆｓｅｔ２０２から−無限大２０６への突然の増加が、チャージポンプ出力上に突然の衝撃を引き起こす。それがよく知られた不感帯の問題であるが、実のところこの問題は問題の原因をよく表現するために“ゼロ到達時間の差分問題”と呼ばれるべきである。現在のＰＦＤ３３６出力上のこの突然の衝撃は、周波数スペクトル全域にエネルギーをもつ不連続であるので、完全には除去できない。この問題を扱うための唯一の知られた方法は、現在のＰＦＤ３３６を到達時間の差分ゼロ点１７８からできる限り遠くで動作させることである。到達時間の差分ゼロ点１７８を避けるこの方法は、不感帯問題の原因を修正することはまったくできないが、代償はあるものの不感帯問題を回避するために業界において今日まで役立ってきている。

現在のＰＦＤ３３６を到達時間の差分ゼロ点１７８から遠ざけるための唯一の方法は、グリッチの影響を強めることである。これは２つの方法でなされる。故意にシンク１９６とソース１９４チャージポンプ間の不整合を増やすか、またはリセットパルス１２８の幅を延ばし、かつ／またはリセットパルス１２８を遅延させるかのどちらかの方法で行われる。一つの方法は、グリッチの幅を同じに保ちながらグリッチの大きさを増やすことである。もう一つの方法はグリッチを同じ大きさに保つが、長く継続させるものである。どちらの方法とも現在のＰＦＤ３３６は、比較サイクルのたびに積極的に電流をローパスフィルタ１１４に送り出すことになるため、ＶＣＯ１１６の位相雑音が増加する。グリッチの大きさの増加は、さらにＶＣＯ１１６の位相雑音を取り込むだけであるが、リセットパルス１２８の幅を延ばし、かつ／またはリセットパルス１２８を遅延させることは、位相雑音をさらに発生させるだけではなく、現在のＰＦＤ３３６を遅くする。リセットパルス１２８の幅を延ばし、かつ／またはリセットパルス１２８を遅延させることは、最悪の解決策であるが、容易に実施できるのでより一般的である。

グリッチの影響を強めることにより到達時間の差分ゼロ点１７８から離す解決策はまた、設計技術者に２つのさらなる問題を引き起こす。最初の問題はシステムにさらに多くの位相雑音が存在することである。動作点を到達時間の差分ゼロ点１７８から離せば離すほど、そして動作点を遠くにすればするほど、さらに位相雑音が生成される。もしシステムのノイズが高ければ、それは収束しない解決策になる可能性がある。第２の問題は、技術者はＰＬＬ１００がループ利得の広範にわたって安定であることを確信しなければならず、ＰＬＬ１００の安定性が問題になる。ゼロから無限大まで変化すループ利得のための根奇跡解析（ｒｏｏｔ ｌｏｃｕｓ ａｎａｌｙｓｉｓ）が、ＰＬＬ１００の安定性を調べるためには絶対的に要求される。グリッチに対してでなければ、技術者はとても小さい範囲のループ利得にわたってＰＬＬ１００の安定性を調べるだけになり、安定性の問題はかなり扱いやすくなる。

“ＰＦＤ２８０はどのくらいの速さで動作するのだろうか？”は常にどの技術者にとっても答えることが困難な問いなのだろうか？理論的には、ＰＦＤ２８０の動作速度は、リセット回路経路のＡＮＤゲート１２６が伝播遅延を信号経路に加えるため、フリップフロップの自己トグル速度よりわずかに遅い。フリップフロップ１２２および１２４がマスタースレーブのようなフリップフロップであると仮定すると、フリップフロップの伝播遅延は論理ゲート一段の伝播遅延のだいたい２倍になる。フリップフロップへの入力信号もまた、セットアップとホールドタイムを満たすことが要求される。それらも、それぞれ、ふつう論理ゲート一段の伝播遅延の２倍となる。自分自身でトグルができるように反転出力が入力に戻されて接続されているとき、経路指定（ｒｏｕｔｉｎｇ）と反転出力はそれぞれフリップフロップに追加ゲート一段分の遅延を加えるから、この自己トグル回路は論理ゲート一段遅延の８つ分の全伝播遅延を有する。したがってフリップフロップの自己トグル速度は基本的に１／（８＊論理ゲート一段遅延）となる。ＡＮＤゲート１２６がＰＦＤ２８０のリセット回路として使われるときは、ＰＦＤ２８０の信号経路は、１つはＡＮＤゲート１２６から、そしてもう１つは経路指定からの２つの追加ゲート遅延を有し、自己トグルフリップフロップを超えるので、ＰＦＤ２８０の最大動作周波数は、１／（１０＊論理ゲート一段遅延）となる。結果として、ＰＦＤ２８０はフリップフロップの自己トグル速度の８０％未満でしか動作しない。もしリセット信号１２８がリセット信号経路に１つのゲートを追加してさらに２つ分の論理ゲート一段遅延だけ延ばされた場合、ＰＦＤ２８０の最大動作速度はフリップフロップの自己トグル速度の６７．５％より速くはならない。もしリセット信号１２８がリセット信号経路に２つのゲートを追加してさらに４つ分の論理ゲート一段遅延だけ延ばされた場合、ＰＦＤ２８０の最大動作速度はさらに５７％だけに減り、リセット信号経路に３つのゲートを追加した場合は、５０％だけになる。

上の最大動作速度の計算はただの近似であり、ＰＬＬ１００が理想的な動作条件で有効であり、かつすべての論理ゲートが同じ伝播遅延を有していると仮定している。グリッチの影響を強めて現在のＰＦＤ３３６の動作点を到達時間の差分ゼロ点１７８から遠ざける解決策は、現在のＰＦＤ３３６を減速させることおよびさらに雑音を引き起こすことを除いて完全に筋が通っている。設計技術者は現在のＰＦＤ３３６の回路を設計するとき、常にできる限りチャージポンプと信号伝播経路を整合させることを試みた。しかしよく整合すればするほど、よりグリッチは小さくなり現在のＰＦＤ３３６は到達時間の差分ゼロ点１７８のより近くで動作し現在のＰＦＤ３３６のジッタが増えた。この問題を解決するために現在のＰＦＤ３３６は、リセット回路にさらに長い遅延が必要であった。結果的に、現在のＰＦＤ３３６は非常に遅くなった。この問題は今日のＰＬＬＩＣのほとんどすべてに起きた。

現在のＰＦＤ３３６の設計は、本質的に到達時間の差分ゼロ点によるジッタ問題を有しているので、確率の小ささには無関係に、いつの時点かにおいて現在のＰＦＤ３３６が到達時間の差分ゼロ点に踏み込む余地を常に有している。マーフィーの法則（Ｍｕｒｐｈｙ’ｓ Ｌａｗ）は、余地がある限り悪い方へ進み得ると言っているし、そうなる。この到達時間の差分ゼロ点によるジッタ問題は、到達時間の差分ゼロ点に踏み込むことによって引き起こされる１つのクロックのジッタが確実にシステム全体の停止の原因になり得るので、特にＰＣのクロック生成器では困難である。ＰＣクロックの製造業者は、この問題が起こることを防ぐためにクロック間ジッタの仕様に頼っているがそれは十分ではない。この仕様は残念ながら問題が起こらないことを保証するものではない。到達時間の差分ゼロによるジッタ問題が起こらないことを保証する唯一の方法は、最初から到達時間の差分ゼロ点がジッタ問題を引き起こさないことを確認するしかない。

もし図１１において現在のＰＦＤ３３６のタイミング図を注意深く調べるならば、基準信号１１８がＶＣＯ１２０からの信号より早く到達したとき、基準フリップフロップ１２２の出力は、２つの信号の間の到達時間の差分の情報に加えて基準フリップフロップ１２２の出力がリセットされるまでのフリップフロップ１２２の出力からＡＮＤゲート１２６への伝播遅延を含んでいることが分かる。一方ＶＣＯフリップフロップ１２４の出力は、ＶＣＯフリップフロップ１２４がリセットされるまでの、ＶＣＯフリップフロップ１２４の出力からＡＮＤゲート１２６への遅延の情報のみを含んでいる。出力から望まれないフリップフロップ遅延信号情報を除去するために、チャージポンプ１９４および１９６の間の整合性に我々は完全に頼っていることになる。両方のチャージポンプ１９４および１９６が完全に整合し、その２つのフリップフロップのリセット経路の遅延時間が等しいときにのみ、正確な到達時間の差分情報を有したチャージポンプ出力を得ることができる。もし整合性が完全でないか、遅延が等しくないならばチャージポンプ出力は正しくないことになる。結果として、現在のＰＦＤ３３６において、ＶＣＯ１１６を補正するために正確な到達時間の差分出力信号を送出するのは非常に困難である。

もし基準信号１１８がＶＣＯ１２０からの信号より遅く到達するのならば、ＶＣＯフリップフロップ１２４の出力だけが、２つの信号間の到達時間の差分の情報を伝える。基本ＰＦＤ２８０は２つの出力信号を生成するにしても、それは常に望まれた到達時間の差分信号を有した出力信号を作るだけであることはそれゆえに明らかである。基準信号１１８が先行しているとき、基準フリップフロップ１２２からの出力だけが、望まれた到達時間の差分情報を伝える。そしてＶＣＯ信号１２０が先行しているとき、ＶＣＯフリップフロップ１２４からの出力だけが、望まれた到達時間の差分情報を伝える。すぐ分かるようにこれが不感帯問題を解決するための鍵となる。

１つの結論として、現在のＰＦＤ３３６を用いたＰＬＬ１００は、到達時間の差分ゼロ点１７８にとどまることはできない。なぜなら単に現在のＰＦＤ３３６のグリッチが特異点になり、現在のＰＦＤ３３６を到達時間の差分ゼロ点１７８から絶えず押し出しているからである。到達時間の差分ゼロ点１７８は、ＰＦＤにとっては理想動作点であるとされるが、現在のＰＦＤ３３６にとっては不安定状態でありジッタ問題の根源となる。不感帯によるジッタ問題を防ぐため現在のＰＦＤ３３６への２つの入力信号は、現在のＰＦＤ３３６が到達時間の差分ゼロ点１７８から離れて動作するために、タイミングオフセットとともに動作させなければならない。タイミングオフセットは残念ながら、現在のＰＦＤ３３６を減速させＶＣＯ１１６にさらに位相雑音を加えることになる。不感帯によるジッタ問題は最小化されるが、不感帯によるジッタ問題の原因は残る。
ＰＦＤが到達時間の差分ゼロ点１７８に静かにとどまるためには、グリッチ問題が先に解決されなければならない。ＰＦＤがグリッチ無しで到達時間の差分ゼロ点１７８において動作しているときのみ、それはＶＣＯ１１６に対して最小量の補正パルスを生成し、それによってＶＣＯ１１６は最小量の位相雑音を有することになる。そしてそのときのみＰＬＬ１００は位相雑音と速度の性能において妥協することなく最もよく動作することになる。

図１０に示すように現在のＰＦＤ３３６は解決不可能な本質的なグリッチの問題を有している。ダブルエンド型チャージポンプの構造は単に捨て去るべきである。なぜなら２つのチャージポンプとフリップフロップの平衡を完全にとることは不可能であり、誤差の無い出力信号を生成するために我々はもっぱらチャージポンプと遅延経路の平衡に頼ることはできないためである。今日のほとんどすべてのＰＬＬ ＩＣは、現在のＰＦＤ３３６の設計を用いている。なぜなら単にチャージポンプとフリップフロップの平衡を完全にとることが非常に困難であるからであり、それによってグリッチは常に大きく、そして実は大きなグリッチを有するＰＦＤを到達時間の差分ゼロ点１７８から押し出すことはより容易である。

理想的なＰＦＤは出力としてシングルエンド型チャージポンプしか用いることができない。基準フリップフロップ１２２、ＶＣＯフリップフロップ１２４、ＡＮＤ論理ゲート１２６、排他的論理和（Ｅｘｃｌｕｓｉｖｅ−ＯＲ）ゲート２１０、およびシングルエンド型チャージポンプとしてトライステート出力を含む、シングルエンド型電圧チャージポンプ出力３３７を有した基本ＰＦＤを図１３に示し、タイミング図を図１４に示す。フリップフロップ１２２は、シングルエンド型チャージポンプの極性信号を生成する一方、排他的論理和ゲート２１０は２つの信号の間の到達時間の差分を含み、シングルエンド型チャージポンプのイネーブル信号となる。この設計では、排他的論理和ゲートは所望の到達時間の差分信号を得るために、フリップフロップ出力から望まれないフリップフロップ遅延を除去するために用いられる。そしてシングルエンド型チャージポンプ出力３３７を有した基本ＰＦＤの動作は次のように説明される。
１．基準信号１１８が最初に到達するとき、それは基準Ｆ／Ｆ１２２をＨ状態に切替える要因となる。基準Ｆ／Ｆからの出力は、シングルエンド型チャージポンプ１８８の極性信号１９２として使用される。
２．ＶＣＯ１２０からの信号が最終的に到達するとき、それは基準Ｆ／Ｆ１２４をＨ状態に切替える要因ともなる。
３．両方のＦ／ＦがＨ状態にあるとき、リセット信号１２８が両方のＦ／ＦをクリアするためにＡＮＤ論理ゲート１２６によって生成される。その間排他的論理和ゲート２１０は、２つのＦ／Ｆが同じ状態にないときシングルエンド型チャージポンプ１８８を作動させるイネーブル信号１９０を生成したことになる。そしてシングルエンド・チャージポンプ１８８がイネーブルされている期間は、正確に２つの入力信号間の到達時間の差分になる。この場合基準信号１１８が先に到達するとき、シングルエンド型チャージポンプはローパスフィルタへ電流を汲み出し、そしてそれはＶＣＯ信号１２０が最終的に到達した少し後にハイ・インピーダンス状態になる。出力信号の継続時間は、それゆえに２つの入力信号間の正確な到達時間の差分を表している。そしてチャージポンプ出力電流の極性は正確であり、チャージポンプがイネーブルになっている間は常に正である。

シングルエンド型チャージポンプ出力３３７を有した基本ＰＦＤもまた、長年用いられてきた。しかしながらそれも矛盾がなくである。第一にシングルエンド型チャージポンプ出力３３７を有した基本ＰＦＤのフリップフロップの平衡をとることは、それぞれのフリップフロップの負荷が同じではないため非常に困難である。第二にそれは半分の時間でＶＣＯ１１６を補正するための正確なチャージポンプ出力信号を作ることができるだけであり、それは残りの半分の時間で誤差を含んだグリッチを生成する。問題は図１４におけるタイミング図のように示される。

ＶＣＯ信号１２０が先に到達したとき次のような問題が起きる。
１．ＶＣＯ信号１２０が先に到達したとき、ＶＣＯ Ｆ／Ｆ１２４は先にＨ状態になる一方、基準Ｆ／Ｆ１２２はまだＬ状態にある。
２．基準信号１１８が最終的に到達し、基準Ｆ／Ｆ１２２をＨ状態に切替えるきっかけを与え、リセット信号１２８がその後アンド論理回路１２６によって生成されて両方のＦ／Ｆをクリアする。
３．リセット信号１２８の生成からそれが両方のＦ／ＦをＬ状態にさせるまでいくらかの本質的な伝播遅延があるので、基準Ｆ／Ｆ１２２における出力はそれが最終的にリセットされる前に短時間Ｈ状態にとどまることになる。理論的にはＶＣＯ信号１２０が先に到達するとき、基準Ｆ／Ｆ１２２の出力は常にＬ状態にとどまるはずである。そしてチャージポンプ出力電流の極性は負で、チャージポンプはローパスフィルタから電流を引き込むだけのはずである。しかしながら基準Ｆ／Ｆ１２２出力の立ち上がりエッジは、イネーブル信号１９０の立下りエッジを引き起こすので、チャージポンプ出力電流は、ＶＣＯ信号が先に到達したときいつも最後に電流を引き込みから電流の汲み出しへ切替えることになる。シングルエンド型チャージポンプ出力３３７を有するＰＦＤの出力は、ＶＣＯ信号１２０が先に到達するとき、それゆえに不正確で誤差を含んだグリッチ電流をともなっていて誤りが多い。
４．理論では基準信号１１８が先に到達するとき基準Ｆ／Ｆ１２２の出力（極性信号１９２）は、排他的論理輪ゲート２１０の伝播遅延によって常にイネーブル信号１９０より早く起きるので、それゆえに極性信号がチャージポンプ１８８に到達する前に、基準Ｆ／Ｆ１２２からの極性信号１９２を排他的論理和ゲート２１０の遅延時間と等しい追加遅延時間だけ遅らせることによってグリッチを回避することが可能である。しかし、もしその追加時間が必要とされているものより長ければ、基準信号１１８がＶＣＯ信号１２０に対して先行しているとき誤差を含んだグリッチが現れる。もしその追加時間が十分でなければ、ＶＣＯ信号１２０が基準信号１１８に対して先行しているときグリッチがまた現れる。２つの信号経路間の遅延の完全な整合のみが、シングルエンド型チャージポンプ出力３３７を有するこの基本ＰＦＤに対してグリッチが起こることを防ぎ得る。しかしそれを常にすべての条件下において毎回達成するのは不可能である。余分な遅延を追加ことで、ふつうシングルエンド型チャージポンプ出力３３７を有するこの基本ＰＦＤのグリッチのサイズを大幅に小さくすることが可能である。しかしながらグリッチが小さくなればなるほど、ＰＦＤは到達時間の差分ゼロ点１７８に近いところで動作することになりＰＦＤはさらにジッタを起こす。

シングルエンド型チャージポンプ出力３３７を有する基本ＰＦＤの伝達特性が図１５のように示される。シングルエンド型チャージポンプ出力３３７を有する基本ＰＦＤの出力におけるグリッチは、ちょうど現在のＰＦＤ３３６のようにＰＦＤの利得に不連続性を生じさせる。シングルエンド型チャージポンプ出力を有する基本ＰＦＤの利得は、到達時間の差分が到達時間の差分ゼロ点１７８の上を横切るとき、０からＶ_{ｏｆｆｓｅｔ}２０２へ突然飛躍し、現在のＰＦＤ３３６のグリッチとちょうど同じ様な問題を引き起こす。結果的に基本ＰＦＤ２８０の２つの入力は、正確に同じ時間に到達することは決してない。ある一定のタイミングオフセットがグリッチを補償するために避けられない。グリッチは伝達特性の左側を引き上げるだけで、安定動作点−ｔ_{ｅｒｒｏｒ}２０９は左へ偏移されている。シングルエンド型チャージポンプ３３７を有する基本ＰＦＤが、今度は伝達特性において、実はシングルエンド型チャージポンプ出力３３７を有する基本ＰＦＤの悪い半分でしか動作していないのを見ることは非常に残念である。シングルエンド型チャージポンプ出力３３７を有する基本ＰＦＤの良い半分は、伝達特性の右半分であり単に使われていない。

シングルエンド型チャージポンプ出力３３７を有する基本ＰＦＤは、幸運にもまだ正確で誤差の無い出力信号を半分の時間で作ることができるので救済可能である。我々は信号の他の半分をもう一つの回路、例えば相補ＰＦＤ２８２から生成する方法を見つける必要があるだけである。

反転出力を有するＶＣＯフリップフロップ２１８、反転出力を有する基準フリップフロップ２２０、反転入力付きのＡＮＤ論理ゲート２２２、排他的論理和ゲート２２４、およびシングルエンド型チャージポンプ１８８を含む、シングルエンド型チャージポンプ出力３３９を有する相補ＰＦＤ２８２を図１６のように示す。相補ＰＦＤ２８２は、Ｆ／Ｆが反転出力を生成することと、極性信号出力が異なったフリップフロップから取り込まれる以外は、前記したように基本ＰＦＤ２８０とまったく同様に動作する。排他的論理和ゲート２２４の出力は、２つの入力信号間の正確な到達時間の差分の情報を伝え、そしてそれはシングルエンド型チャージポンプ１８８のイネーブル信号として用いられる。シングルエンド型チャージポンプ出力３３９を有する相補ＰＦＤのタイミング図を図１７に示す。シングルエンド型チャージポンプ出力３３９を有した相補ＰＦＤは次のように動作する。
１．もしＶＣＯ信号１２０が先に到達するならば、それはＶＣＯ Ｆ／Ｆ２１８の出力をＬ状態に切替える要因となる。ＶＣＯ Ｆ／Ｆ２１８の出力は、シングルエンド型チャージポンプ１８８の極性信号１９２としても用いられる。
２．基準信号１１８が最終的に到達するとき、それは基準信号Ｆ／Ｆ２２０をＬ状態に切替える要因にもなる。
３．両方のフリップフロップがＬ状態にあるとき、リセット信号２２８がＡＮＤ論理ゲートにより生成され両方のＦ／Ｆをクリアする。そして両方のＦ／Ｆはリセットが起きた後Ｈ状態に戻る。その間排他的論理和ゲート２２４は、２つのＦ／Ｆが同じ状態にないときシングルエンド型チャージポンプ１８８を作動させるイネーブル信号１９０を生成したことになる。そしてシングルエンド型チャージポンプ１８８がイネーブルされている期間は、正確に２つの入力信号間の到達時間の差分になる。この場合基準信号１２０が先に到達するときシングルエンド型チャージポンプ１８８は、ローパスフィルタから電流を引き込み、それは基準信号１１８が最終的に到達した少し後にハイ・インピーダンス状態になる。チャージポンプ出力信号の継続時間は、それゆえに２つの入力信号間の正確な到達時間の差分を表している。そしてチャージポンプ出力電流の極性は正確であり、チャージポンプがイネーブルになっている期間中は負である。

しかし基本ＰＦＤ２８０とちょうど同じように、相補ＰＦＤ２８２は、ＶＣＯ信号１２０が先行しているとき正確な出力を動作時間の半分しか生成することができない。基準信号１１８が先行しているとき、相補ＰＦＤ２８２はちょうど基本ＰＦＤ２８０と同じ様にグリッチを生成する。グリッチは次のように生成される。
１．基準信号１１８が先に到達するとき、基準Ｆ／Ｆ２２０は先にＬ状態になる。
２．ＶＣＯ信号１２０が最終的に到達するとき、それはＶＣＯ Ｆ／Ｆ２１８をＬ状態に切替えさせ、それがリセット信号２２８を生成して両方のＦ／Ｆをクリアする。残念なことにちょうど基本ＰＦＤ２８０のように、ＶＣＯ Ｆ／Ｆ２１８出力の立ち下がりエッジは、イネーブル信号１９０の立下りエッジを引き起こすので、チャージポンプ１８８の出力は短時間誤差を含んだＬ状態にとどまる。結果的に前に基本ＰＦＤ２８０で見たような誤差を含んだ漏れ電流が生成される。

シングルエンド型チャージポンプ出力を有する相補ＰＦＤ２８２の伝達特性が図１８に示される。シングルエンド型チャージポンプ出力を有する相補ＰＦＤ２８２の安定動作点が今度は右に偏移されてｔ_{ｅｒｒｏｒ}２０８になる。

シングルエンド型チャージポンプ出力を有するＰＦＤ２８０は、基準信号１１８がＶＣＯ信号に対して先行しているときのみ、正確で誤差の無い出力信号を供給でき、そしてシングルエンド型チャージポンプ出力を有する相補ＰＦＤ２８２は、ＶＣＯ信号１２０が基準信号１１８に対して先行しているときのみ、正確で誤差の無い出力信号を供給できる。それゆえにＰＦＤ２８０と相補ＰＦＤ２８２を一緒に組み合わせることによって我々は、正確で誤差の無いシングルエンド型チャージポンプを有する平衡したＰＦＤ（ＢＰＦＤ）を作ることができることは明らかである。それによって基準信号１１８が先行しているときＢＰＦＤはＰＦＤ２８０のように動作し、ＶＣＯ信号１２０が先行しているときＢＰＦＤは相補ＰＦＤ２８２のように動作する。結果的にＢＰＦＤの出力は常に正確かつ誤差無しになる。不感帯を有するＢＰＦＤの典型的な設計を好適な実施例３３０として図１９に示す。

この設計において、基準信号１１８がＶＣＯ信号１２０に対して先行しているとき、基本ＰＦＤ２８０から生成された極性出力信号１９２は、チャージポンプ１８８への最終極性信号３０７として選択される。そしてＶＣＯ信号１２０が基準信号１１８に対して先行しているとき、相補ＰＦＤ２８２から生成された極性出力信号１９２が、チャージポンプ１８８への最終極性信号３０７として選択される。この方法を実行することにより最終極性信号３０７は、常に正確で誤差を含んだグリッチが無くなり、新しいＢＰＦＤの出力はそれゆえに緻密かつ正確で常に誤差を含まない。

我々はすでに知っているようにＰＦＤ２８０は２つの出力信号を生成するにもかかわらず、常にその出力の一方だけが到達時間の差分情報を伝える。それによって基準信号が先に到達するとき、図１３に示されるシングルエンド型チャージポンプ出力３３７を有するＰＦＤの基準フリップフロップ１２２からの極性信号が、所望の到達時間の差分情報を有した極性信号だけを供給することができる。ＶＣＯからの信号が先に到達するとき、基準フリップフロップ１２２には所望の到達時間の差分情報を供給する能力は単にない。結果的にＶＣＯ信号が先に到達するときシングルエンド型チャージポンプ出力を有するＰＦＤ２８０が正常に動作するため、ＶＣＯが先に到達したときに所望の到達時間の差分情報を生成するために我々はフリップフロップの平衡、排他的論理和、および伝播経路に依拠しなければならない。我々は知っているように、デバイスの平衡に依拠して誤差の無い極性出力信号を得るのは非常に困難である。これがＰＦＤ２８０が正確かつ誤差の無い出力を時間の半分でのみ供給することができる理由であり、なぜならそれはそのように設計されていた。ＶＣＯ信号が最初に到達するとき、正確な到達時間の差分情報を供給する唯一の方法は単にもう１つのＰＦＤを用いることである。それによって我々は２つの独立のＰＦＤを有して２つの入力信号のそれぞれについて到達時間情報を供給する。我々はどちらが先に到達したかによって、最終的な誤差無しの極性信号として、どちらかを選択するための切替え器を用いることができる。

ＢＰＦＤ３３０を作るために最も重要な部分は、基本ＰＦＤ２８０と相補ＰＦＤ２８２の出力のそれぞれから誤差無しの極性信号１９２を選ぶために、誤差の無い極性選択２８４回路を採用することである。極性選択回路は、２つの部分を含んでいる。極性判定回路およびチャージポンプのためのイネーブル信号選択回路である。極性判定回路は、基本ＰＦＤ２８０からの極性信号出力、もしくは相補ＰＦＤ２８２からの極性信号出力の、どちらの極性信号が最初に到達したかを判定し、チャージポンプ１８８の最終極性信号３０７として最初に到達した極性信号を選ぶ。もし基準信号１１８がＶＣＯ信号１２０に対して先行しているならば、基本ＰＦＤ２８０の基準Ｆ／Ｆ１２２の出力からの極性信号が先に到達し、チャージポンプ１８８への最終的な極性信号として選ばれることになる。基本ＰＦＤ２８０の基準フリップフロップ１２２の出力からの極性信号は、基準信号１１８がＶＣＯ１２０に対して先行しているとき、正確で誤差を含んだグリッチが無いので、最終極性信号３０７は常に正確で誤差を含んだグリッチが無く、チャージポンプ１８８からの最終出力もそうなる。同様にＶＣＯ１２０からの信号が基準信号１１８に対して先行しているとき、相補ＰＦＤ２８２のＶＣＯフリップフロップ２１８の出力からの極性信号出力が先に到達し、チャージポンプ１８８への最終極性信号３０７として選ばれる。相補ＰＦＤのＶＣＯフリップフロップ２１８の出力からの極性信号は、ＶＣＯ１２０からの信号が基準信号１１８に対して先行しているとき、正確で誤差を含んだグリッチが無いので、最終極性信号３０７は常に正確で誤差を含んだグリッチが無く、チャージポンプ１８８からの最終出力もそうなる。

一度最終極性信号３０７が選ばれると、イネーブル信号選択回路２８６は、ＶＣＯ１１６のためにどれくらいの補正時間が必要かを判定するために、最終イネーブル選択信号３０５を選ぶ。すぐ分かるようにＶＣＯのための正しい補正量の選択には多くの自由がある。最も単純な設計は最終イネーブル信号３０５の補正時間を到達時間の差分信号と等しくおくことである。この選択の考え方は、チャージポンプ１８８が単に２つの入力信号間の到達時間の差分と等しい期間でＶＣＯ１１６を補正するという明解なものである。到達時間の差分の時間が長ければ長いほど、ＶＣＯ１１６が補正される時間が長くなる。基本ＰＦＤ２８０および相補ＰＦＤ２８２からの到達時間の差分信号は、異なったフリップフロップおよびゲートから生成されるので、基本ＰＦＤ２８０の到達時間の差分信号は、相補ＰＦＤ２８２の到達時間の差分信号と同時に起こらない可能性がある。そこで理論的には最終極性信号３０７を基本ＰＦＤ２８０もしくは相補ＰＦＤ２８２のどちらかを選択することに加え、我々は最終極性信号３０７に供給するために選択されたどちらかのＰＦＤから生成された関連する到達時間の差分を選択する必要もある。

誤差の無いチャージポンプ出力を補償する唯一の方法は、最終的な誤差の無い極性信号３０７が最終イネーブル信号３０５よりもかなり広い時間を有していることを確認することで、それによって最終イネーブル信号３０５が最終極性信号３０７の期間の窓の内部へ常に安全な余裕を十分にもって容易に落ち込むことになる。我々はすぐに分かるように、実際にはシングルエンド型チャージポンプ１８８への最終イネーブル信号３０５を選択するにあたり多くの自由がある。結論的には第一に、それぞれのＰＦＤから最初に到達した極性信号を選択するための判定は、正確かつ精密で絶対的に誤差無しでなくてはならない。第二にシングルエンド型チャージポンプ１８８へ行っている最終イネーブル信号３０５が２つの入力信号１１８および１２０の間の到達時間の差分情報を伝え、シングルエンド型チャージポンプ１８８へ行っている最終イネーブル信号３０５の期間がチャージポンプ１８８へ行っている最終極性信号３０７の期間の窓の外側に落ち込まない限り、ＢＰＦＤの動作は正確でありジッタ問題から逃れられる。

図１４および図１７から排他的論理和論理ゲート２１０および２２４の出力における到達時間の差分信号（イネーブル信号１９０）の時間は、フリップフロップ１２２および２１８の出力からの極性信号１９２の期間よりいつも狭いことは明らかである。フリップフロップ出力極性信号１９２の期間は、フリップフロップの伝播遅延および排他的論理和ゲートのために常により広い。フリップフロップの出力はイネーブル信号１９０より排他的論理和ゲート伝播遅延の量分だけ早く起こる。またフリップフロップの出力はまたリセット入力からのフリップフロップの伝播遅延量分だけイネーブル信号１９０より長く続く。結果的にイネーブル信号１９０が極性信号１９２の期間の窓の範囲内に落ち込むのは非常に容易である。それぞれのＰＦＤのフリップフロップ１２２および２１８の出力からの極性信号１９２は、２つの入力信号間の到達時間の差分の情報に加えてフリップフロップのリセット経路の伝播遅延を伝える。一方イネーブル信号１９０は到達時間の差分情報を伝えるだけなので、極性信号１９２の期間は常にイネーブル信号１９０の期間よりかなり長くなる。極性信号１９２は常にイネーブル信号１９０よりずっと広い期間を有しているので、最終極性信号３０７も常に最終イネーブル信号３０５よりもずっと広い時間を有し、チャージポンプ１８８は最終極性信号３０７および最終イネーブル信号３０５の信号経路間の伝播経路の不整合に対して非常に寛容になる。不整合がシングルエンド型チャージポンプの入力において最終イネーブル信号３０５を最終極性信号３０７の期間の窓の外側に落ち込ませない限りは、誤差を含んだ出力は無くＢＰＦＤはジッタ無しになる。

図１９において、以前に説明したようにＢＰＦＤ３３０はフリップフロップ１２２、１２４およびＡＮＤ論理ゲート１２６を含む基本ＰＦＤ２８０と、反転出力を有するフリップフロップ２２０および２１８および反転入力２２２を有するＡＮＤ論理ゲートを含む相補ＰＦＤ２８２から作られる。トライステート出力ドライバは、シングルエンド型チャージポンプ１８８として用いられる。

この設計ではシングルエンド型チャージポンプ１８８への最終極性信号３０７は、ＡＮＤ論理ゲート２３４およびＯＲ論理ゲート２３６から作られる極性選択回路２８４によって判定される。これらの２つの論理ゲートの出力はＯＲ論理ゲート２３８によって組み合わされて最終極性選択信号３０７になる。

基準信号１１８が先行しているとき、基準Ｆ／Ｆ１２２の出力からの極性信号は、極性選択回路２８４のＡＮＤ２４３およびＯＲ２３８論理ゲートの両方をＨ状態に変化させる。ＶＣＯ信号１２０が先行しているとき、ＶＣＯ Ｆ／Ｆ２１８からの極性信号は、極性選択回路２８４のＯＲ論理ゲート２３６および２３８の両方をＬ状態へ変化させる。

ＡＮＤ論理ゲート２３４の出力からＯＲ論理ゲート２３６の入力への帰還処理は、基準信号１１８が先に到達するとき、極性選択出力をＨ状態にロックする可能性がある。帰還信号は先行の基準信号１１８によってすでにＨ状態に変化したＯＲ論理ゲート２３６およびＡＮＤ論理ゲート２３４およびＯＲ論理ゲート２３８の出力が切替えられることを防ぐために、後に到達したＶＣＯ信号１２０を阻止する。

ＯＲ論理ゲート２３６の出力からＡＮＤ論理ゲート２３４の入力への帰還処理は、ＶＣＯ信号１２０が先に到達するとき、極性選択出力をＬ状態にロックする可能性がある。帰還信号は先行のＶＣＯ信号１２０によってすでにＬ状態に変化したＯＲ論理ゲート２３６および２３８およびＡＮＤ論理ゲート２３４の出力が切替えられることを防ぐために、後に到達した基準信号１１８を阻止する。

帰還信号がＯＲ論理ゲート２３６の入力からＡＮＤ論理ゲート２３４の入力へ伝わるには論理ゲート一段の伝播遅延とちょうど同じだけの時間がかかるため、２つの入力信号間の到達時間の差分が論理ゲート一段の伝播遅延よりも小さいとき、ＡＮＤ論理ゲート２３４の出力がＨ状態に切替えられることを防ぐための、後に到達する基準信号１１８を阻止する準備ができていない可能性がある。これはＶＣＯ信号１２０が先に到達したときに問題となる可能性がある。そしてＯＲ論理ゲート２３８の出力における最終極性選択出力３０７はすでにＬ状態にあり、後に到達した基準信号はまだ最終極性選択出力３０７をＨ状態に変え得る。これは基準信号１１８が最初に到達し最終出力３０７がすでにＨ状態にあるときには問題にならない。なぜなら後に到達したＶＣＯ信号１２０がＯＲ論理ゲート２３６の出力をＬ状態に変化させたとしても、それはＯＲゲートの性質によりＯＲ論理ゲート２３８の出力における最終極性出力３０７を変化させることはできないからである。

結果として後に到達した基準信号１１８は、到達時間の差分が論理ゲート一段の遅延の伝播時間より小さいとき、ＶＣＯ１２０からの信号が最終極性信号出力３０７をＬ状態に変えた後に最終極性選択出力３０７をＨ状態に変える可能性はまだあるが、誤りを含んだＨ状態は帰還処理のため非常に短時間である。ＡＮＤ論理ゲートの出力２３４が伝播遅延後に最終的にＬ状態になると直ちに、ＯＲ論理ゲート２３８の出力もすぐ後に正しいＬ状態に戻る。誤差を含んだＨ状態はＡＮＤ論理ゲート２３４の出力からの帰還処理を通過して戻り、ＯＲ論理ゲート２３６を再び誤りを含んだＨ状態に変化させ得るので、最終極性出力３０７は極性信号の全期間においてＨ状態およびＬ状態の間を行ったり来たりする。

最終極性選択出力３０７は、基準信号１１８が先行しているときＨであるが、ＶＣＯ信号１２０が先行しているとき、最終極性選択出力３０７はＶＣＯ信号１２０が基準信号１１８に対して少なくとも論理ゲート一段の伝播遅延分先行しているときのみ確実にＬである。ＯＲゲート２３８を有した極性選択回路２８４の判定は、ＯＲゲートの性質により基準信号１１８に対して有利に働く。結果的に、判定閾値の中央はもはや到達時間の差分ゼロ点１７８にはなく、すべての伝播経路がフリップフロップおける信号入力からＯＲ論理ゲート２３８の入力までよく整合していると仮定すると、論理ゲート一段の伝播遅延時間の半分の量だけ負の側へ向かってわずかに偏移される。ＶＣＯ１２０からの信号が先行していて、到達時間の差分が論理ゲート一段の伝播遅延時間の範囲内のとき、上で説明したようにＯＲ論理ゲート２３８の出力における判定出力は、極性信号の全体でＨとＬの間を跳ね返る（ｂｏｕｎｃｅ)可能性がある。跳ね返りの速度は、論理ゲートの最大動作周波数より速いので跳ね返りは持続しないか、もしくは跳ね返り信号のデューティサイクルが高いもしくは低いときは始まりもしない。換言すれば、ＶＣＯからの信号が先行し、到達時間の差分がゼロに近いか、もしくは論理ゲート一段の伝播遅延時間に近いとき跳ね返りは起こらない。ＶＣＯ１２０からの信号が先行し、到達時間の差分がゼロに近いとき、最終極性選択３０７はＬ状態よりかなり長い間Ｈ状態にとどまる。そしてＬ状態は論理ゲート一段の伝播遅延よりかなり短い間続くので、複数のゲートを通過する可能性はなく、最終極性選択出力３０７は単にＨ状態にとどまって跳ね返りは起こらない。ＶＣＯからの信号が先行していて到達時間の差分が論理ゲート一段の伝播遅延に近いとき、最終極性信号出力３０７は、Ｈ状態よりもかなり長い期間Ｌ状態にとどまる。そしてＨ状態は論理ゲート一段の伝播遅延よりもかなり短い期間続くので、それはゲートを複数の通過する可能性はなく、最終極性選択出力３０７はＬ状態にとどまって跳ね返りも起こらない。跳ね返りはデューティサイクルが５０％に近いときにだけ持続する可能性がある。これは５０％の点もまた判定の横断地点になり、ＯＲ論理ゲート２３８の出力における判定出力はなす術を認識せずに行ったり来たりするので完全に筋が通る。結果的に極性選択の判定は常に正確で曖昧さはほとんどない。

極性選択回路２８４により極性が一度判定されると、シングルエンド型チャージポンプ１８８への排他的論理和ゲート２１０および２２４の出力から所望の最終イネーブル信号３０５を選択するため、極性選択回路からの出力が反転入力２４０を有するＡＮＤ論理ゲート２４０およびＡＮＤ論理ゲート２４２およびＯＲ論理ゲート２４４を含むイネーブル信号選択回路２８６へ送られる。結果的にチャージポンプ１８８からの出力は常にグリッチが無く正確であり、ＢＰＦＤ３３０はジッタが無く到達時間の差分ゼロ点に永久にとどまる。チャージポンプ１８８への最終イネーブル信号３０５の期間は、０から無限大の間を変化し得る２つの入力信号間の到達時間の差分と同じであるので、先に説明したように不感帯は避けられず、それによってＢＰＦＤ３３０の伝達特性は４つのはっきり異なる安定出力状態、正のハイ状態１７４、負のハイ状態１７６、線形状態１７３、および不感帯オフ状態１７５を含むちょうど図７に示したようになる。

先に説明したようにＢＰＦＤ３３０の判定閾値の中央は、論理ゲート一段の伝播遅延の半分の量だけ左へ偏移される。そして偏移はＯＲ論理ゲート２３８の性質によって起こり、Ｈ入力に対して有利に働くので基準信号入力からの信号が有利に働く。もし我々がＯＲ論理ゲート２３８を、Ｌ入力を優先するＡＮＤ論理ゲートで置き換えたならば、判定の中央は代りに同じ量だけ右へ偏移する。両方の場合において、判定は論理ゲート一段の伝播遅延の範囲内で正確かつ精密である。そして判定は到達時間の差が論理ゲート一段の伝播遅延の範囲内でのみ跳ね返り得る。我々は単にＯＲゲート２３８もしくはＡＮＤゲートを用いずに、ＡＮＤ論理ゲート２３４もしくはＯＲ論理ゲート２３６からの出力を最終極性出力３０７として用いることもできるが、ＡＮＤ論理ゲート２３４もしくはＯＲ論理ゲート２３６からの極性出力のどちらかを直接最終的な極性出力として用いるのは、判定回路への不確定な範囲を２倍にし、判定出力は到達時間の差分が＋／−（論理ゲート一段の伝播遅延）内のとき跳ね返る可能性があり、判定の中央が今度は到達時間の差分ゼロ点１７８となる。

ＢＰＦＤの基本ＰＦＤ２８０と相補ＰＦＤ２８２の両方が平衡状態にあり、それによって各ＰＦＤの伝播遅延が等しいことを確認することは非常に重要である。遅延時間の不整合はＢＰＦＤ３３０の性能に大きな影響を持たせ得る。しかし残念ながらすべての経路について等しい伝播遅延を保つことは非常に難しい。各ＰＦＤのフリップフロップの負荷は異なっているので各ＰＦＤの速度は同じではない可能性がある。ＢＰＦＤのすべての４つのフリップフロップが、結局異なった伝播遅延を有することは非常に起こり得る筋書きである。結果的に基本ＰＦＤ２８０の排他的論理和ゲート２１０の出力における到達時間の差分信号の期間は、相補ＰＦＤ２８２の排他的論理和ゲート２２４の出力における到達時間の差分信号の期間とかなり異なる。この設計では排他的論理和ゲート２１０および２２４からの到達時間の差分信号がシングルエンド型チャージポンプ１８８への最終イネーブル信号３０５になり、最終イネーブル信号３０５の期間が、どれくらいの時間ローパスフィルタのキャパシタ１８４へ充電もしくは放電を可能にするかを決めるので、イネーブル信号３０５の期間は、ＢＰＦＤの出力電圧と利得に直接影響を与える。基本ＰＦＤ２８０および相補ＰＦＤ２８２について、到達時間の差分が常に同じであることを保証するのは不可能なので、ＢＰＦＤ３３０の利得はＶＣＯ信号１２０が先行しているときおよび基準信号１１８が先行しているときの間ではそれゆえに異なる。結果的にＢＰＦＤ３３０には２つの固有周波数（ｎａｔｕｒａｌ ｆｒｅｑｕｅｎｃｉｅｓ）が存在する可能性があり、１つは基本ＰＦＤ２８０による寄与で、そして他方は相補ＰＦＤ２８２による寄与である。２つの固有周波数の計算結果はＢＰＦＤ３３０に対しては固有ではない。それは、もしフリップフロップ１２２および１２４がよく平衡していないならば、現在のＰＦＤ３３６にも起こる。しかしながら現在のＰＦＤ３３６では、２つのフリップフロップ１２２および１２４を平衡させるのは困難ではなく、結果的に２つの固有周波数はたいてい互いに非常に接近していて別々に特定するのは困難である。ＢＰＦＤ３３０において、平衡させる必要のある異なる負荷を有するフリップフロップは４つ存在する。それによって平衡はさらに困難になる。我々はＢＰＦＤ３３０におけるフリップフロップの平衡をＰＬＬの固有周波数を単に計測することにより確認することができる。もしＢＰＦＤ３３０のフリップフロップと信号経路がよく平衡しているならば、２つの固有周波数は互いに非常に接近していて別々に特定するのは困難である。

ＢＰＦＤ３３０の固有周波数は次のように計測できる。基準信号１１８の位相雑音がＶＣＯ１１６からの位相雑音よりかなり小さいと仮定すると、ＶＣＯ１１６がＰＬＬ１００の位相雑音を占める。基準信号にとってＰＬＬ１００は実際にはローパスフィルタのように働くので、基準信号１１８がＰＬＬ１００のバンド幅の範囲内の低周波の可聴信号によって周波数変調されるとき、ＶＣＯ１１６は基準信号１１８の周波数の動きを追跡する。変調する可聴信号の周波数がＰＬＬ１００のバンド幅を超えているとき、ＶＣＯ１１６はもはや基準信号１１８の周波数の動きを追跡することができなくなる。ゆえに我々はＶＣＯ１１６がどのように基準信号１１８の偏差を追跡するかを観測することにより、固有周波数およびＰＬＬ１００の周波数応答を計測することができる。

そうするために、最初に我々は基準信号１１８が変調されていないときのＶＣＯ１１６の残留ＦＭを計測する必要がある。残留ＦＭはＶＣＯ１１６のノイズフロアレベル（ｎｏｉｓｅ ｆｌｏｏｒ ｌｅｖｅｌ）を示す。我々はその次にＰＬＬ１００のバンド幅の範囲内で低周波可聴信号により基準信号１１８を変調し、ＶＣＯの偏差がＶＣＯ１１６の残留ＦＭの量の２倍になるまで基準信号１１８の周波数偏差を増やし始める。この低周波可聴変調信号は我々のテスト信号である。基準信号１１８に小さなＦＭ偏差を用いる目的は、ＢＰＦＤ３３０の利得が一定ではなく、到達時間の差分ゼロ点１７８においてＢＰＦＤ３３０の出力がＢＰＦＤ３３０のＤＣバイアス電圧からどれくらい偏差があるかに依存する。そして我々はＢＰＦＤ３３０の周波数応答を直接計測することはできない。なぜならそれはふつう振幅が非常に小さく、広いバンド幅にわたり広がる位相雑音で決まるからである。我々は小さな既知のテスト信号を加えることによりＢＰＦＤ３３０の周波数応答を間接的に計測できるだけで、テスト信号はＢＰＦＤ３３０の利得に対して影響を与えすぎないほど小さいが、観測できるぐらいにノイズフロアより十分大きい。テスト信号が小さくなればなるほど、双子の固有周波数効果（ｔｗｉｎ ｎａｔｕｒａｌ ｆｒｅｑｕｅｎｃｉｅｓ)を観測しやすくなる。よく平衡したＢＰＦＤ３３０にとって、２つのイネーブル信号間の不整合はふつう非常に小さいので、不整合が０．１ｎｓｅｃだけしかなく、もしテスト信号およびノイズが小さく、一方のＰＦＤに対しイネーブル信号が０．２ｎｓｅｃだけでもう一方に対して０．１ｎｓｅｃだけ続くと仮定すると２つのＰＦＤの間の利得の不整合は１００％になる。結果的に固有周波数の高い方が周波数の低い方の１．４倍に位置づけられる。もし我々が基準信号１１８に対してさらに大きな周波数偏差を引き起こす、さらに大きなテスト信号を用いて、今度は一方のＰＦＤに対して１ｎｓｅｃ、もう一方のＰＦＤに対して１．１ｎｓｅｃの間イネーブル信号が続くと仮定するならば、利得の不整合は非常に小さく、双子の固有周波数効果は観測することが困難になる。それゆえにテスト信号のレベルをできる限り低く設定することは重要である。

双子の固有周波数効果は、ゼロ到達時間の差分１７８から遠ざけるためにリセット経路に追加遅延を用いる現在のＰＦＤ３３６にはふつう起こらない。一つの理由は以前に説明したように、フリップフロップの整合がふつう良いからで、もう一つの理由は２つの入力信号が常にわずかなタイミングオフセットをもって判定回路に到達することで、チャージポンプ１９４および１９６が常にほとんどの比較サイクルごとにほとんど同じ量の電流を活発に汲み出し、引き込むからである。現在のＰＦＤ３３６のアップ（ｕｐ）およびダウンスパイク（ｄｏｗｎ ｓｐｉｋｅｓ)の振幅はほとんど同じなので、ＰＦＤ３３６の利得はそれゆえに一定であり２つの固有周波数は互いに非常に接近し、それらは単に１つの固有周波数になる。（アップおよびダウンスパイクの振幅はＰＦＤの利得である。）アップおよびダウンスパイクの振幅が非常に異なるときのみ、例えば、チャージポンプの出力がＶ_ＣＣもしくは０接地電圧付近でバイアスされているとき、現在のＰＦＤ３３６はＰＦＤ３３０のような同じ双子の固有周波数効果を示す。現在のＰＦＤ３３６をそれらの極端なところでバイアスすることは異常なので、誰もこの双子の周波数効果に注意を払ってきていない。これが、双子の固有周波数効果が以前に決して報告されず、長い間ＰＦＤの利得の定義を疑ってきたエンジニアが誰一人いなかった理由である。現在のＰＦＤ３３６の利得は、チャージポンプ出力におけるアップおよびダウンスパイクのサイズによって決まる定数で、ふつうＶ_ＣＣ／（４＊π）に非常に近い。グリッチはＰＦＤに既存の理論が予想したものに非常に近い働きをさせたが、それは単に偶然である。現在のＰＦＤ３３６のグリッチは、単にＰＦＤの本質を隠してしまったにすぎない。ＰＬＬ１００が安定周波数を生成するために用いられるときは、双子の固有周波数効果は何も問題を起こさないが、ＰＬＬ１００がアナログ用途において変調器もしくは復調器として用いられるときは、それはベースバンド（ｂａｓｅｂａｎｄ)信号を歪ませ得る。ＢＰＦＤの利得（もしくは最終イネーブル信号３０５の期間）は、基準信号１１８が先行しているときと、ＶＣＯ信号１２０が先行しているときとで異なるためこの問題は起こる。例えばＰＬＬがＦＭ変調器として用いられ等しい正の振幅と負の振幅を有するベースバンド信号がＶＣＯ同調電圧を変調しているとき、双子の固有周波数を有したＢＰＦＤは、正のベースバンド信号と負のベースバンド信号に対し異なった反応をする。結果的に基準信号１１８は、ＶＣＯ信号１２０が基準信号１１８に対して先行しているときとは異なった到達時間分だけＶＣＯ１２０からの信号に先行するが、それでも２つの入力信号１１８および１２０の到達時間の差分を生成するベースバンド入力信号は、等量の正および負の振幅を有している。換言すれば正のベースバンド信号は、負のベースバンド信号に対して異なった周波数偏差を生じさせるので変調された信号は歪む。この問題を克服するため理論では、イネーブル信号選択回路２８６を用いる代わりに、ＡＮＤ論理ゲートもしくはＯＲ論理ゲートを両方の排他的論理和ゲート２１０および２２４の出力からの到達時間の差分を組み合わせるために使用できる。それによって、チャージポンプ１８８への最終イネーブル信号３０５を生成することで、どちらの信号が先行するかにかかわらず到達時間の差分が等しい限りは結果の最終イネーブル信号３０５が常に同じ期間を有する。あるいは、排他的論理和２１０もしくは２２４の出力からの到達時間の差分信号のどちらか１つを単に用いることで十分である。最終イネーブル信号３０５の期間は正確ではないが、ＢＰＦＤがアナログの用途に用いられるときこれらの最終イネーブル信号３０５を生成する代替方法が歪を低減させる。通常のようにシングルエンド型チャージポンプ１８８の複数の入力における最終イネーブル信号３０５および最終極性入力信号３０７の間の遅延時間は、最終イネーブル信号３０５の全期間が安全な余裕を十分有して最終極性選択信号３０７の期間の窓の範囲内に落ち込むことを保証できるように制御されなければならない。

複数のフリップフロップの間の伝播遅延時間の不整合は、ＢＰＦＤの動作に非常に深刻な影響をもたせる可能性がある。例えば図１９のＢＰＦＤ３３０の両方のＶＣＯフリップフロップ１２４および２１８は、基準フリップフロップ１２２および２２０より速いと仮定すると、それらのＶＣＯフリップフロップは基準フリップフロップよりも短い伝播遅延を有する。この不整合の結果は図２０のように示される。この図において基準フリップフロップの伝播遅延はＴ_Ｒ２４６、ＶＣＯフリップフロップの伝播遅延はＴ_Ｖ２４８、そして基準信号１１８はＶＣＯ信号に対してＴ２５０の量だけ先行していると仮定する。残念ながら基準信号が先行しているとき、到達時間の差分信号の期間はＴ−（Ｔ_Ｒ−Ｔ_Ｖ）２５２に減る。一方ＶＣＯ信号１２０が同じ時間量Ｔ２５０だけ先行しているとき、到達時間の差分信号の期間はＴ＋（Ｔ_Ｒ−Ｔ_Ｖ）２５４に増える。結果的にこのＢＰＦＤ３３０を用いたＰＬＬ１００のＶＣＯ１１６は、基準信号１１８が周波数的に下がっていても、基準信号１１８を追跡することに支障はない。ＶＣＯ１１６からの信号が先行しているとき、ＢＰＦＤ３３０は多くの利得を有するが、基準信号１１８が周波数的に上がっているとき、ＰＬＬ１００のＶＣＯ１１６が基準信号１１８を追跡することに支障が出る可能性がある。ＢＰＦＤ３３０はこの方向で多くのゲイン失い利得は完全に消滅することすらある。それによって基準信号１１８が周波数的に上がっているとき、特に周波数が最大動作周波数付近にあるときに、ＶＣＯ１１６が基準信号１１８を追跡することに支障が出る可能性がある。

伝播遅延の不整合は追跡能力だけではなく、最大動作周波数に影響を与える。図２０に示されたフリップフロップＴ_Ｒ−Ｔ_Ｖの間の伝播遅延の不整合量が、論理ゲート一段の伝播遅延時間と等しく、完全に整合したＢＰＦＤの最大動作周波数が１／（１０＊論理ゲート一段遅延）と仮定すれば、論理ゲート一段の伝播遅延時間の不整合を有したこのＢＰＦＤ３３０の基本ＰＦＤ２８０の部分は、１／（１１＊論理ゲート一段遅延）の遅い動作周波数有する。一方、同じＢＰＦＤ３３０の相補ＰＦＤ２８２の部分は、１／（９＊論理ゲート一段遅延）の速い動作周波数を有する。ＢＰＦＤ３３０の動作速度は、２つのうちの遅い方なので不整合は動作速度を大幅に下げ得る。

ダブルエンド型チャージポンプ出力とは違い、シングルエンド型チャージポンプ出力では電流の充電および放電の整合はそれほど重要ではない。とはいえ充電および放電電流が過度に違うことはありえない。電流の充電および放電の不整合は、それでもなおＢＰＦＤ３３０の線形性を歪め得る。ＶＣＯ１１６は通常広い電圧範囲で同調する必要があるので、ローパスフィルタ１８６の電圧も、もしそれがＶＣＯ１１６を直接駆動しているならば、広い電圧範囲を変化する。ローパスフィルタの広い同調電圧範囲は、残念ながら電圧チャージポンプからの電流の充電および放電の量に影響を与える。図９に示すように単純なＲＣローパスフィルタを駆動するシングルエンド電圧チャージポンプ１８８に対して、チャージポンプ出力からの出力電流はチャージポンプ１８８がローパスフィルタへ電流を汲み出しているとき（Ｖ_ＣＣ−Ｖ_ＬＰＦ）／Ｒに等しくなり、チャージポンプ１８８がローパスフィルタから電流を引き込んでいるとき（０−Ｖ_ＬＰＦ）／Ｒに等しくなる。それゆえにＶ_ＬＰＦは常に同量の充電および放電電流を維持するため、Ｖ_ＣＣ／２一定にバイアスされなければならないことは明らかである。

充電および放電電流の不整合を低減するため、オペアンプ２５６、帰還抵抗Ｒ２ ２５８、利得設定レジスタＲ３ ２６０およびＶ_ＣＣ／２のバイアス電圧１３８を含む図２１に示す非反転ＤＣ増幅器として構成されたオペアンプ２５６が、チャージポンプ１８８に固定バイアスを供給しバイアス電圧１３８およびローパスフィルタ１８６の電圧間の電位差に対していくらかの電圧利得を与えるために用いられる。ＶＣＯ同調範囲がＶｔｕｎｅ２６４であると仮定すると、オペアンプ２５６はＡ２６２のＤＣ利得を与えるので、Ｖ_ＬＰＦにおける電圧変化はＶｔｕｎｅ／Ａに減少し、それによって充電および放電電流の不整合は、それゆえにオペアンプ２５６の電圧利得の係数で大幅に減少する。

図２１において帰還抵抗２５８をキャパシタ２６５に置き換えて、図２２に示すようにオペアンプ２５６を無限のＤＣ利得を備えた能動積分器として用いることもでき、それによってＶ_ＬＰＦ１８６における電圧変動はまったく無くなり、充電および放電電流は全ＶＣＯ同調範囲を通して常に同じである。ＢＰＦＤ３３０のチャージポンプ出力をバイアスするためにオペアンプ２５６を用いるのは、利得とループの周波数応答の両方に影響を与える。残念ながらそれはＰＬＬ１００の計算をいっそう複雑にする。オペアンプ２５６はＢＰＦＤ３３０の出力を、取得およびロック期間中において常に理想バイアス点１３８にとどまらせる。結果的にＰＬＬ１００の性能は常に最良である。オペアンプ２５６無しではＢＰＦＤ３３０のチャージポンプ出力のバイアスは、ＶＣＯの同調周波数と同程度に変化する可能性があり、ＢＰＦＤは取得期間に利得をまったく作り出さない点に捕捉される可能性がある。例えばＶＣＯ１１６が取得期間中にＶ_ＣＣ付近に打ち付けられるとき、ＢＰＦＤ３３０の利得はオペアンプ２５６が用いられないときには−Ｖ_ＣＣからほとんどゼロになる。この時点でＢＰＦＤ３３０は、ＶＣＯ１１６を加速させるだけの強さを備えていない。結果としてＰＬＬ１００の取得能力は、劣化しロック条件に至ることがでない点までに悪化する。

ＢＰＦＤの性能は全体的にフリップフロップとチャージポンプ出力１８８の整合に依存している。チャージポンプ１８８は最大動作周波数においてでさえも同じスルーレートで電流を汲み出し、引き込まなければならない。等しくないスルーレートはＢＰＦＤの利得に影響を与え、ＢＰＦＤの性能はちょうど非平衡のフリップフロップによって引き起こされる問題のようにＢＰＦＤの性能を大幅に劣化させる可能性がある。

理論的な解析
図１に示されたような基本的なＰＬＬ１００は、次のように解析することができる。

単純なＲＣローパスフィルタが伝達関数Ｈ（ｓ）を有するループフィルタとして用いられることを想定する。

ＰＬＬ１００の開ループ利得は、

のように定義される。ここで、Ｋ_ＶＣＯはＶＣＯ感度で、Ｋ_ｄは位相検出器の利得である。
そこで、ループの特性方程式は、

標準的な２次の式と比較すると、

となる。我々は、

であることを知っている。そしてダンピング係数ζは、

である。

Ｋ_ＶＣＯはｒａｄ／（ｓｅｃ＊Ｖｏｌｔ）の単位を有し、時定数ＲＣはｓｅｃ／ｒａｄの単位を有し、Ｋ_ｄはＶｏｌｔの単位を有するので、我々は式５が正確でありすべての単位が正しいと結論付ける。したがって、我々はこの式を用いてＰＬＬの固有周波数を正確に計算できる。ＰＬＬについてのすべての書籍には、位相検出器の利得がＶｏｌｔ／ｒａｄの単位を有するように定義されており、結果的に式５はまったく働かない。これらの書籍のすべての著者たちは、彼ら自身と他のすべての人たちに彼らの公式が働くことを納得させるために、１／ｓｅｃ＝ｒａｄ／ｓｅｃであることを主張しなければならない。それは単に間違いである。１／ｓｅｃはｒａｄ／ｓｅｃと同じではない。一方は１秒間にどれだけのサイクルが通過したかを計測するために用いられ、他方は１秒間にどれだけの位相角が通過したかを計測する。これらの２つの単位は同じ振動運動を説明するために用いられるが、非常に異なった見通しを有している。

位相検出器の利得は、我々が以前に説明したように単にＶｏｌｔの単位を有するべきであり、理論的な計算においてもそれは再びここで証明された。ＰＬＬを説明する正しい方法は、到達時間の検出器２６６、ループフィルタ１１４およびＶＣＯ１１６を含む図２３のように示され、２つの入力信号の間の到達時間の差分２６８を検出する到達時間の検出器を有する帰還ループのように示される。到達時間の検出器２６６の出力は、入力信号の振幅、周波数、および位相の関数の電圧である。

この位相検出器の定義の問題は、ＰＦＤが開発されるずっと以前に始まった。古いアナログのＰＬＬがちょうど同じ問題を有していた。アナログＰＬＬで用いられた位相検出器は、２つの入力信号の乗算の積を作り出す乗算器である。乗算の結果は、入力信号の振幅、周波数、および位相の関数の電圧で、ちょうどＰＦＤのようにＶｏｌｔ／ｒａｄの代わりにＶｏｌｔを単位にもつはずである。アナログＰＬＬの問題は、実はもっと分かりやすい。例えば図２４に示すように、アナログＰＬＬ用に位相検出器として混合器を用いる。２つの信号がＶ_ｒｅｆ＊ＳＩＮ（ω_１ｔ＋θ_１）２７０およびＶ_ＶＣＯ＊ＣＯＳ（ω_２ｔ＋θ_２）２７２であり、混合器の利得がＫ_ｍ２７４であると想定すると、混合器の出力は、１／２＊Ｋ_ｍ＊Ｖ_ｒｅｆ＊Ｖ_ＶＣＯ＊[ＳＩＮ（（ω_１＋ω_２）ｔ＋θ_１＋θ_２）＋ＳＩＮ（ω_１−ω_２）ｔ＋θ_１−θ_２）]２７６となる。最初のＳＩＮの項はループフィルタによって除去されるので、２番目のＳＩＮの項がＶＣＯに到達する唯一の信号となる。そこで、混合器の出力は簡略化されて、

となる。

そして位相検出器出力Ｋ_ｄと、位相検出器の利得として定義される１／２＊Ｋ_ｍ＊Ｖ_ｒｅｆ＊Ｖ_ＶＣＯは両方ともＶｏｌｔｓの単位を有しているのに対し、最終項のＳＩＮ（（ω_１−ω_２）ｔ＋θ_１−θ_２））は定数で次元は無い。従来の解析では、ループがロック条件にあるとき周波数ω_１およびω_２は等しいと仮定されるので、それによって式７はさらに簡略化できて、

となる。そしてループがロックされていて位相誤差が小さいとき、式８はさらに簡略化されて

となる。上の式９は簡略化の多くの段階の結果であり、θ_１−θ_２は位相誤差でラジアンの単位を有するから、Ｋ_ｄがそれでもＶｏｌｔｓの単位をもつためには、位相検出器の利得は最初にＶｏｌｔと定義されたにもかかわらず、Ｖｏｌｔ／ｒａｄの単位を今度はもたなければならない。それゆえに“位相検出器”の概念を受け入れさせるため、それが実際は信号の位相と何ら関係が無いのにもかかわらず、位相検出器の利得は、Ｖｏｌｔ／ｒａｄの単位をもたせられることは明白である。

式７は、混合器の乗算計算を忠実に説明していて、その出力は入力信号の振幅、周波数、および位相の関数であり、それによってちょうどＰＦＤのように混合器は位相検出器の代わりに真の到達時間の検出器である。アナログＰＬＬが８０年前最初に開発されたとき、それは無線通信に用いられた。この用途では、自動利得制御（ＡＧＣ）回路および自動周波数制御（ＡＦＣ）回路も振幅および周波数を調節することに用いられた。信号の振幅および周波数の両方が調節されたときだけ、アナログＰＬＬは位相についてロックする可能性があった。ＡＧＣとＡＦＣは両方とも狭いバンド幅を有した帰還制御なので、それらは高い周波数の振幅雑音および周波数雑音がアナログＰＬＬ回路へ到達することを防げることはできなかった。そして一度高い周波の振幅雑音および周波数雑音がアナログＰＬＬに到達すると、アナログＰＬＬの混合器は雑音の源を特定することはできないのでそれらはすべて位相雑音になった。すべての振幅および周波数雑音は混合器にとっては位相雑音と同じように見えた。これがまさしく式７が我々に言っていることである。

本発明は、言葉によって構造的な特徴および／または方法論的行為に限定して説明されたが、添付の請求項に定義された本発明は、特定の特徴もしくは説明された行為に限定される必要はない。むしろ、特定の特徴および行為は請求された発明を実施する典型的な形として開示される。
代替実施例
好適な実施例３３０における不感帯を有するＢＰＦＤは、通常スルータイム１６８の約１／３の無駄時間Ｔ_ｄｅａｄ１７９を有している。不感帯１７５は、しかしながらＢＰＦＤが不感帯の範囲内で動作しているときは、ＢＰＦＤは利得が無く働いていないので望まれない状態である。ＢＰＦＤを不感帯で動作させることは、最良の雑音性能をもたらすが、我々は式５からわかるようにＢＰＦＤの利得がゼロのときＰＬＬの固有周波数はゼロになり、ループを維持するために働くループ利得がないので、ＢＰＦＤが不感帯にあるときＰＬＬは外部のかく乱によく応答しない。先に説明したように不感帯１７５は論理デバイスのスルーレート限界および論理ゲートの入力閾値によって引き起こされる。到達時間の差分が、ＯＲ論理ゲート２４４の出力が立ち上がりチャージポンプ１８８の入力閾値を越える時間よりも小さいとき、チャージポンプ１８８からの出力はなくチャージポンプは働かない。好適な実施例３３０において、最終イネーブル信号３０５の期間は、無限大から０まで変化する２つの入力信号の間の到達時間の差と正確に等しい。結果的に不感帯１７５は避けられない。不感帯１７５を最小にするために、我々は最終イネーブル信号３０５の期間を増やさなければならない。そうすることによって、それはシングルエンド型チャージポンプ１８８と他のすべての論理ゲートの入力閾値を乗り越えるために必要な最低限の期間を備える。

最終イネーブル信号３０５への最小限の期間の増加によって、図２５に示される第２実施例３３４にあるように、不感帯１７５はおろか線形状態１７３全体でさえも完全に除去され得る。この第２実施例３３４において、ＰＦＤ２８０のフリップフロップ１２２の極性出力は、２つの入力信号間の到達時間の差分情報に加えて、フリップフロップのリセット経路により論理ゲート一段の伝播遅延の４倍を有するので、極性出力信号１９２もチャージポンプに対するイネーブル信号として用いることができる。もし我々がフリップフロップ１２２からの極性出力信号１９２をイネーブル信号としても用いるならば、我々は基本的に所望の２つの入力信号間の到達時間の差分に論理ゲート一段の伝播遅延の４倍を加えることになる。結果的に最終イネーブル信号３０５の最小期間は、論理ゲート一段の伝播遅延の４倍になり、通常論理ゲートの入力閾値に必要とされる論理ゲート一段の伝播遅延時間より大きくなり、そしてまたチャージポンプ１８８のスルータイム１６８よりも長くなる。チャージポンプ１８８の典型的なスルータイム１６８は、約論理ゲート一段の３倍の伝播遅延である。チャージポンプ１８８のスルータイム１６８および論理ゲートの入力閾値は、論理ゲートの設計によって大きく変化する可能性があるので、論理ゲート一段の伝播遅延の４倍の最小期間がスルータイム１６８を乗り越えるために十分でなければ、そのときはフリップフロップ１２２からの極性出力信号１９２を必要な分だけ引き延ばさなければならない。極性出力信号１９２は、論理ゲート一段の伝播遅延の４倍の最小期間を有するので、もし必要であればさらに引き延ばすことは容易である。結果的に第２実施例３３４においてＢＰＦＤの伝達特性は、図２６において示されるように正のハイ状態１７４および負のハイ状態１７６の２つの状態のみを有し、不感帯１７５が無くかつ線形状態１７３の無いこのＢＰＦＤ３３４は完全な到達時間の検出器になった。もしすべての信号経路およびフリップフロップの伝播遅延が完全に整合するならば、第２実施例におけるＢＰＦＤ３３４の判定閾値の中央は、以前に説明したように（論理ゲート一段遅延時間）／２ ３３２の量だけ左側に偏移する。不感帯１７５および線形状態１７３がないので、第２実施例におけるこのＢＰＦＤ３３４は、常にループフィルタ１１４へ大きな補正パルスを送り出している。それによってＶＣＯ１１６の位相雑音は増加し、平均的なクロック・ジッタ（ｃｌｏｃｋ ｊｉｔｔｅｒ)は高くなる可能性がある。幸いなことにＢＰＦＤはさらに大きな利得を有しているので、チャージポンプ出力から雑音を低減するためにより大きな時定数を備えたループフィルタを用いることができる。結果的に第２実施例におけるＢＰＦＤ３３０によって引き起こされた位相雑音は、好適な実施例におけるＢＰＦＤ３３０と同じような位相雑音性能を有すことができ、第２実施例の設計は、位相周波数到達時間の検出器の完全な設計である。完全な到達時間の検出器の利得３３４は、＋／−Ｖ_ＣＣ／２である一方で、現在のＰＦＤ３３６の利得は＋／−Ｖ_ＣＣ／（４＊π）だけで、完全な到達時間の検出器３３４の利得の１／（２＊π）だけである。完全な到達時間の検出器としての第２実施例におけるＢＰＦＤ３３４は、それゆえにＰＬＬに対してさらに大きな利得を与える。それによってＰＬＬは単にあらゆる点で性能が向上することになる。

極性信号出力１９２は、イネーブル信号および極性信号の両方として用いられ、そのことによってフリップフロップ１２２はフリップフロップ１２４よりさらに多くの負荷を有することになり、結果的にフリップフロップ１２２および１２４の平衡をとることは非常に困難である。図２５に示されるような平衡問題の一つの解決策は、基準フリップフロップ１２２の出力からの極性信号出力１９２を極性選択回路２８４を駆動するためだけに用いることである。一方で相補基準フリップフロップ２２０はイネーブル選択回路２８６で用いられる。基準フリップフロップ１２２および相補基準フリップフロップ２２０は、両方とも同一の情報を反対の極性で伝えるので、負荷の問題は解決され、フリップフロップは容易に平衡する。今回のイネーブル信号は論理ゲート一段の伝播遅延の４倍の最小期間を有するので、最終極性信号３０７と最終イネーブル信号３０５の間の伝播経路におけるわずかな不整合が出力に影響を与えることはなく、チャージポンプ１８８は、２つの入力信号間のわずかな不整合に関して非常に寛容になる。ＢＰＦＤ３３４の相補ＰＦＤ２８２の部分は単に基本ＰＦＤ２８０と同じ内容のものである。

ＯＲ論理ゲート２４４および反転入力２４０、２４３を有する２つのＡＮＤ論理ゲートが、第２実施例の設計においてイネーブル信号選択回路２８６として用いられる。イネーブル信号選択用のこの設計は非常に単純であり、我々はイネーブル信号として単にフリップフロップからの同じ極性の信号を用いることによって、イネーブル信号は常に極性信号と等しくなる。すでに両方の信号で論理ゲート一段の伝播遅延の４倍の最小期間があるので、我々は２つの信号間のわずかな不整合を心配する必要はない。

ＢＰＦＤ３３４の最終イネーブル信号３０５は、今回論理ゲート一段の伝播遅延の４倍の最小期間を有していて、結果的に線形状態１７３およびＢＰＦＤ出力のオフ状態（不感帯１７５）は完全に除去される。しかしながら線形状態１７３無しでは、位相雑音はループフィルタの時定数を大きくしない限り不可避的に常に高くなる。ＰＣのクロックのようないくつかの応用では、論理ゲートの入力閾値を乗り越えるちょうど十分な量の最小期間を有したイネーブル信号を用いることが求められ、そうすることによって不感帯１７５は完全に除去される一方、線形状態１７３はまだ損なわれておらずこの設計でのＢＰＦＤの伝達特性は、図２７に示されるように３つの安定出力状態、正のハイ状態１７４、負のハイ状態１７６、および線形状態１７３をのみを有する。図２８に示されるように、第３実施例３３８の３つの安定出力状態を有するＢＰＦＤは、不感帯を有しないＰＦＤになり適切な位相雑音および位相ジッタを同時に提供する。そしてＰＬＬがロックされるときＢＰＦＤの利得はより低くなり、小さな時定数を有したループフィルタで十分でありフィルタはＩＣの内部で容易に組み立てられるのでＰＣのクロックの応用にとっては理想的である。

第３実施例３３８を実施するために、我々は論理デバイスの入力閾値を乗り越えるために少量の期間を加えることによって、所望のイネーブル信号になるように到達時間の差分信号１９０を引き延ばす必要がある。しかしながら到達時間の差分信号の期間は０から無限大まで変化するため、到達時間の差分信号１９０用に少量の期間を引き延ばすのは非常に困難である。イネーブル信号用に所望の期間を得るには、図２９におけるイネーブル信号幅抑制回路を用いて極性信号１９２の期間を抑制することによる方がより容易である。イネーブル信号幅抑制回路３１６および３１７を用いると、最終イネーブル信号３０５の期間がインバータ３１８および３２０のために単一ゲートの伝播遅延の２倍の量だけ抑制される。２つのキャパシタ３２４および３２６は、最終イネーブル信号３０５の期間をさらに抑制し、これら２つのキャパシタの容量は必要に応じて調整する必要がある。容量の最適な値を探すのに何度か繰り返すこともある。最終イネーブル信号３０５にとって誤差なしで落ち込む十分に安全な余地を備えた期間の窓を最終極性信号３０７が有することを保証するため、極性信号用に２つのインバータ３４６および３４８が必要である。不可能ではないが、線形状態１７３を失うことなしに不感帯１７５を除去するのは実際のところ非常に困難である。

第２実施例３３４として完全な到達時間の検出器を作るもう１つの方法がある。この新しい設計は第４実施例３４０として図３０に示されている。この設計では、以前のすべての実施例で用いられていたのと同じ極性選択回路２８４がどちらの信号が先に到達したかを判定するために用いられているが、シングルエンド型チャージポンプ１８８に送り込まれる最終極性信号３０７がＰＦＤの極性判定フリップフロップ１２２および２１８から来ないので、ＯＲ論理ゲート２３８はもはやこの設計では必要ない。その代わりに我々は、極性判定フリップフロップ１２２および２１８の出力から選択された正確な極性信号出力をＰＦＤの非極性判定フリップフロップ２２０および１２４からの出力のどちらかを選択するため、そして極性信号切替え器から選択された信号をシングルエンド型チャージポンプ１８８への最終極性選択信号３０７として送り込むために極性信号切替え器への切替え制御信号として用いる。極性信号切替え器は、ＡＮＤゲート３５０、複数の反転入力を備えたＡＮＤゲート３５２、およびＮＯＲゲート３５４から作られている。ＯＲゲート３６０および複数の反転入力を備えたＯＲゲート３６２がイネーブル信号を生成するために用いられる。

この設計では、チャージポンプ１８８へ送られるそれぞれのＰＦＤからの極性信号は、到達時間の差分情報を伝え正確な極性出力を発生する極性判定フリップフロップ１２２および２１８からではなく、通常は到達時間の差分情報を伝えずに誤差を含んだグリッチを生成する非極性判定フリップフロップ１２４および２２０から取り込まれるが、我々は、それでもこれらの極性判定フリップフロップ１２２および２１８からの正確な極性出力信号を、正確な切替え制御信号を生成するために必要とする。基本ＰＦＤ２８０の極性出力はＶＣＯフリップフロップ１２４から取り込まれる一方、相補ＰＦＤ２８２の極性出力は基準フリップフロップ２２０から取り込まれる。我々はグリッチの大きさを制御するため、非極性判定フリップフロップ１２４および２２０からの誤差を含んだ極性出力の期間を抑制するために、イネーブル信号幅抑制器３１６および３１７の同じ回路を用いる必要がある。それぞれのＰＦＤからの誤差を含んだ非極性判定フリップフロップ出力を用いたＢＰＦＤの伝達特性が図３１のように示される。２つの安定動作点ｔ_{ｅｒｒｏｒ}２０８およびｔ_{ｅｒｒｏｒ}２０９があるので、ＢＰＦＤはこれらの２つの安定動作点間のあちらこちらに飛ぶ可能性があり、ＶＣＯ１１６に大きなジッタを引き起こすので、図３１のように示されるこの伝達特性は単にひどい。それでもなお、もし我々がスルータイム１６８とｔ_{ｅｒｒｏｒ}２０８の合計よりも長い最小期間を最終イネーブル信号３０５に加えるとすれば、我々は不安定状態と線形状態を一緒に除去でき、ちょうどＢＰＦＤは第２実施例３３４の設計のような２つだけの安定動作点を有する。したがって第２実施例３３４のような両方のＰＦＤからの正確な極性判定フリップフロップ出力を用いる設計と、第４実施例３４０のようなＰＦＤからの両方の誤差を含んだ非極性判定フリップフロップ出力を用いるものでは同じ結果が得られるが、第２実施例３３４の正確な極性判定フリップフロップからの出力を用いる方が容易にできる。その上第４実施例のＢＰＦＤ３４０のグリッチは、第２実施例のＢＰＦＤ３３４よりもさらに多くの位相雑音を生成する。結果的に位相同期ループにとって第２実施例３３４がより望ましい位相周波数到達時間の検出器であることになる。

もし我々が誤差を含む非極性判定フリップフロップからの極性出力を用いたＢＰＦＤの伝達特性の図３１を調べれば、少しの最小期間を最終イネーブル信号３０５に加えることによって我々は２つの安定動作点ｔ_{ｅｒｒｏｒ}２０８およびｔ_{ｅｒｒｏｒ}２０９を一緒にすることができそうに見える。それによって結果として現れた伝達特性は、図６に示すように理想的なＰＦＤと正確に同じ形を有することになる。しかしながら実際には、同じ振幅を有した２つのグリッチがあるものの２つの安定動作点２０８および２０９のそれぞれについて反対の極性に生じているので、ＢＰＦＤの利得はこれらの点では２つの安定動作点が完全に一緒になったとしてもゼロにはならない。それにより最終的な伝達特性は、最終のイネーブル信号３０５に少しの最小期間を加えることによって２つの安定動作点が正確に統合されたとしても、実際には図６ではなく図２７に近くなる。誤差を含む非極性判定フリップフロップ出力の使用は、正確な極性判定フリップフロップからの出力を使用する設計と似た結果を生み出すがグリッチのために結果は通常劣っている。

図３２は第５実施例３６４の到達時間の検出器として、不感帯および線形状態のないＢＰＦＤを示す。この設計は不感帯および線形状態のないＢＰＦＤを作るために必要とされる最小限の構成のみを含んでいる。極性判定回路２８４は、ＯＲゲート２３６およびＡＮＤゲート２３４のみを含むので、判定閾値の中央は到達時間の差分ゼロ点１７８であり、到達時間の差分が＋／−（論理ゲート一段の遅延）の範囲にあるとき判定は、跳ね返る可能性がある。イネーブル選択回路は反転入力付きのＯＲゲート３３６を含むだけである。反転入力３３６を備えたＯＲゲートは、論理ゲート一段の伝播遅延の４倍を到達時間の差分信号に加えることによって最終イネーブル信号を引き延ばすことで、線形状態と同様に不感帯も完全に除去される。反転入力付きのＯＲゲート３３６は、排他的ＮＯＲゲートに置き換えることも可能である。もし反転入力付きのＯＲゲート３３６を置き換えるために排他的ＮＯＲゲートが用いられるならば、ＢＰＦＤは不感帯および線形状態も生じさせる。

図３３は第６実施例３７２として不感帯を有するＢＰＦＤを示す。この設計は不感帯を有するＢＰＦＤを作るために必要とされる最小限の構成のみを含む。ＯＲ論理ゲート３６８一段が遅く到達した信号を遮断するための帰還なしの極性選択回路として用いられるので、判定回路は一度選択がなされるとロックしなくなる。結果的に最終イネーブル信号３０５および最終極性信号３０７の間のタイミング問題は重要である。最終イネーブル信号３０５を生成するために、排他的ＮＯＲゲート３７０が用いられる。最終イネーブル信号は、到達時間の差分信号と正確に同じ期間を有するので、第６実施例３７２のこのＢＰＦＤは不感帯を生じさせる。

産業上の利用性
家庭用電化製品の分野においては、とくに位相同期ループ回路の一部として電圧制御発振器を制御するために、信号間の位相、周波数、および到達時間の差分を検出することに多大な関心が存在する。そのような回路は、例えばパーソナル・コンピュータにおける局所クロックの同期化のような場合においてかなり有用である。

基本的な先行技術の位相同期ループ（ＰＬＬ）の図である。 基本的な先行技術の位相周波数検出器（ＰＦＤ）の図である。 位相周波数検出器（ＰＦＤ）の理想的な伝達特性を示すグラフである。 理想的なＰＦＤの動作を示すグラフである。 典型的なＰＦＤの出力特性を示すグラフである。 理想的なＰＦＤの伝達特性を示すグラフである。 不感帯を有するＰＦＤの伝達特性を示すグラフである。 遅延誤差を有する伝達特性を示すグラフである。 電圧チャージポンプとして構成されたトライステート出力を示す図である。 基本的な先行技術のダブルエンド型チャージポンプ出力を示す図である 基本的な先行技術の図１０に説明されたＰＦＤのタイミング図である。 基本的な先行技術の図１０に説明されたＰＦＤの伝達特性を示す図であり、負のグリッチを示す。 シングルエンド型チャージポンプ出力を有する先行技術の基本ＰＦＤ回路の図である。 図１３で説明された先行技術の基本的なＰＦＤのタイミング図である。 図１３で説明されたシングルエンド型チャージポンプ出力を有する先行技術の基本ＰＦＤの伝達特性を示すグラフである。 シングルエンド型チャージポンプ出力を有する相補ＰＦＤ回路を示す図である。 図１６で説明された相補ＰＦＤのタイミング図である。 図１６で説明されたシングルエンド型チャージポンプ出力を有する相補ＰＦＤの伝達特性を示すグラフである。 本発明の不感帯を有する平衡位相周波数検出器（ＢＰＦＤ）回路の実施例を示す図である。 図１９で説明されたＢＰＦＤにおける遅延時間の不整合の効果を示すタイミング図である。 電圧チャージポンプにバイアス電圧を供給するための直流増幅器として構成するオペアンプを示す図である。 電圧チャージポンプにバイアス電圧を固定するための積分器として構成するオペアンプを示す図である。 到達時間の検出器を有するＰＬＬを示す図である。 位相検出器としての混合器を示す図である。 第２実施例として、到達時間の検出器としての不感帯と線形状態を有しない典型的なＢＰＦＤを示す図である。 第２実施例として、到達時間の検出器としての不感帯と線形状態を伴わない典型的なＢＰＦＤの出力伝達特性を示す。 不感帯を有しないＢＰＦＤの伝達特性を示す。 第３実施例として、不感帯を有しないＢＰＦＤの図を示す。 図２８の不感帯を有しないＢＰＦＤで用いられるイネーブル信号幅を抑制する回路の図である。 第４実施例として、不感帯と線形状態のないＢＰＦＤの図を示す。 それぞれのＰＦＤの誤差を含んだ非極性判定フリップフロップからの極性出力信号用いたＢＰＦＤの伝達特性を示す。 第５実施例として、不感帯と線形状態を含まないＢＰＦＤの図を示す。 第６実施例として、不感帯を含まないＢＰＦＤの図を示す。

Claims (35)

1. 信号間の位相、周波数、および到達時間の差分を検出する方法であって、
   第１信号（１１８）および第２信号（１２０）を、第１位相周波数検出回路（２８０）および第２相補位相周波数検出回路（２８２）の双方の入力端子に供給するステップと、
   前記第１信号（１１８）が前記第２信号（１２０）に対して先行しているとき、前記第１位相周波数検出回路（２８０）の出力信号になり、前記第１信号（１１８）が第２信号（１２０）に対して遅延しているとき、前記第２相補位相周波数検出回路（２８２）の出力信号になる極性信号（３０７）を、シングルエンド型チャージポンプ（１８８）への入力として選択するステップと、
   を含む、方法。
2. 前記シングルエンド型チャージポンプをイネーブルするために、前記第１信号（１１８）が前記第２信号（１２０）に対して先行しているとき、前記第１位相周波数検出回路（２８０）の第２出力信号になり、前記第１信号（１１８）が前記第２信号（１２０）に対して遅延しているとき、第２相補位相周波数検出回路（２８２）の第２出力になるイネーブル信号（３０５）を生成するステップをさらに含む、請求項１に記載の方法。
3. 前記第１位相周波数検出回路（２８０）は、シングルエンド型チャージポンプを駆動できる位相周波数検出回路を提供するように構成された、第１基準フリップフロップ（１２２）、第１ＶＣＯフリップフロップ（１２４）、および第１ＡＮＤ論理ゲート（１２６）を含み、
   前記第２相補位相周波数検出回路（２８２）は、シングルエンド型チャージポンプを駆動できる位相周波数検出回路を提供するように構成された、反転出力を生成する第２基準フリップフロップ（２２０）、反転出力を生成する第２ＶＣＯフリップフロップ（２１８）、および第２ＡＮＤ論理ゲート（２２２）を含む、請求項２に記載の方法。
   [すべての実施例]
4. 前記極性信号（３０７）を選択するステップはさらに、
   前記第１信号（１１８）が前記第２信号（１２０）に対して先行しているとき、前記第１基準フリップフロップ（１２２）の出力信号を用いること、および
   前記第１信号（１１８）が前記第２信号（１２０）に対して遅延しているとき、前記第２ＶＣＯフリップフロップ（２１８）の反転出力信号を用いること
   を含む、請求項３に記載の方法。
5. 前記極性信号（３０７）を選択するステップはさらに、
   極性選択回路（２８４）を備えることを含み、
   前記極性選択回路は、第３ＡＮＤゲート（２３４）および第１ＯＲゲート（２３６）を含み、
   前記第３ＡＮＤゲート（２３４）からの出力は前記第１ＯＲゲート（２３６）に入力を供給する、請求項４に記載の方法。
6. 前記シングルエンド型チャージポンプをイネーブル（３０５）するステップはさらに、
   第３ＯＲゲート（２４４）を含むイネーブル回路（２８６）を備えることを含み、
   それによって、ハイ、ローの２つのみの安定出力状態を有し、不感帯を有しない位相周波数到達時間の検出器を提供する、請求項５に記載の方法。
7. 前記イネーブル回路（２８６）はさらに、
   第４ＡＮＤゲート（２４０）および第５ＡＮＤゲート（２４２）を含む、請求項５に記載の方法。
8. 前記イネーブル信号（３０５）を生成するステップはさらに、
   前記第１基準フリップフロップ（１２２）および前記第１ＶＣＯフリップフロップ（１２４）からの出力を第１排他的ＯＲゲート（２１０）に入力として供給すること、および、前記第１排他的ＯＲゲート（２１０）の出力を前記イネーブル回路（２８６）に入力として供給すること、ならびに
   前記第２基準フリップフロップ（２２０）および前記第２ＶＣＯフリップフロップ（２１８）からの反転出力を第２排他的ＯＲゲート（２２４）に入力として供給すること、および、前記第２排他的ＯＲゲート（２２４）の出力を前記イネーブル回路（２８６）に入力として供給すること、を含み、
   それによって、ハイ、ロー、線形、およびジッタなしの不感帯１７５の４つの安定出力状態を有する位相周波数到達時間の検出器を提供する、請求項７に記載の方法。
9. 前記イネーブル信号（３０５）を生成するステップはさらに、
   前記第１ＶＣＯフリップフロップ（１２４）からの出力を前記イネーブル回路（２８６）に入力として供給すること、および
   前記第２基準フリップフロップ（２２０）からの反転出力を前記イネーブル回路（２８６）に入力として供給すること
   を含む、請求項７に記載の方法。
10. 前記極性信号（３０７）を選択するステップはさらに、
    前記第１基準フリップフロップ（１２２）の出力信号を前記極性選択回路（２８４）に入力信号として供給すること、および
    前記第２ＶＣＯフリップフロップ（２１８）の反転出力信号を前記極性選択回路（２８４）に入力として供給すること、を含み、
    それによって、ハイ、ローの２つのみの安定出力状態を有し、不感帯を有しない位相周波数到達時間の検出器を提供する、請求項９に記載の方法。
11. 前記イネーブル信号（３０５）を生成するステップはさらに、
    前記第１ＶＣＯフリップフロップ（１２４）からの出力を第１イネーブル信号抑制器３１７に入力として供給すること、および
    前記第２基準フリップフロップ（２２０）からの反転出力を第２イネーブル信号抑制器３１６に入力として供給すること
    を含む、請求項７に記載の方法。
12. 前記極性信号（３０７）を選択するステップはさらに、
    出力が前記極性選択回路（２８４）への入力信号となる第２インバータ（３４８）に対して並列に接続されている第１インバータ（３４６）に、前記第１基準フリップフロップ（１２２）の出力信号を入力として供給すること、
    出力が前記極性選択回路（２８４）への入力信号となる第４インバータ（３５２）に対して並列に接続されている第３インバータ（３５０）に、前記第２ＶＣＯフリップフロップ（２１８）の出力信号を入力として供給すること、を含み、
    それによって、ハイ、ロー、および線形領域の３つのみの安定出力状態を有し、不感帯を有しない位相周波数到達時間の検出器を提供する、請求項１１に記載の方法。
13. 前記イネーブル信号（３０５）を生成するステップはさらに、
    前記第１基準フリップフロップ（１２２）からの出力および前記第１ＶＣＯフリップフロップ（１２４）からの出力を第４ＯＲゲート（３６０）に入力として供給すること、および
    前記第２基準フリップフロップ（２２０）からの出力および前記第２ＶＣＯフリップフロップ（２１８）からの出力を第５ＯＲゲート（３６２）に入力として供給すること、を含み、
    前記極性信号（３０７）を選択するステップはさらに、
    前記第１ＶＣＯフリップフロップ（１２４）からの出力信号を第１イネーブル信号抑制器３１７に入力として供給すること、および
    前記第２基準信号フリップフロップ（２２０）からの反転出力を第２イネーブル信号抑制器３１６に入力として供給すること、を含み、
    それによって、ハイ、ロー、および線形領域の３つのみの安定出力状態を有し、不感帯を有しない位相周波数到達時間の検出器を提供する、請求項７に記載の方法。
14. 前記極性信号（３０７）を選択するステップはさらに、
    第１ＯＲゲート（３６８）を有する極性選択回路（２８４）を備えることを含み、
    前記シングルエンド型チャージポンプをイネーブル（３０５）するステップはさらに、
    第１排他的ＯＲゲート（３７０）を有するイネーブル回路（２８６）を備えることを含み、
    それによって、ハイ、ロー、線形、およびジッタなしの不感帯（１７５）の４つの安定出力状態を有する位相周波数到達時間の検出器を提供する、請求項４に記載の方法。
15. 第１信号（１１８）および第２信号（１２０）と、
    極性信号（３０７）入力、および、シングルエンド型チャージポンプ（１８８）をイネーブルするためのイネーブル信号（３０５）を受けるシングルエンド型チャージポンプ（１８８）と、を有し、
    前記第１信号（１１８）が前記第２信号（１２０）に対して先行しているとき、前記極性信号（３０７）は第１位相周波数検出回路（２８０）の第１出力信号であるとともに、前記イネーブル信号（３０５）は前記第１位相周波数検出回路（２８０）の第２出力信号であり、
    前記第１信号（１１８）が前記第２信号（１２０）に対して遅延しているとき、前記極性信号（３０７）は第２相補位相周波数検出回路（２８２）の第１出力信号であるとともに、前記イネーブル信号（３０５）は前記第２相補位相周波数検出回路（２８２）の第２出力信号である、信号間の位相周波数到達時間の差分を検出するための回路。
16. 前記第１位相周波数検出回路（２８０）は、シングルエンド型チャージポンプを駆動できる位相周波数検出回路を提供するように接続された、第１基準フリップフロップ（１２２）、第１ＶＣＯフリップフロップ（１２４）、および第１ＡＮＤ論理ゲート(１２６)を含み、
    前記第２相補位相周波数検出回路（２８２）は、シングルエンド型チャージポンプを駆動できる位相周波数検出回路を提供するように構成された、反転出力を生成する第２基準フリップフロップ（２２０）、反転出力を生成する第２ＶＣＯフリップフロップ（２１８）、および第２ＡＮＤ論理ゲート(２２２)を含む、請求項１５に記載の回路。
17. 前記第１位相周波数検出回路（２８０）の前記第１出力信号は、前記第１基準フリップフロップ（１２２）の出力信号であり、
    前記第２相補位相周波数検出回路（２８２）の前記第１出力信号は、前記第２ＶＣＯフリップフロップ（２１８）の反転出力信号である、請求項１６に記載の回路。
18. 第３ＡＮＤゲート（２３４）および第１ＯＲゲート（２３６）を有する極性選択回路（２８４）をさらに含み、
    前記第３ＡＮＤゲート（２３４）からの出力は、前記第１ＯＲゲート（２３６）に入力を供給する、請求項１７に記載の回路。
19. 第３ＯＲゲート（２４４）を有するイネーブル回路（２８６）をさらに含む、請求項１８に記載の回路。
20. 反転入力を備えた第４ＡＮＤゲート（２４０）、第５ＡＮＤゲート（２４２）、および第３ＯＲゲート（２４４）を有するイネーブル回路（２８６）をさらに含む、請求項１８に記載の回路。
21. 前記第１基準フリップフロップ（１２２）および前記第１ＶＣＯフリップフロップ（１２４）の出力信号を入力とし、出力が前記イネーブル回路（２８６）への入力となる第１排他的ＯＲゲート（２１０）と、
    前記第２基準フリップフロップ（２２０）および前記第２ＶＣＯフリップフロップ（２１８）の反転出力を入力とし、出力が前記イネーブル回路（２８６）への入力となる第２排他的ＯＲゲート（２２４）と、をさらに含み、
    それによって、ハイ、ロー、線形、およびジッタなしの不感帯１７５の４つの安定出力状態を有する位相周波数到達時間の検出器を提供する、請求項２０に記載の回路。
22. 前記第１ＶＣＯフリップフロップ（１２４）の出力は、第１イネーブル信号抑制器（３１７）を経由して前記イネーブル回路（２８６）に入力として供給され、
    前記第２基準フリップフロップ（２２０）からの反転出力は、第２イネーブル信号抑制器（３１６）を経由して前記イネーブル回路（２８６）に入力として供給され、
    前記第１基準フリップフロップ（１２２）の出力信号は、第１および第２インバータ（３４６，３４８）を経由して前記極性選択回路（２８４）に入力信号として供給され、
    前記第２ＶＣＯフリップフロップ（２１８）の反転出力信号は、第３および第４インバータ（３４６，３４８）を経由して前記極性選択回路（２８４）に入力信号として供給され、
    それによって、ハイおよびローの２つのみの安定出力状態を有し、不感帯を有しない位相周波数到達時間の検出器を備える、請求項１９に記載の回路。
23. 前記第１基準フリップフロップ（１２２）および前記第１ＶＣＯフリップフロップ（１２４）からの出力を入力とし、出力が前記イネーブル回路（２８６）への入力となる第４ＯＲゲート（３６０）と、
    前記第２基準フリップフロップ（２２０）および前記第２ＶＣＯフリップフロップ（２１８）からの反転出力を入力とし、出力が前記イネーブル回路（２８６）への入力となる、反転入力付き第５ＯＲゲート（２９８）と、をさらに含み、かつ、
    前記第１基準フリップフロップ（１２２）の出力信号を入力信号とし、出力が前記極性選択回路（２８４）の出力とともに用いられて前記最終極性３０７を供給する第１抑制器（３１７）と、
    前記第２ＶＣＯフリップフロップ（２１８）の出力信号を入力信号とし、出力が前記極性選択回路（２８４）の出力信号とともに用いられて前記最終極性３０７を供給する第２抑制器（３１６）と、をさらに含み、
    それによって、ハイ、ロー、および線形領域の３つのみの安定出力状態を有し、不感帯を有しない位相周波数到達時間の検出器を備える、請求項１９に記載の回路。
24. 第１ＯＲゲート（３６８）を有する極性選択回路（２８４）と、
    第１排他的ＯＲゲート（３７０）を有するイネーブル回路（２８６）と、をさらに含み、
    それによって、ハイ、ロー、線形、およびジッタなしの不感帯１７５の４つの安定出力状態を有する位相周波数到達時間の検出器を提供する、請求項１７に記載の回路。
25. 第１信号（１１８）および第２信号（１２０）を受け付ける手段と、
    前記第１信号（１１８）が前記第２信号（１２０）に対して先行しているとき、極性信号（３０７）が第１位相周波数検出回路（２８０）の出力信号になり、前記第１信号（１１８）が前記第２信号（１２０）に対して遅延しているとき、第２相補位相周波数検出回路（２８２）の出力信号になるように、極性信号（３０７）をシングルエンド型チャージポンプ（１８８）に供給する手段と、
    前記シングルエンド型チャージポンプをイネーブルするために、前記第１信号（１１８）が前記第２信号（１２０）に対して先行しているとき、イネーブル信号（３０５）が前記第１位相周波数検出回路（２８０）の第２出力信号になり、前記第１信号（１１８）が前記第２信号（１２０）に対して遅延しているとき、前記第２相補位相周波数検出回路（２８２）の第２出力になるように、イネーブル信号（３０５）を生成する手段と、
    を含む、信号間の位相周波数到達時間の差分を検出するためのシステム。
26. 前記第１位相周波数検出回路（２８０）は、シングルエンド型チャージポンプを駆動できる位相周波数検出回路を提供するように構成された、第１基準フリップフロップ（１２２）、第１ＶＣＯフリップフロップ（１２４）、および第１ＡＮＤ論理ゲート（１２６）を含み、
    前記第２相補位相周波数検出回路（２８２）は、シングルエンド型チャージポンプを駆動できる位相周波数検出回路を提供するように構成された、反転出力を生成する第２基準フリップフロップ（２２０）、反転出力を生成する第２ＶＣＯフリップフロップ（２１８）、および第２ＡＮＤ論理ゲート（２２２）を含む、請求項２５に記載のシステム。
27. 前記極性信号（３０７）を供給する手段はさらに、
    前記第１信号（１１８）が前記第２信号（１２０）に対して先行しているとき、前記第１基準フリップフロップ（１２２）の出力信号を選択する手段と、
    前記第１信号（１１８）が前記第２信号（１２０）に対して遅延しているとき、前記第２ＶＣＯフリップフロップ（２１８）の反転出力信号を選択する手段と、
    を含む、請求項２６に記載のシステム。
28. 前記極性信号３０７を供給する手段は、
    第３ＡＮＤゲート（２４）および第３ＯＲゲート（２３６）を有する極性選択回路（２８４）を含み、
    前記第３ＡＮＤゲート（２３４）の出力は、前記第３ＯＲゲート（２３６）に入力を供給する、請求項２７に記載のシステム。
29. 前記イネーブル信号（３０５）を生成する手段は、
    第４ＯＲゲート（２４４）を有するイネーブル回路（２８６）を含む、請求項２８に記載のシステム。
30. 前記イネーブル信号（３０５）を生成する手段は、
    第４ＡＮＤゲート（２４０）、第５ＡＮＤゲート（２４２）、および第４ＯＲゲート（２４４）を有するイネーブル回路（２８６）を含む、請求項２８に記載のシステム。
31. 前記イネーブル信号（３０５）を生成する手段はさらに、
    前記第１基準フリップフロップ（１２２）および前記第１ＶＣＯフリップフロップ（１２４）からの出力を入力とし、出力が前記イネーブル回路（２８６）への入力となる第１排他的ＯＲゲート（２１０）と、
    前記第２基準フリップフロップ（１２２）および前記第２ＶＣＯフリップフロップ（１２４）からの反転出力を入力とし、出力が前記イネーブル回路（２８６）への入力となる第２排他的ＯＲゲート（２２４）と、を含み、
    それによって、ハイ、ロー、線形、およびジッタなしの不感帯の４つの安定出力状態を有する位相周波数到達時間の検出器を提供する、請求項３０に記載のシステム。
32. 前記イネーブル信号（３０５）を生成する手段はさらに、
    前記第１ＶＣＯフリップフロップ（１２４）からの出力を、前記イネーブル回路（２８６）への入力とし、前記第２基準フリップフロップ（２２０）からの反転出力を前記イネーブル回路（２８６）への入力とすることを含み、
    それによって、ハイ、ローの２つのみの安定出力状態を有し、不感帯を有しない位相周波数到達時間の検出器を提供する、請求項３０に記載のシステム。
33. 前記イネーブル信号（３０５）を生成する手段はさらに、
    前記第１ＶＣＯフリップフロップ（１２４）の出力を、第１イネーブル信号抑制器手段（３１７）への入力として、かつ、前記第２基準フリップフロップ（２２０）からの反転出力を、前記第２イネーブル信号抑制器手段（３１６）への入力として含み、
    前記最終極性信号（３０７）を選択する手段はさらに、
    前記第１基準フリップフロップ（１２２）の前記出力信号を、第１および第２反転手段（３４６，３４８）を経由して前記極性を選択する手段（２８４）に供給される入力信号とし、前記第２ＶＣＯフリップフロップ（２１８）の出力信号を、第３および第４反転手段（３５０，３５２）を経由して前記極性を選択する手段（２８４）に供給される入力信号とすることを含み、
    それによって、ハイ、ロー、および線形領域の３つのみの安定出力状態を有し、不感帯を有しない位相周波数到達時間の検出器を提供する、請求項３０に記載のシステム。
34. 前記イネーブル信号（３０５）を生成する手段はさらに、
    前記第１基準フリップフロップ（１２２）および前記第１ＶＣＯフリップフロップ（１２４）からの出力を入力とし、出力が前記イネーブル回路（２８６）への入力となる第４ＯＲゲート（３６０）と、
    前記第２基準フリップフロップ（２２０）および前記第２ＶＣＯフリップフロップ（２１８）からの反転出力を入力とし、出力が前記イネーブル回路（２８６）への入力となる、反転入力付き第５ＯＲゲート（２９８）と、を含み、
    前記極性信号（３０７）を選択する手段はさらに、
    前記第１基準フリップフロップ（１２２）の出力信号を入力信号とし、出力が前記極性選択回路（２８４）の出力とともに用いられて前記最終極性３０７を供給する第１抑制器（３１７）と、
    前記第２ＶＣＯフリップフロップ（２１８）の出力信号を入力信号とし、出力が前記極性選択回路（２８４）の出力信号とともに用いられて前記最終極性３０７を供給する第２抑制器（３１６）と、を含み、
    それによって、ハイ、ロー、および線形領域の３つのみの安定出力状態を有し、不感帯を有しない位相周波数到達時間の検出器を提供する、請求項３０に記載のシステム。
35. 前記極性信号（３０７）を選択する手段はさらに、
    第１ＯＲゲート（３６８）を有する極性選択回路（２８４）を含み、
    前記シングルエンド型チャージポンプをイネーブル（３０５）する手段はさらに、
    第１排他的ＯＲゲート（３７０）を有するイネーブル回路（２８６）を含み、
    それによって、ハイ、ロー、線形、およびジッタなしの不感帯（１７５）の４つの安定出力状態を有する位相周波数到達時間の検出器を提供する、請求項２９に記載のシステム。

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