JP5894515B2 - 半導体装置、寿命推定装置、寿命推定方法 - Google Patents
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Description
本発明の実施形態は、半導体装置、寿命推定装置、寿命推定方法に関する。
積層半導体装置（以下、半導体装置）では、回路基板上に複数の半導体チップを積層さ
せ、回路基板と最下層のチップ間、及び最下層のチップ上に積層されたチップ間はバンプ
により接合されている。半導体装置を長時間使用すると、バンプには次第にクラックが発
生する。バンプにおけるクラックの発生は半導体装置の故障に繋がる。このとき、早期に
発生するクラックは、半導体装置の故障の前兆または故障と等価であるので、このような
早期に発生するクラックはできる限り早期に検出することが好ましい。しかしながら、回
路基板の剛性や半導体装置の実装条件によっては、バンプに主として発生する応力の性質
及び領域が異なるために、早期にクラックが発生するバンプの位置を事前に特定しておく
ことは難しい。
せ、回路基板と最下層のチップ間、及び最下層のチップ上に積層されたチップ間はバンプ
により接合されている。半導体装置を長時間使用すると、バンプには次第にクラックが発
生する。バンプにおけるクラックの発生は半導体装置の故障に繋がる。このとき、早期に
発生するクラックは、半導体装置の故障の前兆または故障と等価であるので、このような
早期に発生するクラックはできる限り早期に検出することが好ましい。しかしながら、回
路基板の剛性や半導体装置の実装条件によっては、バンプに主として発生する応力の性質
及び領域が異なるために、早期にクラックが発生するバンプの位置を事前に特定しておく
ことは難しい。
バンプに発生するクラックを早期に検出することが可能な半導体装置、寿命推定装置、
寿命推定方法を提供する。
寿命推定方法を提供する。
実施形態の半導体装置は、回路基板と、前記回路基板の上方に積層された複数の半導体チップと、前記回路基板と前記半導体チップの空隙、及び２つの前記半導体チップの空隙のうち、いずれかの空隙に設けられた、第１バンプ、及び前記第１バンプよりも前記半導体チップの周縁部からの距離が遠い第２バンプと、前記回路基板と前記半導体チップの空隙、及び２つの前記半導体チップの空隙のうち、前記第１バンプ及び前記第２バンプが設けられた空隙とは異なるいずれかの空隙に設けられた、第３バンプ、及び前記第３バンプよりも前記半導体チップの周縁部からの距離が遠い第４バンプと、前記第１バンプと電気的に接続され、前記第１バンプの破損を検出し、前記第１バンプの破損を示す第１信号を生成する第１検出部と、前記第３バンプと電気的に接続され、前記第３バンプの破損を検出し、前記第３バンプの破損を示す第２信号を生成する第２検出部と、前記第１検出部と電気的に接続された第１信号線と、前記第２検出部と電気的に接続された第２信号線と、前記第１信号線及び前記第２信号線と電気的に接続され、前記第１信号線及び前記第２信号線を通して前記第１信号及び前記第２信号を受け取り、前記第１信号及び前記第２信号を受け取る時間差を算出し、当該時間差に基づいて前記第２バンプまたは前記第４バンプの負荷状態を推定する負荷推定部と、
を備える。
を備える。
実施形態の寿命推定装置は、上記半導体装置の寿命を推定する寿命推定装置であって、前記負荷状態に基づいて前記第２バンプまたは前記第４バンプの寿命を推定する寿命推定部と、を備える。
実施形態の寿命推定方法は、上記半導体装置の寿命を推定する寿命推定方法であって、前記負荷状態に基づいて前記第２バンプまたは前記第４バンプの寿命を推定する。
複数の半導体チップを積層させた半導体装置では、回路基板とチップとの間には大きな
線膨張係数差があるため、半導体装置の使用時における温度変動に伴う回路基板及びチッ
プの伸縮の量（伸縮量）が互いに大きく異なる。したがって、温度変動に伴ってバンプに
は熱応力が繰り返し加わり、回路基板またはチップとの界面（境界）付近において、バン
プには次第に外縁部にクラックが発生し、このクラックが外縁部から中央に向かって徐々
に進展していく。以下では、バンプにクラックが発生した状態、またはクラックが完全に
進展して断線した状態を含めて破損と呼ぶ。なお、この破損は後述するように、例えば事
前に設定されるバンプの電気特性に対応付けて定義することができる。ここでの電気特性
とは、例えば電気抵抗値、電圧値、電流値等の特性値である。
線膨張係数差があるため、半導体装置の使用時における温度変動に伴う回路基板及びチッ
プの伸縮の量（伸縮量）が互いに大きく異なる。したがって、温度変動に伴ってバンプに
は熱応力が繰り返し加わり、回路基板またはチップとの界面（境界）付近において、バン
プには次第に外縁部にクラックが発生し、このクラックが外縁部から中央に向かって徐々
に進展していく。以下では、バンプにクラックが発生した状態、またはクラックが完全に
進展して断線した状態を含めて破損と呼ぶ。なお、この破損は後述するように、例えば事
前に設定されるバンプの電気特性に対応付けて定義することができる。ここでの電気特性
とは、例えば電気抵抗値、電圧値、電流値等の特性値である。
回路基板の剛性（曲げ剛性）が比較的大きい場合には、半導体装置全体が反ることで伸
縮量の差を解消することができずに、伸縮を妨げるように回路基板と最下層のチップ間の
バンプには回路基板またはチップの面内方向に熱応力（せん断力）が主として発生する。
一方で、回路基板の剛性（曲げ剛性）が比較的小さい場合には、半導体装置全体が反るこ
とで伸縮量の差を解消することができるが、この結果として最下層のチップ上に積層され
たチップ間のバンプには積層方向に熱応力（引張応力または圧縮応力）が主として発生す
る。また、回路基板とチップ間またはチップ間に設けられる複数のバンプの中で、チップ
（または回路基板）の周縁部からの距離が（相対的に）遠いバンプ（Ｘ）に比べて、周縁
部からの距離が（相対的に）近いバンプ（Ｙ）に対してより大きな熱応力が発生する。し
たがって、バンプの破損の際には、まずバンプ（Ｙ）が破損し、その後バンプ（Ｘ）が破
損する。
縮量の差を解消することができずに、伸縮を妨げるように回路基板と最下層のチップ間の
バンプには回路基板またはチップの面内方向に熱応力（せん断力）が主として発生する。
一方で、回路基板の剛性（曲げ剛性）が比較的小さい場合には、半導体装置全体が反るこ
とで伸縮量の差を解消することができるが、この結果として最下層のチップ上に積層され
たチップ間のバンプには積層方向に熱応力（引張応力または圧縮応力）が主として発生す
る。また、回路基板とチップ間またはチップ間に設けられる複数のバンプの中で、チップ
（または回路基板）の周縁部からの距離が（相対的に）遠いバンプ（Ｘ）に比べて、周縁
部からの距離が（相対的に）近いバンプ（Ｙ）に対してより大きな熱応力が発生する。し
たがって、バンプの破損の際には、まずバンプ（Ｙ）が破損し、その後バンプ（Ｘ）が破
損する。
以下に説明する実施形態の半導体装置では、熱応力として主としてせん断応力が支配的
な領域で、かつ周縁部にある少なくとも１つのバンプのクラック、及び主として引張・圧
縮応力が支配的な領域で、かつ周縁部にある少なくとも１つのバンプのクラックを検出す
ることで、回路基板の剛性や実装条件によらずに、使用時にバンプに発生するクラックを
早期に検出することができる。
な領域で、かつ周縁部にある少なくとも１つのバンプのクラック、及び主として引張・圧
縮応力が支配的な領域で、かつ周縁部にある少なくとも１つのバンプのクラックを検出す
ることで、回路基板の剛性や実装条件によらずに、使用時にバンプに発生するクラックを
早期に検出することができる。
以下、発明を実施するための実施形態について説明する。
（第１の実施形態）
図１は第１の実施形態に係る半導体装置１００を示す図である。
半導体装置１００は、例えばインターポーザ等の回路基板１０の表面上に複数の半導体
チップが積層方向（図中下から上に向かう方向）に積層された積層半導体チップ２０を備
える。この積層半導体チップ２０は、最下層の半導体チップを含む複数の第１半導体チッ
プ２０aと、第１半導体チップ２０a上に積層する複数の第２半導体チップ２０bを含む。
（第１の実施形態）
図１は第１の実施形態に係る半導体装置１００を示す図である。
半導体装置１００は、例えばインターポーザ等の回路基板１０の表面上に複数の半導体
チップが積層方向（図中下から上に向かう方向）に積層された積層半導体チップ２０を備
える。この積層半導体チップ２０は、最下層の半導体チップを含む複数の第１半導体チッ
プ２０aと、第１半導体チップ２０a上に積層する複数の第２半導体チップ２０bを含む。
回路基板１０と第１半導体チップ２０a、及び２つの第１半導体チップ２０aは、第１接
合部３０を介して接合されている。また、第１半導体チップ２０aと第２半導体チップ２
０b、及び２つの第２半導体チップ２０bは、第２接合部４０を介して接合されている。す
なわち、第１接合部３０は、回路基板１０と第１半導体チップ２０aの空隙、及び２つの
第１半導体チップ２０aの空隙に設けられる。また、第２接合部４０は、第１半導体チッ
プ２０aと第２半導体チップ２０bの空隙、及び２つの半導体チップ２０bの空隙に設けら
れる。また、回路基板１０上に積層する積層半導体チップ２０は、積層半導体チップ２０
の周囲（側面及び最上面）を被覆するモールド樹脂等のパッケージ５０により封止されて
いる。
合部３０を介して接合されている。また、第１半導体チップ２０aと第２半導体チップ２
０b、及び２つの第２半導体チップ２０bは、第２接合部４０を介して接合されている。す
なわち、第１接合部３０は、回路基板１０と第１半導体チップ２０aの空隙、及び２つの
第１半導体チップ２０aの空隙に設けられる。また、第２接合部４０は、第１半導体チッ
プ２０aと第２半導体チップ２０bの空隙、及び２つの半導体チップ２０bの空隙に設けら
れる。また、回路基板１０上に積層する積層半導体チップ２０は、積層半導体チップ２０
の周囲（側面及び最上面）を被覆するモールド樹脂等のパッケージ５０により封止されて
いる。
なお、図１は、簡単化のために積層半導体チップ２０が、１つの第１半導体チップ２０
a及び１つの第２半導体チップ２０bを有する例を示している。また、内部の構成を明らか
にするために、パッケージ５０を点線で示している。
a及び１つの第２半導体チップ２０bを有する例を示している。また、内部の構成を明らか
にするために、パッケージ５０を点線で示している。
回路基板１０は、回路基板１０の表面（または内部）にプリント配線等の回路を有する
基板である。回路基板１０としては、例えばガラスエポキシ基板、セラミック基板、また
はコア層とビルドアップ層とを含むビルドアップ多層基板などを用いることができる。こ
の回路基板１０は、一部に外部との信号伝達のためのコネクタ９５を備えている。
基板である。回路基板１０としては、例えばガラスエポキシ基板、セラミック基板、また
はコア層とビルドアップ層とを含むビルドアップ多層基板などを用いることができる。こ
の回路基板１０は、一部に外部との信号伝達のためのコネクタ９５を備えている。
第１及び第２半導体チップ２０a、bは、表面（または内部）に回路を含むメモリ等の素
子を有する部材である。第１及び第２半導体チップ２０a、bとしては、例えばシリコン（
Ｓｉ）ウェハなどを用いることができる。
子を有する部材である。第１及び第２半導体チップ２０a、bとしては、例えばシリコン（
Ｓｉ）ウェハなどを用いることができる。
図２は図１に示す半導体装置１００のＡ−Ａ断面図、図３は図１に示す半導体装置１０
０のＢ−Ｂ断面図である。また、図４は図１に示す半導体装置１００のＣ−Ｃ断面図であ
る。
０のＢ−Ｂ断面図である。また、図４は図１に示す半導体装置１００のＣ−Ｃ断面図であ
る。
図２に示すように、第１接合部３０は、回路基板１０と第１半導体チップ２０aの空隙
に設けられた複数の導電性のバンプ３１を有する。バンプ３１は、第１半導体チップ２０
aの周縁部、すなわち面内の最も外側に位置するバンプを含む第１バンプ３１a、及び第１
バンプ３１aを除く第２バンプ３１bを有する。また、第１接合部３０は、バンプ３１の間
を充填するアンダーフィル樹脂３２を必要に応じて有する。
に設けられた複数の導電性のバンプ３１を有する。バンプ３１は、第１半導体チップ２０
aの周縁部、すなわち面内の最も外側に位置するバンプを含む第１バンプ３１a、及び第１
バンプ３１aを除く第２バンプ３１bを有する。また、第１接合部３０は、バンプ３１の間
を充填するアンダーフィル樹脂３２を必要に応じて有する。
図３に示すように、第２接合部４０は、第１半導体チップ２０aと第２半導体チップ２
０bの空隙に設けられた複数の導電性のバンプ４１を有する。バンプ４１は、第２半導体
チップ２０bの周縁部、すなわち面内の最も外側に位置するバンプを含む第３バンプ４１a
、及び第３バンプ４１aを除く第４バンプ４１bを有する。また、第２接合部４０は、バン
プ４１の間を充填するアンダーフィル樹脂４２を必要に応じて有する。
０bの空隙に設けられた複数の導電性のバンプ４１を有する。バンプ４１は、第２半導体
チップ２０bの周縁部、すなわち面内の最も外側に位置するバンプを含む第３バンプ４１a
、及び第３バンプ４１aを除く第４バンプ４１bを有する。また、第２接合部４０は、バン
プ４１の間を充填するアンダーフィル樹脂４２を必要に応じて有する。
なお、バンプ３１、４１としては、例えば様々な組成のはんだ材料や金属間化合物で形
成されるマイクロバンプや銅ピラーなどを用いることができる。また、ここでは簡単化の
ためにバンプ３１及びバンプ４１が、面内に３×３（計９）の格子状に設けられる例を示
している。また、本実施形態においては、周縁部にある８個の第１バンプ３１a及び８個
の第３バンプ４１aは、積層半導体チップ２０のチップ間の信号線を担わないダミーバン
プ、中央にある１個の第２バンプ３１b及び１個の第４バンプ４１bは、積層半導体チップ
２０のチップ間の信号線を担うバンプとする。
成されるマイクロバンプや銅ピラーなどを用いることができる。また、ここでは簡単化の
ためにバンプ３１及びバンプ４１が、面内に３×３（計９）の格子状に設けられる例を示
している。また、本実施形態においては、周縁部にある８個の第１バンプ３１a及び８個
の第３バンプ４１aは、積層半導体チップ２０のチップ間の信号線を担わないダミーバン
プ、中央にある１個の第２バンプ３１b及び１個の第４バンプ４１bは、積層半導体チップ
２０のチップ間の信号線を担うバンプとする。
このとき、第１半導体チップ２０aが複数積層され、かつ第２半導体チップ２０bが複数
積層される場合には、回路基板１０と第１半導体チップ２０aの空隙、及び２つの第１半
導体チップ２０aの空隙のうち、いずれか１箇所の空隙にダミーバンプとしての第１バン
プ３１aを少なくとも１つ設けることができる。また、第１半導体チップ２０aと第２半導
体チップ２０bの空隙、及び２つの第２半導体チップ２０bの空隙のうち、いずれか１箇所
の空隙にダミーバンプとしての第３バンプ４１aを少なくとも１つ設けることができる。
また、第１半導体チップ２０aと第２半導体チップ２０bの境界としては、事前の実験や構
造解析等のシミュレーションにより、せん断応力が支配的な領域内にあるチップを第１半
導体チップ２０a、引張・圧縮応力が支配的な領域内にあるチップを第２半導体チップ２
０bとして事前に設定することができる。
積層される場合には、回路基板１０と第１半導体チップ２０aの空隙、及び２つの第１半
導体チップ２０aの空隙のうち、いずれか１箇所の空隙にダミーバンプとしての第１バン
プ３１aを少なくとも１つ設けることができる。また、第１半導体チップ２０aと第２半導
体チップ２０bの空隙、及び２つの第２半導体チップ２０bの空隙のうち、いずれか１箇所
の空隙にダミーバンプとしての第３バンプ４１aを少なくとも１つ設けることができる。
また、第１半導体チップ２０aと第２半導体チップ２０bの境界としては、事前の実験や構
造解析等のシミュレーションにより、せん断応力が支配的な領域内にあるチップを第１半
導体チップ２０a、引張・圧縮応力が支配的な領域内にあるチップを第２半導体チップ２
０bとして事前に設定することができる。
第１検出回路６０は、第１接続部６１と第１検出部６２を有する。第１接続部６１は、
第１バンプ３１a及び第１検出部６２に接続された配線であり、第１バンプ３１aと第１検
出部６２の間を電気的に接続する。すなわち、第１接続部６１と第１検出部６２は第１バ
ンプ３１aを介して閉じた直流回路を形成する。第１接続部６１は第１半導体チップ２０a
の回路の一部（または回路基板１０の回路の一部）に含まれる。第１検出部６２は、第１
接続部６１と同様に第１半導体チップ２０aの回路の一部（または回路基板１０の回路の
一部）に含まれる。
第１バンプ３１a及び第１検出部６２に接続された配線であり、第１バンプ３１aと第１検
出部６２の間を電気的に接続する。すなわち、第１接続部６１と第１検出部６２は第１バ
ンプ３１aを介して閉じた直流回路を形成する。第１接続部６１は第１半導体チップ２０a
の回路の一部（または回路基板１０の回路の一部）に含まれる。第１検出部６２は、第１
接続部６１と同様に第１半導体チップ２０aの回路の一部（または回路基板１０の回路の
一部）に含まれる。
図２では、第１接続部６１を介して同一の空隙にある二つの第１バンプ３１aと第１検
出部６２を接続することで閉じた直流回路を形成している。なお、第１検出回路６０の第
１バンプ３１aは一つであってもよいし、三つ以上であってもよい。第１半導体チップ２
０aが複数層の場合には、異なる空隙にある二つ以上の第１バンプ３１aを接続するもので
あってもよい。
出部６２を接続することで閉じた直流回路を形成している。なお、第１検出回路６０の第
１バンプ３１aは一つであってもよいし、三つ以上であってもよい。第１半導体チップ２
０aが複数層の場合には、異なる空隙にある二つ以上の第１バンプ３１aを接続するもので
あってもよい。
第１検出部６２は、第１バンプ３１aの電気抵抗値（電気特性）を検出する。このとき
、第１検出回路６０は閉じた直流回路であるので、第１検出部６２は、第１バンプ３１a
及び第１接続部６１で接続された経路の電気抵抗値を測定することで、この電気抵抗値を
実質的に第１バンプ３１aの電気抵抗値として検出することができる。この第１バンプ３
１aの電気抵抗値と、事前に設定される破損時の電気抵抗値（第１閾値）とを比較し、電
気抵抗値が第１閾値を越えた時点で、第１バンプ３１aの破損を検出する。このとき、第
１接続部６１は第１検出回路６０の一部であるので、第１バンプ３１aの破損に加えて、
第１検出部６２は第１接続部６１の破損を検出するものであってもよい。第１検出部６２
は、第１バンプ３１a（または第１接続部６１）の破損を検出すると、第１バンプ３１a（
または第１接続部６１）の破損を示す破損信号（第１信号）を生成する。
、第１検出回路６０は閉じた直流回路であるので、第１検出部６２は、第１バンプ３１a
及び第１接続部６１で接続された経路の電気抵抗値を測定することで、この電気抵抗値を
実質的に第１バンプ３１aの電気抵抗値として検出することができる。この第１バンプ３
１aの電気抵抗値と、事前に設定される破損時の電気抵抗値（第１閾値）とを比較し、電
気抵抗値が第１閾値を越えた時点で、第１バンプ３１aの破損を検出する。このとき、第
１接続部６１は第１検出回路６０の一部であるので、第１バンプ３１aの破損に加えて、
第１検出部６２は第１接続部６１の破損を検出するものであってもよい。第１検出部６２
は、第１バンプ３１a（または第１接続部６１）の破損を検出すると、第１バンプ３１a（
または第１接続部６１）の破損を示す破損信号（第１信号）を生成する。
なお、第１バンプ３１aには回路基板１０または第１半導体チップ２０aとの界面におい
て、第１バンプ３１aの外縁部から中央に向かってクラックが発生する。第１バンプ３１a
は、回路基板１０または第１半導体チップ２０aの一部である電極パッド（図示せず）を
介して回路基板１０または第１半導体チップ２０a上に設けられる。また、第１検出回路
６０の第１接続部６１は、この電極パッドの異なる２点に接続される。したがって、第１
バンプ３１aの電気抵抗値の変化により第１バンプ３１aの破損を検出することを容易とす
るために、例えば電極パッドの中央に電気絶縁部を形成し、第１接続部６１は、この電気
絶縁部を挟んだ電極パッドの外縁部の２点で接続されることが好ましい。
て、第１バンプ３１aの外縁部から中央に向かってクラックが発生する。第１バンプ３１a
は、回路基板１０または第１半導体チップ２０aの一部である電極パッド（図示せず）を
介して回路基板１０または第１半導体チップ２０a上に設けられる。また、第１検出回路
６０の第１接続部６１は、この電極パッドの異なる２点に接続される。したがって、第１
バンプ３１aの電気抵抗値の変化により第１バンプ３１aの破損を検出することを容易とす
るために、例えば電極パッドの中央に電気絶縁部を形成し、第１接続部６１は、この電気
絶縁部を挟んだ電極パッドの外縁部の２点で接続されることが好ましい。
図４に示すように、第１検出部６２は、回路基板１０のコネクタ９５と第１信号線９０
aにより電気的に接続されている。第１検出部６２は、この第１信号線９０aを通して第１
信号を外部に出力する。なお、第１信号線９０aは、例えば第１半導体チップ２０aの回路
の一部及び回路基板１０の回路の一部に含まれ、第２バンプ３１bを介して第１検出部６
２とコネクタ９５の間を電気的に接続する。
aにより電気的に接続されている。第１検出部６２は、この第１信号線９０aを通して第１
信号を外部に出力する。なお、第１信号線９０aは、例えば第１半導体チップ２０aの回路
の一部及び回路基板１０の回路の一部に含まれ、第２バンプ３１bを介して第１検出部６
２とコネクタ９５の間を電気的に接続する。
第２検出回路７０は、第２接続部７１と第２検出部７２を有する。第２接続部７１は、
第２バンプ４１a及び第２検出部７２に接続された配線であり、第２バンプ４１aと第２検
出部７２の間を電気的に接続する。すなわち、第２接続部７１と第２検出部７２は第２バ
ンプ４１aを介して閉じた直流回路を形成する。第２接続部７１は第２半導体チップ２０b
の回路の一部に含まれる。第２検出部７２は、第２接続部７１と同様に第２半導体チップ
２０bの回路の一部（または回路基板１０の回路の一部）に含まれる。
第２バンプ４１a及び第２検出部７２に接続された配線であり、第２バンプ４１aと第２検
出部７２の間を電気的に接続する。すなわち、第２接続部７１と第２検出部７２は第２バ
ンプ４１aを介して閉じた直流回路を形成する。第２接続部７１は第２半導体チップ２０b
の回路の一部に含まれる。第２検出部７２は、第２接続部７１と同様に第２半導体チップ
２０bの回路の一部（または回路基板１０の回路の一部）に含まれる。
図３では、第２接続部７１を介して同一の空隙にある二つの第３バンプ４１aと第２検
出部７２を接続することで閉じた直流回路を形成している。なお、第２検出回路７０の第
３バンプ４１aは一つであってもよいし、三つ以上であってもよい。第２半導体チップ２
０bが複数層の場合には、異なる空隙にある二つ以上の第３バンプ４１aを接続するもので
あってもよい。
出部７２を接続することで閉じた直流回路を形成している。なお、第２検出回路７０の第
３バンプ４１aは一つであってもよいし、三つ以上であってもよい。第２半導体チップ２
０bが複数層の場合には、異なる空隙にある二つ以上の第３バンプ４１aを接続するもので
あってもよい。
第２検出部７２は、第３バンプ４１aの電気抵抗値（電気特性）を検出する。このとき
、第２検出部７０は閉じた直流回路であるので、第２検出部７２は、第３バンプ４１a及
び第２接続部７１で接続された経路の電気抵抗値を測定することで、この電気抵抗値を実
質的に第３バンプ４１aの電気抵抗値として検出することができる。この第３バンプ４１a
の電気抵抗値と、事前に設定される破損時の電気抵抗値（第２閾値）とを比較し、電気抵
抗値が第２閾値を越えた時点で、第３バンプ４１aの破損を検出する。このとき、第２接
続部７１は第２検出回路７０の一部であるので、第３バンプ４１aの破損に加えて、第２
検出部７２は第２接続部７１の破損を検出するものであってもよい。第２検出部７２は、
第３バンプ４１a（または第２接続部７１）の破損を検出すると、第３バンプ４１a（また
は第２接続部７１）の破損を示す破損信号（第２信号）を生成する。なお、第１閾値と第
２閾値は、同一の値であってもよいし、異なる値であってもよい。
、第２検出部７０は閉じた直流回路であるので、第２検出部７２は、第３バンプ４１a及
び第２接続部７１で接続された経路の電気抵抗値を測定することで、この電気抵抗値を実
質的に第３バンプ４１aの電気抵抗値として検出することができる。この第３バンプ４１a
の電気抵抗値と、事前に設定される破損時の電気抵抗値（第２閾値）とを比較し、電気抵
抗値が第２閾値を越えた時点で、第３バンプ４１aの破損を検出する。このとき、第２接
続部７１は第２検出回路７０の一部であるので、第３バンプ４１aの破損に加えて、第２
検出部７２は第２接続部７１の破損を検出するものであってもよい。第２検出部７２は、
第３バンプ４１a（または第２接続部７１）の破損を検出すると、第３バンプ４１a（また
は第２接続部７１）の破損を示す破損信号（第２信号）を生成する。なお、第１閾値と第
２閾値は、同一の値であってもよいし、異なる値であってもよい。
なお、第３バンプ４１aには第２半導体チップ２０bとの界面において、第３バンプ４１
aの外縁部から中央に向かってクラックが発生する。第３バンプ４１aは、第２半導体チッ
プ２０bの一部である電極パッド（図示せず）を介して第２半導体チップ２０b上に設けら
れる。また、第２検出回路７０の第２接続部７１は、この電極パッドの異なる２点に接続
される。したがって、第３バンプ４１aの電気抵抗値の変化により第３バンプ４１aの破損
を検出することを容易とするために、例えば電極パッドの中央に電気絶縁部を形成し、第
２接続部７１は、この電気絶縁部を挟んだ電極パッドの外縁部の２点で接続されることが
好ましい。
aの外縁部から中央に向かってクラックが発生する。第３バンプ４１aは、第２半導体チッ
プ２０bの一部である電極パッド（図示せず）を介して第２半導体チップ２０b上に設けら
れる。また、第２検出回路７０の第２接続部７１は、この電極パッドの異なる２点に接続
される。したがって、第３バンプ４１aの電気抵抗値の変化により第３バンプ４１aの破損
を検出することを容易とするために、例えば電極パッドの中央に電気絶縁部を形成し、第
２接続部７１は、この電気絶縁部を挟んだ電極パッドの外縁部の２点で接続されることが
好ましい。
図４に示すように、第２検出部７２は、回路基板１０のコネクタ９５と第２信号線９０
bにより電気的に接続されている。第２検出部７２は、この第２信号線９０bを通して第２
信号を外部に出力する。なお、第２信号線９０bは、例えば第１半導体チップ２０aの回路
の一部及び第２半導体チップ２０bの回路の一部、回路基板１０の回路の一部に含まれ、
第２バンプ３１b及び第４バンプ４１bを介して第２検出部７２とコネクタ９５の間を電気
的に接続する。
bにより電気的に接続されている。第２検出部７２は、この第２信号線９０bを通して第２
信号を外部に出力する。なお、第２信号線９０bは、例えば第１半導体チップ２０aの回路
の一部及び第２半導体チップ２０bの回路の一部、回路基板１０の回路の一部に含まれ、
第２バンプ３１b及び第４バンプ４１bを介して第２検出部７２とコネクタ９５の間を電気
的に接続する。
図１において、出力部８０は、コネクタ９５を介して第１検出部６２及び第２検出部７
２と電気的に接続される表示装置や警報装置等である。出力部８０は、第１検出部６２か
らの第１信号または第２検出部７２からの第２信号をそれぞれ受け取り、半導体装置１０
０を使用するユーザに対して、表示または警報により第１バンプ３１aまたは第３バンプ
４１aの破損を知らせる。この際、第１バンプ３１aまたは第３バンプ４１aの破損を半導
体装置１００の故障に置き換えて知らせることもできる。なお、本実施形態では、この出
力部８０までを含めて半導体装置１００とする。
２と電気的に接続される表示装置や警報装置等である。出力部８０は、第１検出部６２か
らの第１信号または第２検出部７２からの第２信号をそれぞれ受け取り、半導体装置１０
０を使用するユーザに対して、表示または警報により第１バンプ３１aまたは第３バンプ
４１aの破損を知らせる。この際、第１バンプ３１aまたは第３バンプ４１aの破損を半導
体装置１００の故障に置き換えて知らせることもできる。なお、本実施形態では、この出
力部８０までを含めて半導体装置１００とする。
なお、半導体装置１００の製造方法としては、積層半導体チップ２０のチップを一般的
な半導体製造プロセスにより作製し、チップ間をフリップチップ接続することで製造する
ことができる。
な半導体製造プロセスにより作製し、チップ間をフリップチップ接続することで製造する
ことができる。
本実施形態の半導体装置１００によれば、積層半導体チップ２０の最下層近傍で、かつ
周縁部近傍、すなわちせん断応力が支配的な領域に少なくとも１つの第１バンプ３１aを
配し、積層半導体チップ２０の中間層で、かつ周縁部近傍、すなわち引張・圧縮応力が支
配的な領域に少なくとも１つの第２バンプ４１aを配することで、回路基板１０の剛性や
実装条件によらずに、使用時にバンプに発生するクラックを早期に検出することが可能と
なる。
周縁部近傍、すなわちせん断応力が支配的な領域に少なくとも１つの第１バンプ３１aを
配し、積層半導体チップ２０の中間層で、かつ周縁部近傍、すなわち引張・圧縮応力が支
配的な領域に少なくとも１つの第２バンプ４１aを配することで、回路基板１０の剛性や
実装条件によらずに、使用時にバンプに発生するクラックを早期に検出することが可能と
なる。
また、第１バンプ３１a及び第２バンプ４１aを内部と比較して応力が強く発生する周縁
部の最も外側に配することで、バンプに発生するクラックをさらに早期に検出することが
可能となる。
部の最も外側に配することで、バンプに発生するクラックをさらに早期に検出することが
可能となる。
また、前述の通り回路基板１０と第１半導体チップ２０aの間には大きな線膨張係数の
差があるため、温度変動に対する回路基板１０と第１半導体チップ２０aの間の伸縮量の
差が、半導体チップ間の伸縮量の差に比べて著しく大きい。また、インターポーザ等を担
う回路基板１０には半導体チップに比べて高電流が流れる傾向があるため、回路基板１０
は半導体チップよりも高温になることが考えられる。このため、回路基板１０と第１半導
体チップ２０aの間の伸縮量にはさらに差が開くことになる。したがって、半導体装置１
００の中でも、温度変動に対して最も伸縮量に差ができる回路基板１０と第１半導体チッ
プ２０aの空隙に第１バンプ３１aを設けることで、バンプに発生するクラックをさらに早
期に検出することが可能となる。
差があるため、温度変動に対する回路基板１０と第１半導体チップ２０aの間の伸縮量の
差が、半導体チップ間の伸縮量の差に比べて著しく大きい。また、インターポーザ等を担
う回路基板１０には半導体チップに比べて高電流が流れる傾向があるため、回路基板１０
は半導体チップよりも高温になることが考えられる。このため、回路基板１０と第１半導
体チップ２０aの間の伸縮量にはさらに差が開くことになる。したがって、半導体装置１
００の中でも、温度変動に対して最も伸縮量に差ができる回路基板１０と第１半導体チッ
プ２０aの空隙に第１バンプ３１aを設けることで、バンプに発生するクラックをさらに早
期に検出することが可能となる。
また、第１検出部６０、第２検出部７０は、電気抵抗値を測定するのではなく、電圧値
や電流値を測定してもよい。定電圧回路においては、電気抵抗値が増加するのにともない
電流は減少していく。したがって、この場合には第１検出部６０、第２検出部７０は、回
路に流れる電流値を測定することで、この電流値が事前に設定される破損時の電流値を下
回った時点で、各バンプの破損を検出することができる。また、定電流回路においては、
電気抵抗値が増加するのにともない電圧は増加していく。したがって、この場合には第１
検出部６０、第２検出部７０は、各バンプ電圧値を測定することで、この電圧値が事前に
設定される破損時の電圧値を超えた時点で、各バンプの破損を検出することができる。
や電流値を測定してもよい。定電圧回路においては、電気抵抗値が増加するのにともない
電流は減少していく。したがって、この場合には第１検出部６０、第２検出部７０は、回
路に流れる電流値を測定することで、この電流値が事前に設定される破損時の電流値を下
回った時点で、各バンプの破損を検出することができる。また、定電流回路においては、
電気抵抗値が増加するのにともない電圧は増加していく。したがって、この場合には第１
検出部６０、第２検出部７０は、各バンプ電圧値を測定することで、この電圧値が事前に
設定される破損時の電圧値を超えた時点で、各バンプの破損を検出することができる。
また、第１バンプ３１a及び第３バンプ４１aは信号線を担わないダミーバンプであるの
で、半導体装置１００の機能上必要な信号線を担う第２バンプ３１b及び第４バンプ４１b
の破損の前にこのダミーバンプの破損を検出することができる。これにより、ユーザに対
して半導体装置１００の故障予兆を知らせることが可能となる。
で、半導体装置１００の機能上必要な信号線を担う第２バンプ３１b及び第４バンプ４１b
の破損の前にこのダミーバンプの破損を検出することができる。これにより、ユーザに対
して半導体装置１００の故障予兆を知らせることが可能となる。
なお、本実施形態では、出力部８０を含めて半導体装置１００としたが、コネクタ９５
までを半導体装置１００とし、このコネクタ９５に接続される出力部８０は半導体装置１
００の外部の構成としてもよい。
までを半導体装置１００とし、このコネクタ９５に接続される出力部８０は半導体装置１
００の外部の構成としてもよい。
（第２の実施形態）
図５は第２の実施形態に係る半導体装置２００を示す図である。なお、図１の半導体装
置２００と同様の構成については同一の符号を付すことで、詳細な説明を省略する。この
半導体装置２００では、第１検出部６２からの第１信号及び第２検出部７２からの第２信
号を半導体装置２００内の負荷状態の推定、さらには半導体装置２００の寿命の推定に用
いる。
図５は第２の実施形態に係る半導体装置２００を示す図である。なお、図１の半導体装
置２００と同様の構成については同一の符号を付すことで、詳細な説明を省略する。この
半導体装置２００では、第１検出部６２からの第１信号及び第２検出部７２からの第２信
号を半導体装置２００内の負荷状態の推定、さらには半導体装置２００の寿命の推定に用
いる。
半導体装置２００は、図１の半導体装置１００に加えて、記憶部２１０、負荷推定部２
２０、寿命推定部２３０をさらに備える。記憶部２１０はメモリ等の記憶装置４００を用
いる。負荷推定部２２０、寿命推定部２３０はＣＰＵ等の演算処理装置５００を用いる。
負荷推定部２２０は、コネクタ９５を介して第１検出部６２及び第２検出部７２と電気的
に接続される。
２０、寿命推定部２３０をさらに備える。記憶部２１０はメモリ等の記憶装置４００を用
いる。負荷推定部２２０、寿命推定部２３０はＣＰＵ等の演算処理装置５００を用いる。
負荷推定部２２０は、コネクタ９５を介して第１検出部６２及び第２検出部７２と電気的
に接続される。
第１及び第２信号によれば、半導体装置２００の変形状態（例えば反りの大きさ）及び
半導体装置２００の応力状態を推定することが可能である。以下の説明では、変形状態及
び応力状態を含めて負荷状態と呼ぶ。なお、変形状態としては、例えば半導体装置２００
に反りが発生していない（熱応力を受けていない）状態を基準状態として、この基準状態
における第２バンプ３１b及び第４バンプ４１bの位置（基準位置）からの変位量として定
義することができる。また、応力状態としては、例えば第２バンプ３１b及び第４バンプ
４１bに対して生じる応力と定義することができる。
半導体装置２００の応力状態を推定することが可能である。以下の説明では、変形状態及
び応力状態を含めて負荷状態と呼ぶ。なお、変形状態としては、例えば半導体装置２００
に反りが発生していない（熱応力を受けていない）状態を基準状態として、この基準状態
における第２バンプ３１b及び第４バンプ４１bの位置（基準位置）からの変位量として定
義することができる。また、応力状態としては、例えば第２バンプ３１b及び第４バンプ
４１bに対して生じる応力と定義することができる。
以下、第１及び第２信号に基づいて半導体装置２００の負荷状態を推定するための原理
について説明する。
前述したとおり積層された積層半導体チップ２０と回路基板１０との間には一般に大き
な線膨張係数差があるため、温度変動に伴い熱応力が発生する。
このとき、回路基板１０の曲げ剛性が小さい場合には構造に大きな反りが生じる。これ
により、積層半導体チップ２０の最下層近傍のせん断応力は緩和され、積層半導体チップ
２０の中間層における周縁部に発生する引張・圧縮応力が支配的となる。一方で、回路基
板２０の曲げ剛性が大きい場合には構造に生じる反りは小さい。これにより、積層半導体
チップ２０の中間層における周縁部に発生する引張・圧縮応力は緩和され、積層半導体チ
ップ２０の最下層近傍に発生するせん断応力が支配的となる。
について説明する。
前述したとおり積層された積層半導体チップ２０と回路基板１０との間には一般に大き
な線膨張係数差があるため、温度変動に伴い熱応力が発生する。
このとき、回路基板１０の曲げ剛性が小さい場合には構造に大きな反りが生じる。これ
により、積層半導体チップ２０の最下層近傍のせん断応力は緩和され、積層半導体チップ
２０の中間層における周縁部に発生する引張・圧縮応力が支配的となる。一方で、回路基
板２０の曲げ剛性が大きい場合には構造に生じる反りは小さい。これにより、積層半導体
チップ２０の中間層における周縁部に発生する引張・圧縮応力は緩和され、積層半導体チ
ップ２０の最下層近傍に発生するせん断応力が支配的となる。
したがって、積層半導体チップ２０の最下層近傍、すなわちせん断応力が支配的な領域
に配される第１検出部６２は、せん断応力を受けて破損する第１バンプ３１aの破損を検
出して、第１信号を生成するものとみなすことができる。また、積層半導体チップ２０の
中間層、すなわち引張・圧縮応力が支配的な領域に配される第２検出部７２は、引張・圧
縮応力を受けて破損する第３バンプ４１aの破損を検出して、第２信号を生成するものと
みなすことができる。本実施形態では、この異なる性質の応力により破損する第１バンプ
３１a及び第３バンプ４１aの破損の時間差に基づき負荷状態を推定する。
に配される第１検出部６２は、せん断応力を受けて破損する第１バンプ３１aの破損を検
出して、第１信号を生成するものとみなすことができる。また、積層半導体チップ２０の
中間層、すなわち引張・圧縮応力が支配的な領域に配される第２検出部７２は、引張・圧
縮応力を受けて破損する第３バンプ４１aの破損を検出して、第２信号を生成するものと
みなすことができる。本実施形態では、この異なる性質の応力により破損する第１バンプ
３１a及び第３バンプ４１aの破損の時間差に基づき負荷状態を推定する。
ここでは、事前の実験や構造解析等のシミュレーションにより、位置が予めわかってい
る第１バンプ３１aが破損してから位置が予めわかっている第３バンプ４１aが破損するま
での時間、または第３バンプ４１aが破損してから第１バンプ３１aが破損するまでの時間
と、これら第１バンプ３１a及び第３バンプ４１aを除いた第２バンプ３１b及び第４バン
プ４１bの負荷状態の対応関係を調べておく。すなわち、この対応関係には、位置が予め
わかっている第１バンプ３１a及び第３バンプ４１aが破損する時間間隔と、この時間間隔
に対応付けされた全ての第２バンプ３１b及び第４バンプ４１bの負荷状態との関係が含ま
れる。この時間間隔としては、例えば先に第１バンプ３１aが破損してから後に第３バン
プ４１aが破損する場合には正、先に第３バンプ４１aが破損してから後に第１バンプ３１
aが破損する場合には負の値をとる。なお、対応関係としては、例えばテーブルによるも
のであってもよいし、例えば時間間隔を変数とする関数によるものであってもよい。この
対応関係は予め記憶部２１０に格納される。
る第１バンプ３１aが破損してから位置が予めわかっている第３バンプ４１aが破損するま
での時間、または第３バンプ４１aが破損してから第１バンプ３１aが破損するまでの時間
と、これら第１バンプ３１a及び第３バンプ４１aを除いた第２バンプ３１b及び第４バン
プ４１bの負荷状態の対応関係を調べておく。すなわち、この対応関係には、位置が予め
わかっている第１バンプ３１a及び第３バンプ４１aが破損する時間間隔と、この時間間隔
に対応付けされた全ての第２バンプ３１b及び第４バンプ４１bの負荷状態との関係が含ま
れる。この時間間隔としては、例えば先に第１バンプ３１aが破損してから後に第３バン
プ４１aが破損する場合には正、先に第３バンプ４１aが破損してから後に第１バンプ３１
aが破損する場合には負の値をとる。なお、対応関係としては、例えばテーブルによるも
のであってもよいし、例えば時間間隔を変数とする関数によるものであってもよい。この
対応関係は予め記憶部２１０に格納される。
負荷推定部２２０は、第１信号及び第２信号を受け取り、第１信号及び第２信号を受け
取る時間差を算出する。また、この時間差に基づいて半導体装置２００、具体的には第２
バンプ３１b及び第４バンプ４１bの負荷状態を推定する。なお、この際には、第２バンプ
３１b及び第４バンプ４１bの負荷状態を個々に推定するものであってもよいし、いくつか
の第２バンプ３１bをまとめて、またいくつかの第４バンプ４１bをまとめて、例えばこれ
らの負荷状態の平均として推定するものであってもよい。
取る時間差を算出する。また、この時間差に基づいて半導体装置２００、具体的には第２
バンプ３１b及び第４バンプ４１bの負荷状態を推定する。なお、この際には、第２バンプ
３１b及び第４バンプ４１bの負荷状態を個々に推定するものであってもよいし、いくつか
の第２バンプ３１bをまとめて、またいくつかの第４バンプ４１bをまとめて、例えばこれ
らの負荷状態の平均として推定するものであってもよい。
図６は、負荷推定部２２０の動作を説明するフローチャートである。
Ｓ１００１では、第１信号及び第２信号のうち、先に受け取った信号の時刻（第１時刻
）を記憶部２１０に一時的に書き込む。ここで受け取った信号が第１信号の場合には、こ
の第１時刻を第１バンプ３１aが破損した時刻とし、ここで受け取った信号が第２信号の
場合には、この第１時刻を第３バンプ４１aが破損した時刻とする。また、第１信号及び
第２信号のどちらを受け取ったかを示す第１識別信号を生成し、記憶部２１０に書き込む
。
Ｓ１００１では、第１信号及び第２信号のうち、先に受け取った信号の時刻（第１時刻
）を記憶部２１０に一時的に書き込む。ここで受け取った信号が第１信号の場合には、こ
の第１時刻を第１バンプ３１aが破損した時刻とし、ここで受け取った信号が第２信号の
場合には、この第１時刻を第３バンプ４１aが破損した時刻とする。また、第１信号及び
第２信号のどちらを受け取ったかを示す第１識別信号を生成し、記憶部２１０に書き込む
。
Ｓ１００２では、第１信号及び第２信号のうち、後に受け取った信号の時刻（第２時刻
）を記憶部２１０に一時的に書き込む。ここで受け取った信号が第１信号の場合には、こ
の第２時刻を第１バンプ３１aが破損した時刻とし、ここで受け取った信号が第２信号の
場合には、この第２時刻を第３バンプ４１aが破損した時刻とする。また、第１信号及び
第２信号のどちらを受け取ったかを示す第２識別信号を生成し、記憶部２１０に書き込む
。
）を記憶部２１０に一時的に書き込む。ここで受け取った信号が第１信号の場合には、こ
の第２時刻を第１バンプ３１aが破損した時刻とし、ここで受け取った信号が第２信号の
場合には、この第２時刻を第３バンプ４１aが破損した時刻とする。また、第１信号及び
第２信号のどちらを受け取ったかを示す第２識別信号を生成し、記憶部２１０に書き込む
。
Ｓ１００３では、記憶部２１０から第１時刻及び第１識別信号、第２時刻及び第２識別
信号を読み出して、これらを用いて第１信号及び第２信号を受け取る時間差を算出する。
このとき、例えば時間差の正負により信号を受け取った順番を識別することができる。す
なわち、第１識別信号及び第２識別信号を参照して、先に受け取った信号が第１信号で、
後に受け取った信号が第２信号のときには正、先に受け取った信号が第２信号で、後に受
け取った信号が第１信号のときには負とする。このように、符号まで含めた時間差を第１
バンプ３１a及び第３バンプ４１aが破損する時間間隔とする。
信号を読み出して、これらを用いて第１信号及び第２信号を受け取る時間差を算出する。
このとき、例えば時間差の正負により信号を受け取った順番を識別することができる。す
なわち、第１識別信号及び第２識別信号を参照して、先に受け取った信号が第１信号で、
後に受け取った信号が第２信号のときには正、先に受け取った信号が第２信号で、後に受
け取った信号が第１信号のときには負とする。このように、符号まで含めた時間差を第１
バンプ３１a及び第３バンプ４１aが破損する時間間隔とする。
Ｓ１００４では、記憶部２１０から、第１バンプ３１a及び第２バンプ４１aが破断する
時刻の時間差と第３バンプ３１b、第４バンプ４１bの負荷状態との対応関係を読み出す。
時刻の時間差と第３バンプ３１b、第４バンプ４１bの負荷状態との対応関係を読み出す。
Ｓ１００５では、Ｓ１００３で算出された時間差とＳ１００４で得た対応関係を用いて
、第３バンプ３１b及び第４バンプ４１bの負荷状態を推定する。すなわち、対応関係がテ
ーブルの場合には、Ｓ１００３で算出された時間差に対応する時間間隔のときの負荷状態
を読み出し、この読み出した負荷状態を推定値とする。また、対応関係が関数の場合には
、算出された時間差を時間間隔として関数に代入することで負荷状態を算出し、算出され
た負荷状態を推定値とする。
、第３バンプ３１b及び第４バンプ４１bの負荷状態を推定する。すなわち、対応関係がテ
ーブルの場合には、Ｓ１００３で算出された時間差に対応する時間間隔のときの負荷状態
を読み出し、この読み出した負荷状態を推定値とする。また、対応関係が関数の場合には
、算出された時間差を時間間隔として関数に代入することで負荷状態を算出し、算出され
た負荷状態を推定値とする。
なお、ここではＳ１００４及びＳ１００５を異なるステップとして説明しているが、記
憶部２１０から対応関係を読み出すことなく、記憶部２１０に格納されている対応関係を
直接参照することで、第３バンプ３１b及び第４バンプ４１bの負荷状態を推定するもので
あってもよい。
憶部２１０から対応関係を読み出すことなく、記憶部２１０に格納されている対応関係を
直接参照することで、第３バンプ３１b及び第４バンプ４１bの負荷状態を推定するもので
あってもよい。
寿命推定部２３０は、負荷推定部２２０が推定した第２バンプ３１b及び第４バンプ４
１bの負荷状態の推定値に基づいて、第２バンプ３１b及び第４バンプ４１bの寿命を推定
する。なお、この際には、第２バンプ３１b及び第４バンプ４１bの寿命を個々に推定する
ものであってもよいし、いくつかの第２バンプ３１bをまとめて、またいくつかの第４バ
ンプ４１bをまとめて、例えばこれらの寿命の平均として推定するものであってもよい。
ここで、寿命とは、第２バンプ３１b及び第４バンプ４１bが破損するまでの残り時間であ
ってもよいし、破断するまでの応力発生のサイクル回数であってもよい。
１bの負荷状態の推定値に基づいて、第２バンプ３１b及び第４バンプ４１bの寿命を推定
する。なお、この際には、第２バンプ３１b及び第４バンプ４１bの寿命を個々に推定する
ものであってもよいし、いくつかの第２バンプ３１bをまとめて、またいくつかの第４バ
ンプ４１bをまとめて、例えばこれらの寿命の平均として推定するものであってもよい。
ここで、寿命とは、第２バンプ３１b及び第４バンプ４１bが破損するまでの残り時間であ
ってもよいし、破断するまでの応力発生のサイクル回数であってもよい。
なお、第２バンプ３１b及び第４バンプ４１bの寿命推定方法としては、公知の方法（例
えば、特開２０１０−７３７９５号公報）を用いることとし、ここでは詳細な説明を省略
する。
えば、特開２０１０−７３７９５号公報）を用いることとし、ここでは詳細な説明を省略
する。
出力部８０は、寿命推定部２３０が推定した第２バンプ３１b及び第４バンプ４１bの寿
命を受け取り、半導体装置１００を使用するユーザに対して、第２バンプ３１b及び第４
バンプ４１bの寿命を表示により知らせる。
命を受け取り、半導体装置１００を使用するユーザに対して、第２バンプ３１b及び第４
バンプ４１bの寿命を表示により知らせる。
なお、記憶部２１０、負荷推定部２２０、寿命推定部２３０は、半導体装置２００とコ
ネクタ９５を介して電気的に接続される寿命推定装置（すなわち、記憶装置４００及び演
算処理装置５００）として、半導体装置２００とは別に設けられるものであってもよい。
また、出力部８０は、寿命推定装置と電気的に接続される表示装置として、半導体装置２
００とは別に設けられるものであってもよい。
ネクタ９５を介して電気的に接続される寿命推定装置（すなわち、記憶装置４００及び演
算処理装置５００）として、半導体装置２００とは別に設けられるものであってもよい。
また、出力部８０は、寿命推定装置と電気的に接続される表示装置として、半導体装置２
００とは別に設けられるものであってもよい。
本実施形態の半導体装置２００によれば、一部のバンプ、すなわち少なくとも１つの第
１バンプ３１a及び少なくとも１つの第３バンプ４１aの破損により、第２バンプ３１b及
び第４バンプ４１bの寿命を推定することで、半導体装置２００が故障する前にユーザに
対して使用の停止や修理等を促すことが可能となる。
１バンプ３１a及び少なくとも１つの第３バンプ４１aの破損により、第２バンプ３１b及
び第４バンプ４１bの寿命を推定することで、半導体装置２００が故障する前にユーザに
対して使用の停止や修理等を促すことが可能となる。
（変形例）
図７は変形例に係る半導体装置３００を示す図である。図７の半導体装置３００は、１
つの第１半導体チップ２０aと、２つの第２半導体チップ２０bが積層している。また、図
８は図７に示す半導体装置３００のＤ−Ｄ断面図である。なお、半導体装置１００、２０
０と同様の構成については同一の符号を付すことで、詳細な説明を省略する。なお、図８
では、コネクタ９５、第１信号線９０a、第２信号線９０bは省略する。
図７は変形例に係る半導体装置３００を示す図である。図７の半導体装置３００は、１
つの第１半導体チップ２０aと、２つの第２半導体チップ２０bが積層している。また、図
８は図７に示す半導体装置３００のＤ−Ｄ断面図である。なお、半導体装置１００、２０
０と同様の構成については同一の符号を付すことで、詳細な説明を省略する。なお、図８
では、コネクタ９５、第１信号線９０a、第２信号線９０bは省略する。
図８に示すように、半導体装置３００は、第１半導体チップ２０aと第２半導体チップ
２０bの少なくとも一部を積層方向に貫通する複数の貫通ビア３１０を備える。
２０bの少なくとも一部を積層方向に貫通する複数の貫通ビア３１０を備える。
貫通ビア３１０は、第１バンプ３１a、第３バンプ４１aを一部に含む導電性の電極であ
る。この貫通ビア３１０は、第１バンプ３１a、第３バンプ４１aを介して、積層半導体チ
ップ２０のチップ間を電気的に接続する。
る。この貫通ビア３１０は、第１バンプ３１a、第３バンプ４１aを介して、積層半導体チ
ップ２０のチップ間を電気的に接続する。
貫通ビア３１０は、第１バンプ３１aと第３バンプ４１aの間に、第１バンプ３１aと第
３バンプ４１aを電気的に絶縁する絶縁部３２０を有する。絶縁部３２０は、電気絶縁性
の部材であってもよいし、空隙であってもよい。
３バンプ４１aを電気的に絶縁する絶縁部３２０を有する。絶縁部３２０は、電気絶縁性
の部材であってもよいし、空隙であってもよい。
第２検出回路７０では、第２接続部７１と第２検出部７２は２つの貫通ビア３１０を介
して閉じた直流回路を形成する。さらにこの直流回路は、１つの貫通ビア３１０について
、２つの第３バンプ４１aを介している。すなわち、この構成によれば、１つの第２検出
部７２によって、複数の第３バンプ４１a、さらに第２接続部７１や貫通ビア３１０のい
ずれかの破損を検出することができる。なお、ここでは、第２検出回路７０を例に説明を
したが、第１検出回路６０についても同様である。
して閉じた直流回路を形成する。さらにこの直流回路は、１つの貫通ビア３１０について
、２つの第３バンプ４１aを介している。すなわち、この構成によれば、１つの第２検出
部７２によって、複数の第３バンプ４１a、さらに第２接続部７１や貫通ビア３１０のい
ずれかの破損を検出することができる。なお、ここでは、第２検出回路７０を例に説明を
したが、第１検出回路６０についても同様である。
なお、半導体装置３００の製造方法としては、積層半導体チップ２０のチップに対して
マスク、フォトリソグラフィー、エッチングのプロセスを用いて貫通孔を形成する。この
貫通孔にポリシリコンを充填する。チップ間をフリップチップ接続により製造することが
できる。このとき、絶縁部３２０は、特定のチップ層で貫通孔を局所的に形成しない方法
や、フリップチップ接続よってチップ間を接続する際に、バンプを局所的に配置しないな
どの方法等により製造することができる。
マスク、フォトリソグラフィー、エッチングのプロセスを用いて貫通孔を形成する。この
貫通孔にポリシリコンを充填する。チップ間をフリップチップ接続により製造することが
できる。このとき、絶縁部３２０は、特定のチップ層で貫通孔を局所的に形成しない方法
や、フリップチップ接続よってチップ間を接続する際に、バンプを局所的に配置しないな
どの方法等により製造することができる。
本実施形態の半導体装置３００によれば、最小限の検出回路によって、すなわち簡単な
構成によって、半導体装置３００内のより広域にわたってバンプ等の破損を検出すること
ができる。これにより、広域の破損状況を把握することができるので、バンプに発生する
クラックをさらに早期に検出することが可能となる。
構成によって、半導体装置３００内のより広域にわたってバンプ等の破損を検出すること
ができる。これにより、広域の破損状況を把握することができるので、バンプに発生する
クラックをさらに早期に検出することが可能となる。
また、貫通ビア３１０が絶縁部３２０を有することで、例えば第１検出部６０または第
２検出部７０として複数層に渡る直流回路を形成する場合に、第１検出部６０が破損を検
出する経路の範囲と、第２検出部７０が破損を検出する経路の範囲とが電気的に絶縁され
ているために、第１検出部６０または第２検出部７０が経路の破損を検出する際の精度を
向上させることが可能となる。
２検出部７０として複数層に渡る直流回路を形成する場合に、第１検出部６０が破損を検
出する経路の範囲と、第２検出部７０が破損を検出する経路の範囲とが電気的に絶縁され
ているために、第１検出部６０または第２検出部７０が経路の破損を検出する際の精度を
向上させることが可能となる。
以上説明した少なくとも１つの実施形態に係る半導体装置によれば、バンプに発生する
クラックを早期に検出することが可能となる。
これら実施形態は、例として提示したものであり、発明の範囲を限定することは意図し
ていない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明
の要旨を逸脱しない範囲で、様々の省略、置き換え、変更を行うことができる。これら実
施形態やその変形は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載され
た発明とその均等の範囲に含まれるものである。
クラックを早期に検出することが可能となる。
これら実施形態は、例として提示したものであり、発明の範囲を限定することは意図し
ていない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明
の要旨を逸脱しない範囲で、様々の省略、置き換え、変更を行うことができる。これら実
施形態やその変形は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載され
た発明とその均等の範囲に含まれるものである。
１０・・・回路基板
２０・・・積層半導体チップ
２０a・・・第１半導体チップ
２０b・・・第２半導体チップ
３０・・・第１接合部
３１・・・バンプ
３１a・・・第１バンプ
３１b・・・第２バンプ
３２・・・アンダーフィル樹脂
４０・・・第２接合部
４１・・・バンプ
４１a・・・第３バンプ
４１b・・・第４バンプ
４２・・・アンダーフィル樹脂
５０・・・パッケージ
６０・・・第１検出回路
６１・・・第１接続部
６２・・・第１検出部
７０・・・第２検出回路
７１・・・第２接続部
７２・・・第２検出部
８０・・・出力部
９０a・・・第１信号線
９０b・・・第２信号線
９５・・・コネクタ
１００、２００、３００・・・半導体装置
４００・・・記憶装置
５００・・・演算処理装置
２１０・・・記憶部
２２０・・・負荷推定部
２３０・・・寿命推定部
３１０・・・貫通ビア
２０・・・積層半導体チップ
２０a・・・第１半導体チップ
２０b・・・第２半導体チップ
３０・・・第１接合部
３１・・・バンプ
３１a・・・第１バンプ
３１b・・・第２バンプ
３２・・・アンダーフィル樹脂
４０・・・第２接合部
４１・・・バンプ
４１a・・・第３バンプ
４１b・・・第４バンプ
４２・・・アンダーフィル樹脂
５０・・・パッケージ
６０・・・第１検出回路
６１・・・第１接続部
６２・・・第１検出部
７０・・・第２検出回路
７１・・・第２接続部
７２・・・第２検出部
８０・・・出力部
９０a・・・第１信号線
９０b・・・第２信号線
９５・・・コネクタ
１００、２００、３００・・・半導体装置
４００・・・記憶装置
５００・・・演算処理装置
２１０・・・記憶部
２２０・・・負荷推定部
２３０・・・寿命推定部
３１０・・・貫通ビア
Claims (12)
- 回路基板と、
前記回路基板の上方に積層された複数の半導体チップと、
前記回路基板と前記半導体チップの空隙、及び２つの前記半導体チップの空隙のうち、いずれかの空隙に設けられた、第１バンプ、及び前記第１バンプよりも前記半導体チップの周縁部からの距離が遠い第２バンプと、
前記回路基板と前記半導体チップの空隙、及び２つの前記半導体チップの空隙のうち、前記第１バンプ及び前記第２バンプが設けられた空隙とは異なるいずれかの空隙に設けられた、第３バンプ、及び前記第３バンプよりも前記半導体チップの周縁部からの距離が遠い第４バンプと、
前記第１バンプと電気的に接続され、前記第１バンプの破損を検出し、前記第１バンプの破損を示す第１信号を生成する第１検出部と、
前記第３バンプと電気的に接続され、前記第３バンプの破損を検出し、前記第３バンプの破損を示す第２信号を生成する第２検出部と、
前記第１検出部と電気的に接続された第１信号線と、
前記第２検出部と電気的に接続された第２信号線と、
前記第１信号線及び前記第２信号線と電気的に接続され、前記第１信号線及び前記第２信号線を通して前記第１信号及び前記第２信号を受け取り、前記第１信号及び前記第２信号を受け取る時間差を算出し、当該時間差に基づいて前記第２バンプまたは前記第４バンプの負荷状態を推定する負荷推定部と、
を備える半導体装置。 - 複数の前記半導体チップは、前記回路基板の上方に積層された複数の第１半導体チップと、前記第１半導体チップの上方に積層された複数の第２半導体チップとを含み、
前記第１バンプ及び前記第２バンプは、前記回路基板と前記第１半導体チップの空隙、または２つの前記第１半導体チップの空隙のいずれかに設けられ、
前記第３バンプ及び前記第４バンプは、前記第１半導体チップと前記第２半導体チップの空隙、または２つの前記第２半導体チップの空隙のいずれかに設けられる、
請求項１に記載の半導体装置。 - 複数の前記半導体チップは、前記回路基板の上方に設けられた第１半導体チップと、前記第１半導体チップの上方に設けられた第２半導体チップとを含み、
前記第１バンプ及び前記第２バンプは、前記回路基板と前記第１半導体チップの空隙に設けられ、
前記第３バンプ及び前記第４バンプは、前記第１半導体チップと前記第２半導体チップの空隙に設けられる、
請求項１に記載の半導体装置。 - 複数の前記半導体チップを貫通する貫通ビアを備え、
前記貫通ビアは、前記第１バンプ及び前記第３バンプを一部に含む、
請求項１に記載の半導体装置。 - 前記貫通ビアは、前記第１バンプと前記第３バンプとの間に、前記第１バンプと前記第３バンプを電気的に絶縁する絶縁部を有する、
請求項４に記載の半導体装置。 - 前記第１検出部は、少なくとも前記第１バンプの第１電気特性を測定し、前記第１電気特性と前記第１バンプの破損時の電気特性を示す第１閾値とを比較して前記第１バンプの破損を検出し、
前記第２検出部は、少なくとも前記第３バンプの第２電気特性を測定し、前記第２電気特性と前記第３バンプの破損時の電気特性を示す第２閾値とを比較して前記第３バンプの破損を検出する、
請求項１に記載の半導体装置。 - 前記第１電気特性及び前記第２電気特性は、電気抵抗値、電流値、または電圧値のいずれかである、
請求項６に記載の半導体装置。 - 前記第１バンプ及び前記第１検出部を電気的に接続する第１接続部と、
前記第３バンプ及び前記第２検出部を電気的に接続する第２接続部と、
を備え、
前記第１検出部は、さらに前記第１接続部の破損を検出し、前記第２検出部は、さらに前記第２接続部の破損を検出する、請求項１に記載の半導体装置。 - 前記負荷状態とは、前記第２バンプまたは前記第４バンプの所定の基準位置からの変位量、または前記第２バンプまたは前記第４バンプに加わる応力である、
請求項１に記載の半導体装置。 - 前記負荷状態に基づいて、前記第２バンプまたは前記第４バンプの寿命を推定する寿命推定部、
を備える請求項１または請求項９に記載の半導体装置。 - 回路基板と、
前記回路基板の上方に積層された複数の半導体チップと、
前記回路基板と前記半導体チップの空隙、及び２つの前記半導体チップの空隙のうち、いずれかの空隙に設けられた、第１バンプ、及び前記第１バンプよりも前記半導体チップの周縁部からの距離が遠い第２バンプと、
前記回路基板と前記半導体チップの空隙、及び２つの前記半導体チップの空隙のうち、前記第１バンプ及び前記第２バンプが設けられた空隙とは異なるいずれかの空隙に設けられた、第３バンプ、及び前記第３バンプよりも前記半導体チップの周縁部からの距離が遠い第４バンプと、
前記第１バンプと電気的に接続され、前記第１バンプの破損を検出し、前記第１バンプの破損を示す第１信号を生成する第１検出部と、
前記第３バンプと電気的に接続され、前記第３バンプの破損を検出し、前記第３バンプの破損を示す第２信号を生成する第２検出部と、
前記第１検出部と電気的に接続された第１信号線と、
前記第２検出部と電気的に接続された第２信号線と、
前記第１信号線及び前記第２信号線と電気的に接続され、前記第１信号線及び前記第２信号線を通して前記第１信号及び前記第２信号を受け取り、前記第１信号及び前記第２信号を受け取る時間差を算出し、当該時間差に基づいて前記第２バンプまたは前記第４バンプの負荷状態を推定する負荷推定部と、
前記負荷状態に基づいて前記第２バンプまたは前記第４バンプの寿命を推定する寿命推定部と、
を備える寿命推定装置。 - 回路基板と、
前記回路基板の上方に積層された複数の半導体チップと、
前記回路基板と前記半導体チップの空隙、及び２つの前記半導体チップの空隙のうち、いずれかの空隙に設けられた、第１バンプ、及び前記第１バンプよりも前記半導体チップの周縁部からの距離が遠い第２バンプと、
前記回路基板と前記半導体チップの空隙、及び２つの前記半導体チップの空隙のうち、前記第１バンプ及び前記第２バンプが設けられた空隙とは異なるいずれかの空隙に設けられた、第３バンプ、及び前記第３バンプよりも前記半導体チップの周縁部からの距離が遠い第４バンプと、
前記第１バンプと電気的に接続され、前記第１バンプの破損を検出し、前記第１バンプの破損を示す第１信号を生成する第１検出部と、
前記第３バンプと電気的に接続され、前記第３バンプの破損を検出し、前記第３バンプの破損を示す第２信号を生成する第２検出部と、
前記第１検出部と電気的に接続された第１信号線と、
前記第２検出部と電気的に接続された第２信号線と、
前記第１信号線及び前記第２信号線と電気的に接続され、前記第１信号線及び前記第２信号線を通して前記第１信号及び前記第２信号を受け取り、前記第１信号及び前記第２信号を受け取る時間差を算出し、当該時間差に基づいて前記第２バンプまたは前記第４バンプの負荷状態を推定する負荷推定部と、
を備える半導体装置の寿命を推定する寿命推定方法であって、
前記負荷状態に基づいて前記第２バンプまたは前記第４バンプの寿命を推定する、
寿命推定方法。
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|---|---|---|---|
| JP2012218786A JP5894515B2 (ja) | 2012-09-28 | 2012-09-28 | 半導体装置、寿命推定装置、寿命推定方法 |
| US14/013,573 US20140091829A1 (en) | 2012-09-28 | 2013-08-29 | Semiconductor device, apparatus of estimating lifetime, method of estimating lifetime |
| CN201310389184.0A CN103715167A (zh) | 2012-09-28 | 2013-08-30 | 半导体装置、估计寿命的设备和估计寿命的方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012218786A JP5894515B2 (ja) | 2012-09-28 | 2012-09-28 | 半導体装置、寿命推定装置、寿命推定方法 |
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|---|---|---|
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