KR20140108934A - 반도체 패키지 및 이를 포함하는 반도체 장치의 표면 온도 예측 방법 - Google Patents

반도체 패키지 및 이를 포함하는 반도체 장치의 표면 온도 예측 방법 Download PDF

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Abstract

반도체 패키지, 이를 포함하는 반도체 장치의 표면 온도 예측 방법을 제공한다. 반도체 패키지는, 제1 반도체 칩이 실장된 제1 기판을 포함하는 제1 패키지와, 제1 패키지와 마주보며 이격되며, 제2 반도체 칩이 실장된 제2 기판을 포함하는 제2 패키지와, 제1 및 제2 패키지를 연결하는 연결 구조물과, 제1 기판과 연결된 제1 온도 센서와, 제1 반도체 칩과 연결된 제2 온도 센서 및 제2 반도체 칩과 연결된 제3 온도 센서를 포함한다.

Description

반도체 패키지 및 이를 포함하는 반도체 장치의 표면 온도 예측 방법{Semiconductor Package Device And Method of Estimating Surface Temperature Of The Same}
본 발명은 반도체 패키지 및 이를 포함하는 반도체 장치의 표면 온도 예측 방법에 관련된 것으로, 더욱 상세하게는 패키지 온 패키지(package on package) 및 이를 포함하는 반도체 장치의 표면 온도 예측 방법에 관련된 것이다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화 및 고속화된 반도체 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 패키지를 포함하는 반도체 장치의 표면 온도를 예측하는 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 패키지를 제공한다. 상기 반도체 패키지는, 제1 반도체 칩이 실장된 제1 기판을 포함하는 제1 패키지; 상기 제1 패키지와 마주보며 이격되며, 제2 반도체 칩이 실장된 제2 기판을 포함하는 제2 패키지; 상기 제1 및 제2 패키지를 연결하는 연결 구조물; 상기 제1 기판과 연결된 제1 온도 센서; 상기 제1 반도체 칩과 연결된 제2 온도 센서; 및 상기 제2 반도체 칩과 연결된 제3 온도 센서를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 내지 제3 온도 센서들 각각은 서미스터(thermistor)를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 내지 제3 온도 센서들 각각은 서멀 IP(thermal internet protocol) 및 레지스터(resistor)를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 반도체 칩은 로직 셀들(logic cells)을 포함하며, 상기 제2 반도체 칩은 메모리 셀들(memory cells)을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 패키지 구동 시, 상기 제1 반도체 칩의 온도가 상기 제2 반도체 칩의 온도보다 높을 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 장치의 표면 온도의 예측 방법을 제공한다. 반도체 패키지와, 상기 반도체 패키지의 하부, 중부 및 상부에 각각 연결된 제1 온도 센서, 제2 온도 센서 및 제3 온도 센서와, 상기 반도체 패키지를 감싸는 하우징을 포함하는 반도체 장치 표면의 온도를 예측하는 방법에 있어서, 상기 제1 내지 제3 온도 센서들로부터, 상기 반도체 패키지의 하부, 중부, 상부의 온도들을 측정하는 단계; 상기 반도체 패키지의 하부, 중부 및 상부의 열저항값들을 계산하는 단계; 상기 온도들 및 열저항값들을 이용하여 상기 반도체 패키지의 중부로부터 상부로, 중부로부터 하부로 소모되는 에너지들을 각각 계산하는 단계; 및 상기 반도체 패키지의 중부로부터 상부로, 중부로부터 하부로 소모되는 에너지들을 이용하여, 상기 반도체 장치의 상부면 및 하부면의 온도를 예측하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 반도체 패키지의 하부, 중부 및 상부의 열저항값들은 상기 반도체 패키지의 구조 및 구성 물질로부터 획득되는 값들일 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 장치의 상부면 및 하부면의 온도를 예측하는 단계는, 상기 반도체 장치의 하우징의 상부 및 하부의 열저항값들을 계산하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 장치의 하우징의 상부 및 하부의 열저항값들은 상기 반도체 장치의 하우징의 구조 및 구성 물질로부터 획득되는 값들일 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 제1 내지 제3 온도 센서들에 의해 보다 신뢰성 높게 반도체 패키지의 온도를 감지할 수 있다. 더불어, 제1 내지 제3 온도 센서들로부터 감지된 온도들 및 반도체 패키지의 열저항값을 이용하여 소모된 에너지를 획득하고, 획득된 에너지 소모량으로 반도체 장치의 표면 온도를 예측할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2 및 도 3은 본 발명의 다른 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치의 표면 온도를 예측하는 것을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예들에 따른 반도체 장치의 표면 온도를 예측하는 순서도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 표면의 순간적인 온도를 예측하는 것을 설명하기 위한 도면이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 패키지)
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 패키지는, 제1 패키지(100)와, 제2 패키지(200)와, 상기 제1 및 제2 패키지들(100, 200)을 전기적으로 연결시키는 연결 구조물(170)을 포함할 수 있다.
상기 제1 패키지(100)는, 제1 기판(110), 제1 반도체 칩(130), 제1 온도 센서(120), 제2 온도 센서(140) 및 제1 몰드부(150)를 포함할 수 있다.
상기 제1 기판(110)은 인쇄회로기판(Printed circuit board: PCB)일 수 있다. 상기 제1 기판(110)은 상기 제1 반도체 칩(130)이 실장되는 제1 면과, 상기 제1 면에 대응되며 외부 단자들(104)과 전기적으로 연결되는 제2 면을 포함할 수 있다.
상기 제1 기판(110)의 제1 면 상에 상기 제1 반도체 칩(130)이 DAF(die adhesive film, 132)에 의해 접착될 수 있다. 상기 제1 반도체 칩(130)은 로직 셀들(logic cells)을 포함할 수 있다. 상기 제1 반도체 칩(130)에 인접하게 상기 제1 기판(110)의 제1 면 상에 제1 패드들(106)이 배치될 수 있다. 상기 제1 패드들(106)은 상기 연결 구조물(170)과 전기적으로 연결될 수 있다.
상기 제1 기판(110)의 제2 면에는 외부 단자들(104)과 전기적으로 연결되는 제2 패드들(102)이 배치될 수 있다. 상기 외부 단자들(104) 각각은 솔더 볼(solder ball)일 수 있다.
상기 제1 온도 센서(120)는, 상기 제1 기판(110)에 연결되어 상기 반도체 패키지의 하부의 온도를 감지할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 온도 센서(120)는 상기 제1 기판(110) 내에 배치될 수 있다. 일 예로, 상기 제1 온도 센서(120)는 서멀 IP(thermal IP) 및 레지스터(resistor)를 포함할 수 있다. 다른 예로, 상기 제1 온도 센서(120)는 서미스터(thermistor)를 포함할 수 있다.
상기 제2 온도 센서(140)는 상기 제1 반도체 칩(130)에 연결되어 상기 반도체 패키지의 중부 온도를 감지할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제2 온도 센서(140)는 상기 제1 반도체 칩(130) 내에 배치될 수 있다. 일 예로, 서멀 IP 및 레지스터를 포함할 수 있다. 다른 예로, 상기 제2 온도 센서(140)는 서미스터를 포함할 수 있다.
상기 제1 몰드부(150)는 상기 제1 기판(110) 및 상기 제1 반도체 칩(130)을 완전하게 덮으며 배치될 수 있다. 더욱 상세하게, 상기 제1 몰드부(150)는 상기 제1 반도체 칩(130)의 상부면을 완전하게 덮을 수 있다.
상기 제2 패키지(200)는, 제2 기판(210), 제2 반도체 칩(230), 제3 온도 센서(220) 및 제2 몰드부(250)를 포함할 수 있다.
상기 제2 기판(210)은 상기 제2 반도체 칩(230)이 실장되는 제1 면과, 상기 제1 면과 대응하는 제2 면을 포함할 수 있다.
상기 제2 기판(210)의 제1 면 상에 상기 제2 반도체 칩(230)이 DAF(232a)에 의해 접착될 수 있다. 상기 제2 반도체 칩(230)은 다수 개일 수 있으며, 상기 제2 반도체 칩들(230a, 230b)은 수직 적층될 수 있다. 다수의 제2 반도체 칩들(230a, 230b)은 DAF(230a, 230b)에 의해 접착될 수 있다. 상기 다수의 제2 반도체 칩들(230a, 230b)은 메모리 셀들(memory cells)을 포함할 수 있다. 상기 반도체 패키지(10)를 구동하면, 상기 메모리 셀들을 포함하는 제2 반도체 칩들(230)은 상기 로직 셀들을 포함하는 제1 반도체 칩(130)보다 열을 덜 발생시킬 수 있다. 상기 제1 반도체 칩(130)의 온도가 상기 제2 반도체 칩들(230) 각각의 온도보다 높을 수 있다.
상기 제2 반도체 칩(230)에 인접하게 상기 제2 기판(210)의 제1 면 상에 제1 패드들(204)이 배치될 수 있다. 상기 제1 패드들(204)은 상기 다수의 제2 반도체 칩들(230a, 230b) 각각과 본딩 와이어(bonding wire, 234)에 의해 전기적으로 연결될 수 있다.
상기 제2 기판(210)의 제2 면에는 상기 연결 구조물(170)과 전기적으로 연결되는 제2 패드들(202)이 배치될 수 있다.
상기 제3 온도 센서(220)는 상기 제2 반도체 칩(230)에 연결되어, 상기 반도체 패키지의 상부 온도를 감지할 수 있다. 본 발명의 일 실시예에 따르면, 제2 반도체 칩들(230a, 230b)이 다수 개일 경우, 상기 제3 온도 센서(220)는 상기 제2 반도체 칩들(230a, 230b) 중 최상단 상에 배치될 수 있다. 또는, 상기 제3 온도 센서(220)는 상기 제2 반도체 칩들(230a, 230b) 중 최상단 제2 반도체 칩(230) 내에 배치될 수 있다. 일 예로, 상기 제3 온도 센서(220)는 서멀 IP 및 레지스터를 포함할 수 있다. 다른 에로, 상기 제3 온도 센서(220)는 서미스터를 포함할 수 있다.
상기 제2 몰드부(250)는 상기 제2 기판(210), 상기 제2 반도체 칩(230) 및 상기 제3 온도 센서(220)를 완전하게 덮을 수 있다.
상기 연결 구조물(170)은, 서로 마주보며 이격된 제1 및 제2 패키지들(100, 200) 사이에 배치될 수 있다. 상기 연결 구조물(170)은 상기 제1 기판(110)의 제1 패드 및 상기 제2 기판(210)의 제2 패드와 접촉하여, 상기 제1 및 제2 패키지들(100, 200)을 전기적으로 연결시킬 수 있다. 예컨대, 상기 연결 구조물(170)은 솔더 볼일 수 있다.
본 발명에 따르면, 상기 제1 내지 제3 온도 센서(120, 140, 220)로 반도체 패키지 내 하부, 중부 및 상부 각각의 지점들의 온도를 감지할 수 있다. 따라서, 반도체 패키지 내 온도 변화량에 대한 신뢰성을 향상시킬 수 있다.
이하에서는 반도체 패키지의 변형예들에 대하여 간략하게 설명하기로 한다. 동일한 구성 요소들에 대한 상세한 설명은 생략하기로 한다.
도 2 및 도 3은 본 발명의 다른 실시예들에 따른 반도체 패키지들을 설명하기 위한 단면도들이다.
도 2의 다른 실시예에 따르면, 상기 제1 패키지(100)의 제1 몰드부(150)는 e-MUF(exposed molding underfill)구조를 가질 수 있다. 상기 제1 몰드부(150)는 상기 제1 기판(110) 및 상기 제1 반도체 칩(130)의 측면을 덮을 수 있다. 다만, 상기 제1 몰드부(150)는 상기 제1 반도체 칩(130)의 상부면을 노출시킬 수 있다.
도 3의 또 다른 실시예에 따르면, 상기 제2 패키지(200)는 인터포저(interposer, 240)를 더 포함하며, 제2 반도체 칩(230)이 상기 인터포져(240)와 전기적으로 연결될 수 있다. 예컨대, 다수의 제2 반도체 칩들(230a, 230b, 230c)은 인터포저(240)를 관통하는 TSV(through silicon via, 242)를 통해 서로 전기적으로 연결될 수 있다.
(반도체 장치)
도 4는 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 반도체 장치를 설명하기 위한 단면도이다.
도 4를 참조하면, 반도체 장치는 반도체 패키지(10)와 상기 반도체 패키지(10)를 보호하는 하우징(300)을 포함할 수 있다. 예를 들어, 상기 반도체 장치는 스마트폰 또는 태블릿 PC일 수 있다.
상기 반도체 패키지(10)는 도 1 내지 도 3에서 설명된 반도체 패키지들 중 적어도 하나를 포함할 수 있다. 상기 하우징(300) 은 상기 반도체 패키지(10)를 감싸며 배치될 수 있다. 일 예로, 상기 하우징(300)은 상기 반도체 패키지(10)와 이격되어 배치될 수 있다. 다른 예로, 상기 하우징(300)은 상기 반도체 패키지(10)와 접하며 배치될 수 있다. 상기 하우징(300)은 상부 하우징(300a) 및 하부 하우징(300b)을 포함할 수 있다. 상기 하우징(300)의 구조 및 구성 물질에 의해 상기 상부 하우징(300a) 및 하부 하우징(300b)의 열저항 값들은 각각 계측 가능한 값이다.
(반도체 장치 표면 온도 예측)
도 5는 본 발명의 실시예들에 따른 반도체 장치의 표면 온도를 예측하는 것을 설명하기 위한 도면이다. 도 6은 본 발명의 실시예들에 따른 반도체 장치의 표면 온도를 예측하는 순서도이다.
도 5 및 도 6을 참조하면, 반도체 장치를 최대 프리?스(maximum frequency)로 구동한다(단계 S 100.)
상기 반도체 장치를 최대 프리?스로 구동한 상태에서, 상기 반도체 장치 내 반도체 패키지(10)의 제1 내지 제3 온도 센서들(120, 140, 220, 도 1 참조)로부터 상기 반도체 패키지(10) 하부 지점의 온도(TC), 중부 지점의 온도(TB) 및 상부 지점의 온도(TA)를 각각 감지한다(단계 S 110.)
상기 반도체 패키지(10)의 하부의 열저항(RC) 및 상부의 열저항(RA)을 각각 계측할 수 있다. 상기 열저항들(RA, RC)은 상기 반도체 패키지(10)의 구조 및 구성 물질로부터 계산될 수 있는 값들이다.
상기 반도체 패키지(10) 하부, 중부 및 상부의 온도들(TA, TB, TC) 및 열저항들(RA, RC)을 이용하여, 상기 반도체 패키지(10)의 중부로부터 하부로 소모되는 에너지(Plower) 및 중부로부터 상부로 소모되는 에너지(Pupper)를 획득할 수 있다(단계 S 120.)
예를 들어 설명하면, 제2 온도 센서(중부)에서 70℃의 온도(TB)가 감지되고, 제1 온도 센서(하부)에서 62℃의 온도(TC)가 감지되며, 제1 패키지(100)의 열저항(RC)이 2℃/W인 경우, 상기 반도체 패키지(10)의 중부와 하부에서 약 8℃의 온도 차이가 발생한다. 이로 인해서, 상기 반도체 패키지(10)의 중부로부터 하부로 수직 방향으로 약 4W의 에너지(Plower)가 소요되고 있다는 것을 예측할 수 있다. 또한, 제3 온도 센서(상부)에서 64℃의 온도(TA)가 감지되고, 제2 패키지(200)의 열저항(RA)이 2℃/W인 경우, 상기 반도체 패키지(10)의 중부와 상부에서 약 6℃의 온도 차이가 발생한다. 이로 인해서, 상기 반도체 패키지(10)의 중부로부터 상부로 수직 방향으로 약 3W의 에너지(Pupper)가 소요되고 있다는 것을 예측할 수 있다.
이처럼, 반도체 패키지(10)의 중부로부터 하부로, 중부로부터 상부로 소모된 에너지(Plower, Pupper)를 알면, 이를 이용하여, 상기 반도체 장치의 표면 온도(TTOP, TBOTTOM)를 예측할 수 있다(단계 S 130.)
상기의 예시를 적용하여 설명하면, 반도체 패키지(10)의 중부 지점의 온도(TB)가 70℃일 경우, 4W의 에너지(Plower)가 수직 아래 방향으로 소모된다는 것을 상기로부터 획득한다. 상기 제1 패키지(100)와 하우징의 하부(300a)의 열저항(RBOTTOM)은 상기 제1 패키지(100) 및 하우징(300)의 구조 및 구성 물질에 의해 구해질 수 있는 값이다. 상기 제1 패키지(100)와 하우징의 하부(300a)의 열저항(RBOTTOM)이 10℃/W인 경우, 상기 하우징 하부(300a) 표면의 온도(TBOTTOM)를 약 30℃로 예측할 수 있다. 한편, 반도체 패키지(10)의 중부 지점의 온도(TB)가 70℃일 경우, 3W의 에너지(Pupper)가 수직 위 방향으로 소모된다는 것을 상기로부터 획득한다. 상기 제2 패키지(200)와 하우징의 상부(300b)의 열저항(RTOP)은 상기 제2 패키지(200) 및 하우징(300)의 구조 및 구성 물질에 의해 구해질 수 있는 값이다. 상기 제2 패키지(200)와 하우징의 상부(300b)의 열저항(RTOP)이 10℃/W인 경우, 상기 하우징 상부(300b) 표면의 온도(TTOP)를 약 40℃로 예측할 수 있다.
이렇게 예측된 반도체 장치 표면의 온도(TTOP, TBOTTOM)가 기 설정된 온도 범위 내에 있을 경우, 상기 반도체 장치의 구동을 수행할 수 있다. 이와는 다르게, 상기 반도체 장치의 표면 온도(TTOP, TBOTTOM)가 기 설정된 온도 범위를 벗어나는 경우, 상기 반도체 장치는 프리?스를 낮추는 구동을 수행할 수 있다(단계 S 150.)
상기의 순서들을 반복하여, 상기 반도체 장치의 표면 온도를 지속적으로 모니터링한다.
외부 환경의 온도에 따른 반도체 장치의 표면의 순간적인 온도(transient temperature)와, 시간에 따른 반도체 장치의 표면 온도를 예측할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 표면의 순간적인 온도를 예측하는 것을 설명하기 위한 도면이다.
도 5 및 도 7을 참조하면, 반도체 장치를 최대 프리?스로 구동한 후, 반도체 패키지(10)의 제1 내지 제3 온도 센서들(120, 140, 220, 도 1 참조)로부터 하부, 중부 및 상부의 온도들(TA, TB, TC)을 감지한다. 상기 반도체 패키지(10)의 하부 및 상부에서의 열저항들(RA, RC)과, 상기 반도체 패키지(10)의 상부, 중부 및 하부의 열용량들(CA, CB, CC)은, 상기 반도체 패키지(10)의 구조 및 구성 물질에 의해 계산될 수 있다. 반도체 패키지(10)의 하부, 중부 및 상부에서의 온도들(TA, TB, TC) 및 열저항들(RA, RC)으로부터 중부로부터 하부로, 중부로부터 상부로 소모되는 에너지들(Plower, Pupper)을 하기의 수학식 1에 의해 예측할 수 있다.
Figure pat00001
수학식 1은 반도체 패키지(10)의 중부로부터 상부로 소모되는 에너지(Pupper)를 계산하는 식이다. 반도체 패키지(10)의 중부로부터 하부로 소모되는 에너지도 동일한 방식으로 계산할 수 있다. 식 1에서 Pupper은 반도체 패키지(10)의 중부로부터 상부로 소모되는 에너지를 의미하며, RA는 반도체 패키지(10)의 상부의 열저항, RTOP은 반도체 장치의 상부의 열저항, TB는 반도체 패키지(10)의 중부의 온도, TA은 반도체 패키지(10)의 상부의 온도를 각각 의미한다. τdie는 반도체 칩 내 회전력으로, 반도체 칩의 구조 및 구성 성분으로 계측될 수 있다. 수학식 1은 시간 함수에 따른 소모되는 에너지를 나타낸다.
수학식 1로부터 획득된 소모된 에너지를 하기의 수학식 2에 대입하여, 소모된 에너지에 의해 발생되는 온도 차이를 계산할 수 있다.
Figure pat00002
수학식 2는 반도체 장치의 상부면의 온도 변화량(△TTOP)을 계산하는 식이다. 반도체 장치의 하부면의 온도 변화량도 동일한 방식으로 계산할 수 있다. 수학식 2에서 Pupper은 반도체 패키지(10)의 중부로부터 상부로 소모되는 에너지를 의미하며, RAM _ TOP는 반도체 패키지(10) 상부에서 반도체 장치의 상부면의 열저항을 의미한다. τdie는 반도체 칩 내 회전력으로, 반도체 칩의 구조 및 구성 성분으로 계측될 수 있다. 수학식 2는 시간 함수에 따른 반도체 장치 상부면의 온도 변화량을 나타낸다.
수학식 2로부터 획득된 반도체 장치의 온도 변화량을 하기의 수학식 3에 대입하여, 반도체 장치의 상부면 및 하부면의 온도를 예측할 수 있다.
Figure pat00003
수학식 3은 반도체 장치의 상부면의 온도(TTOP)를 계산하는 식이다. 반도체 장 하부면의 온도도 동일한 방식으로 계산할 수 있다. 수학식 3에서 TTOP은 반도체 장치의 상부면의 온도를 의미하며, TAM _ TOP는 외부의 온도를 의미한다. 수학식 3은 시간 함수에 따른 반도체 장치 상부면의 온도를 나타낸다.
통상적으로 스마트폰(smart phone) 또는 태블릿 PC(tablet PC)와 같은 경우, 반도체 패키지(10)의 중부 지점에 하나의 온도 센서가 배치되는데, 감지되는 온도가 70℃ 이상이면 상기 스마트폰 또는 태블릿 PC는 자동으로 전력을 감소시키는 방향으로 실행된다.
이와는 다르게, 본 발명에 따른 실시예에 따라 반도체 패키지(10)의 상부, 중부 및 하부에 각각 온도 센서를 배치하며 각각의 지점에서 온도를 감지할 수 있다. 이로써 보다 신뢰성 있는 반도체 패키지(10)의 온도를 측정할 수 있다. 또한, 반도체 패키지(10)를 포함하는 반도체 장치 예컨대, 스마트폰 또는 태블릿 PC의 표면 온도를 예측할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 패키지
200: 제2 패키지
120: 제1 온도 센서
140: 제2 온도 센서
220: 제3 온도 센서

Claims (9)

  1. 제1 반도체 칩이 실장된 제1 기판을 포함하는 제1 패키지;
    상기 제1 패키지와 마주보며 이격되며, 제2 반도체 칩이 실장된 제2 기판을 포함하는 제2 패키지;
    상기 제1 및 제2 패키지를 연결하는 연결 구조물;
    상기 제1 기판과 연결된 제1 온도 센서;
    상기 제1 반도체 칩과 연결된 제2 온도 센서; 및
    상기 제2 반도체 칩과 연결된 제3 온도 센서를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 내지 제3 온도 센서들 각각은 서미스터(thermistor)를 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 내지 제3 온도 센서들 각각은 서멀 IP(thermal internet protocol) 및 레지스터(resistor)를 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 반도체 칩은 로직 셀들(logic cells)을 포함하며,
    상기 제2 반도체 칩은 메모리 셀들(memory cells)을 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 반도체 패키지 구동 시,
    상기 제1 반도체 칩의 온도가 상기 제2 반도체 칩의 온도보다 높은 반도체 패키지.
  6. 반도체 패키지와, 상기 반도체 패키지의 하부, 중부 및 상부에 각각 연결된 제1 온도 센서, 제2 온도 센서 및 제3 온도 센서와, 상기 반도체 패키지를 감싸는 하우징을 포함하는 반도체 장치 표면의 온도를 예측하는 방법에 있어서,
    상기 제1 내지 제3 온도 센서들로부터, 상기 반도체 패키지의 하부, 중부, 상부의 온도들을 측정하는 단계;
    상기 반도체 패키지의 하부, 중부 및 상부의 열저항값들을 계산하는 단계;
    상기 온도들 및 열저항값들을 이용하여 상기 반도체 패키지의 중부로부터 상부로, 중부로부터 하부로 소모되는 에너지들을 각각 계산하는 단계; 및
    상기 반도체 패키지의 중부로부터 상부로, 중부로부터 하부로 소모되는 에너지들을 이용하여, 상기 반도체 장치의 상부면 및 하부면의 온도를 예측하는 단계를 포함하는 반도체 장치의 표면 온도 예측 방법.
  7. 제6항에 있어서,
    상기 반도체 패키지의 하부, 중부 및 상부의 열저항값들은 상기 반도체 패키지의 구조 및 구성 물질로부터 획득되는 값들인 반도체 장치의 표면 온도 예측 방법.
  8. 제6항에 있어서,
    상기 반도체 장치의 상부면 및 하부면의 온도를 예측하는 단계는,
    상기 반도체 장치의 하우징의 상부 및 하부의 열저항값들을 계산하는 단계를 포함하는 반도체 장치의 표면 온도 예측 방법.
  9. 제8항에 있어서,
    상기 반도체 장치의 하우징의 상부 및 하부의 열저항값들은 상기 반도체 장치의 하우징의 구조 및 구성 물질로부터 획득되는 값들인 반도체 장치의 표면 온도 예측 방법.
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