JP5092054B2 - 実装基板及び故障予測方法 - Google Patents
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Description
図1及び図2は第1の実施形態に係る実装基板を説明するための図であって、図1は同実装基板を上面から見た平面図、図2は実装基板の断面図である。
図15は第2の実施形態を説明するための図である。第1の実施形態では半導体パッケージ11の1箇所のコーナー部下に2本の検査用配線、すなわち第1及び第2の配線6A及び6Bを形成したが、第2の実施形態では4箇所のコーナー部全てに検査用配線(6A,6B)(6C,6D)(6E,6F)(6G,6H)を形成するというものである。図15中には検査用配線を接続する抵抗値測定回路を示していないが、図1と同様に全ての検査用配線は基板上の抵抗値測定回路に接続されている。第2実施形態によれば、複数箇所に検査用配線を形成することにより、個々の検査用配線の断線情報のばらつきの影響を軽減し、より確度の高い故障予測を行うことが可能となる。
第3の実施形態においては、第1実施形態とは異なる実装基板上の位置に、2本の検査用配線を形成する。具体的には、第1の実施形態においては、2本の検査用配線6A及び6Bを形成する位置を半導体パッケージ11のコーナー部下とした。これに対し第3の実施形態では、半導体パッケージ11に載置される半導体チップ9の実装領域のコーナー部下に対応する実装基板1上の位置に2本の検査用配線6I及び6Jを形成する。なお第2の実施形態のように、半導体チップ9の四隅に相当するすべての位置に検査用配線の組を設けても良い。
2…パッケージ基板;
3…BGAバンプ;
4a,4b…電極パッド;
5…配線
6A,6B…検査用配線;
9…半導体チップ;
10…アンダーフィル樹脂;
11…半導体パッケージ;
14a,14b…抵抗値の測定回路
Claims (4)
- 半導体パッケージをバンプを介してボールグリッドアレイにより実装する実装基板であって、
前記半導体パッケージのコーナー部下の領域に形成され、断線による電気抵抗値の変化を検出するための第1及び第2の配線と、
前記半導体パッケージを接合する面上に設けられ、前記バンプがその上に形成される電極パッドとを具備し、
前記第1及び第2の配線のいずれか一つが前記電極パッドに接続され、
前記第1及び第2の配線の各々は、前記半導体パッケージとの接合の破断強度よりも低い破断強度の低強度構造を有することを特徴とする実装基板。 - 前記第1の配線の第1の電気抵抗値を測定し、該第1の電気抵抗値が所定の閾値を超えたときに前記第1の配線の断線を表す第1の断線信号を出力する第1の測定回路と、
前記第2の配線の第2の電気抵抗値を測定し、該第2の電気抵抗値が前記閾値を超えたときに前記第2の配線の断線を表す第2の断線信号を出力する第2の測定回路と、
をさらに具備し、
前記第1及び第2の断線信号が故障予測に用いられることを特徴とする請求項1記載の実装基板。 - 半導体チップが載置される半導体パッケージをバンプを介してボールグリッドアレイにより実装する実装基板であって、
前記半導体チップのコーナー部下の領域に形成され、断線による電気抵抗値の変化を検出するための第1及び第2の配線と、
前記半導体パッケージを接合する面上に設けられ、前記バンプがその上に形成される電極パッドとを具備し、
前記第1及び第2の配線のいずれか一つが前記電極パッドに接続され、
前記第1及び第2の配線の各々は、前記半導体パッケージとの接合の破断強度よりも低い破断強度の低強度構造を有することを特徴とする実装基板。 - 半導体パッケージと、該半導体パッケージをバンプを介したボールグリッドアレイにより実装する実装基板との間の接合部の故障を予測する方法であって、
前記半導体パッケージを接合する面上に設けられ、その上に前記バンプが形成される電極パッドに接続され、第1の低強度構造を有し、前記実装基板において前記半導体パッケージのコーナー部下の領域に形成される第1の配線の第1の電気抵抗値を第1の測定回路が測定するステップと、
第2の低強度構造を有し、前記実装基板において前記半導体パッケージのコーナー部下の領域に形成される第2の配線の第2の電気抵抗値を第2の測定回路が測定するステップと、を具備し、
前記第1及び第2の低強度構造は、前記接合部の破断強度よりも低い破断強度を有し、前記第1及び第2の断線信号が前記接合部の故障予測に用いられることを特徴とする方法。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002134853A (ja) * | 2000-10-23 | 2002-05-10 | Toshiba Corp | プリント板及びそのストレス履歴判別方法 |
JP2007035889A (ja) * | 2005-07-26 | 2007-02-08 | Lenovo Singapore Pte Ltd | 半田ボールを有するパッケージを用いた電子機器、および半田ボールを有するパッケージの異常状態検知方法 |
WO2008149445A1 (ja) * | 2007-06-07 | 2008-12-11 | Fujitsu Limited | 半田接合部を有する電子装置の診断装置、診断方法、及び診断プログラム |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5736862A (en) * | 1995-06-22 | 1998-04-07 | Genrad, Inc. | System for detecting faults in connections between integrated circuits and circuit board traces |
JP4409348B2 (ja) * | 2004-04-26 | 2010-02-03 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002134853A (ja) * | 2000-10-23 | 2002-05-10 | Toshiba Corp | プリント板及びそのストレス履歴判別方法 |
JP2007035889A (ja) * | 2005-07-26 | 2007-02-08 | Lenovo Singapore Pte Ltd | 半田ボールを有するパッケージを用いた電子機器、および半田ボールを有するパッケージの異常状態検知方法 |
WO2008149445A1 (ja) * | 2007-06-07 | 2008-12-11 | Fujitsu Limited | 半田接合部を有する電子装置の診断装置、診断方法、及び診断プログラム |
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