WO2017109974A1 - 半導体装置及び半導体破断予兆システム - Google Patents

半導体装置及び半導体破断予兆システム Download PDF

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lsi
resonance
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植松　裕
徹 矢崎
康浩 池田
秀男 坂井
大坂　英樹
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株式会社日立製作所
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Definitions

  • the present invention relates to a semiconductor LSI, a semiconductor LSI package, and a printed wiring board used in information equipment, infrastructure control devices, automobiles, and the like, and relates to inspection of breakage or connection failure of those connection portions.
  • Patent Document 1 As a background art in this technical field, there is JP-A-2015-17938 (Patent Document 1).
  • Patent Document 1 As a method of detecting a fracture portion of a steel material coated with a fireproof coating, a detection coil in which a capacitor is connected in series to a steel material having magnetism is arranged, and a resistance change at the fracture portion of the steel material is measured. For this reason, it is disclosed that a change in phase angle of resonance caused by series resonance using a detection coil is compared with a reference value to grasp the situation.
  • connection state test of a connection portion such as a power supply, a ground, and a signal bump when the semiconductor LSI is mounted on the LSI package or the printed circuit board.
  • An object of the present invention is to provide a semiconductor inspection circuit capable of inspecting a product in a product operating state. It is another object of the present invention to provide a sign before a connection portion breaks.
  • SiP System® Package
  • HBM High Bandwidth Memory
  • the present invention is, as an example, a semiconductor device in which a semiconductor LSI is connected to an LSI package via a connection portion, and an inductor wiring is configured by a path including the connection portion.
  • a parallel resonance circuit composed of a capacitor in a semiconductor LSI connected in parallel to the inductor wiring is provided, a current source circuit that supplies a resonance excitation current to the parallel resonance circuit, and a voltage for observing the resonance voltage generated by the resonance The observation circuit is provided.
  • the present invention it is possible to detect and predict the rupture state of the bump in the operating state of the apparatus while using the resonance circuit having a small resistance change amount and variations in the initial state.
  • FIG. 1 is a basic circuit configuration diagram of a semiconductor device in Example 1.
  • FIG. 1 is a specific circuit configuration diagram of a semiconductor device in Example 1.
  • FIG. It is a figure which shows the analysis result of the detection simulation regarding the bump fracture state in Example 1.
  • 1 is a configuration diagram of a voltage observation circuit of a semiconductor device in Example 1.
  • FIG. 6 is a basic circuit configuration diagram of a semiconductor device in Example 2.
  • FIG. 6 is a basic circuit configuration diagram of a semiconductor device in Example 3. It is a figure which shows the relationship between the fracture
  • FIG. 12 is a process flowchart of predictive diagnosis of a solder connection failure of a semiconductor device according to a fourth embodiment.
  • FIG. 10 is a process flowchart of predictive diagnosis of a solder connection failure of a semiconductor device in Example 5.
  • FIG. FIG. 10 is a system configuration diagram of a predictive diagnosis of a solder connection failure of a semiconductor device according to a sixth embodiment.
  • 18 is a flowchart of compensation processing for measurement variation of bump resistance of a semiconductor device in Example 7.
  • 22 is another compensation process flowchart of the measurement variation of the bump resistance of the semiconductor device in Example 8. It is a figure explaining the arrangement
  • FIG. 14 is a basic circuit configuration diagram of a semiconductor device in Example 11.
  • FIG. 17 is a basic circuit configuration diagram of a semiconductor device in Example 12.
  • a detection circuit for detecting breakage of a connection portion or connection failure of a semiconductor device in which a semiconductor LSI is mounted on an LSI package or a printed board will be described.
  • FIG. 1 shows a basic circuit configuration diagram of a detection circuit in the present embodiment.
  • the semiconductor device in FIG. 1 has a SiP configuration, and the semiconductor LSIs 1-1 and 1-2 are connected to the interposer 2 via micro bumps 5, and the interposer 2 is connected to the LSI package 3 via C4 bumps 6. 3 is connected to the printed circuit board 4 via the BGA 7.
  • the detection circuit forms an LC parallel resonance circuit 8 with the inductance of the inductor 12 constituted by the wiring of the LSI package 3 and the on-chip capacitance 9 of the semiconductor LSI 1-1 through the micro bumps 5 to be detected as rupture signs.
  • a current is excited in the resonance circuit 8 by the excitation circuit 11 to cause resonance.
  • the voltage generated by the resonance is monitored by the voltage observation circuit 10 to confirm the breakage state of the microbump 5.
  • This is the circuit configuration of the basic detection circuit in this embodiment.
  • This configuration is an LR // CR circuit in which two series circuits of a series circuit of an inductance and a resistance and a series circuit of a capacitance and a resistance are connected in parallel when considering the inductor and the parasitic resistance of the capacitance.
  • anti-resonance occurs at a specific frequency (resonance frequency), and the impedance has a maximum value.
  • the sharpness of the convex portion of the impedance is represented by a Q value.
  • the resonance frequency and the resonance Q value are determined by these LCR values.
  • the basic principle of this embodiment is to monitor the connection state of the bump using the change in amplitude. That is, the resistance change of the micro bump is indirectly detected from the change of the resonance amplitude.
  • FIG. 2 shows an example of a specific circuit configuration diagram of the detection circuit of the semiconductor device in this embodiment. 2, the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted.
  • 16-1 and 16-2 are VIA
  • 17 is TSV (Through Silicon Via).
  • the inductor 12 is an inductance constituted by the wiring of the LSI package 3 as shown in the figure, and with the A and B shown in the figure, the on-chip capacitor 9 of the semiconductor LSI 1-1, the voltage observation circuit 10, the current excitation circuit 11 and A closed circuit indicated by a dotted line constituted by the micro bumps 5 is formed. Therefore, it is possible to detect the breaking state of the two micro bumps 5 constituting the closed circuit indicated by the dotted line by this detection circuit.
  • FIG. 3 shows an analysis result of detection simulation regarding the bump fracture state in this example.
  • the analysis is performed using a micro-bump having a diameter of 20 ⁇ m as an example.
  • This is an LC parallel resonance circuit having a resonance frequency of 1 GHz, a continuous rectangular wave having a 1 GHz period is input thereto, a response waveform is observed, and the change is detected from the change in amplitude.
  • an amplitude difference of about 110 mV is obtained before breakage and after breakage progress, and the resistance value can be estimated from such voltage change.
  • FIG. 4 As a configuration example of the voltage observation circuit 10 in FIG. 1, there is a circuit for measuring voltage fluctuation as a waveform, which is shown in FIG. FIG. 4 includes a multi-stage level shift circuit, a comparator, an FF circuit, and a shift register connected thereto.
  • the level shift circuit 801 in FIG. 4 By passing a current through the level shift circuit 801 in FIG. 4, the voltage is reduced by the resistance and compared with the Vref voltage by the comparator circuits 802-1, 802-2, 802-3, and 802-4. Then, 0 or 1 is written in the FF circuits 803-1, 803-2, 803-3, and 803-4 depending on the magnitude relationship.
  • the digital information is stored in the shift register circuits 804-1, 804-2, 804-3, 804-4 by repeating this at a specific time interval, and the voltage is in which range at which time. It is a circuit that can. Since the power supply fluctuation waveform can be acquired by using this circuit, any of the above-described difference in maximum voltage drop, difference in maximum voltage drop time, and difference in vibration cycle can be observed by using this circuit. Although this circuit is a circuit suitable for knowing the voltage waveform information in detail, it is necessary to increase the number of level shift stages and the number of bits of the shift register if sufficient voltage resolution and time resolution are to be taken. There is a tradeoff between circuit scale and power.
  • a circuit that generates a rectangular wave (or sine wave) in accordance with the resonance period, an impulse generation circuit that can generate an instantaneous current change, and a single step-shaped current waveform are generated.
  • the circuit which performs is mentioned. In either case, detection is possible, but in order to detect a slight resistance, the difference in response to the difference in impedance due to resonance needs to appear as a voltage waveform, and a rectangular wave (or sine) that matches the resonance period. Wave) is the most effective.
  • this detection circuit has a function of injecting current into the resonance circuit and observing the voltage response waveform.
  • the voltage value can be obtained directly, a calculation process is required to calculate the resistance value of the bump and the remaining life of the bump fracture using this value.
  • a specific method of this calculation process will be described in an example described later, two kinds of places for the calculation process can be considered: a semiconductor LSI having a diagnosis target bump or an external computer.
  • a storage unit memory, etc.
  • a calculation processing unit processor, etc.
  • first digitized voltage information is stored in the memory
  • voltage information stored in the memory and others
  • Calculation formulas and parameter values physical information values used for calculation, threshold values for determination, etc. necessary for the calculation are read and calculated by the processor unit. If necessary, save the calculation result in the memory unit, output it to an external storage medium, or transfer information related to the alarm signal and life through the output circuit to the processing system that controls the entire device. This can be achieved.
  • the analog value such as a voltage value obtained by the detection circuit is digitized and transmitted as digital information to the outside of the semiconductor LSI via the signal output circuit. This can be realized by letting the CPU calculate.
  • the present embodiment is a semiconductor device in which a semiconductor LSI is connected to an LSI package via a connection portion, and a semiconductor LSI in which an inductor wiring is configured by a path including the connection portion and is connected in parallel to the inductor wiring.
  • a parallel resonance circuit composed of a capacitor is provided, and a current source circuit that supplies a resonance excitation current to the parallel resonance circuit and a voltage observation circuit that observes a resonance voltage generated by the resonance are provided.
  • the semiconductor LSI and the LSI package are connected via an interposer.
  • the semiconductor LSI and the LSI package have a first solder part that connects the semiconductor LSI and the interposer, and a second solder part that connects the interposer and the LSI package. The first solder portion, the interposer, and the second solder portion.
  • the present embodiment it is possible to detect the rupture state of the bump in the operating state of the apparatus while using the resonance circuit having a small resistance change amount and variations in the initial state.
  • Such means can be applied to improve the reliability of a wide range of semiconductor products such as information equipment, infrastructure control equipment, and in-vehicle equipment.
  • the capacitance of the resonance circuit is configured by an MIM (Metal Insulator Metal) capacitor in the interposer.
  • MIM Metal Insulator Metal
  • FIG. 5 The basic circuit configuration in this embodiment is shown in FIG. 5, the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted.
  • the MIM capacitor 14 is used as the capacity of the resonance circuit 8.
  • This configuration is characterized in that it is not necessary to configure a capacitor in the semiconductor LSI. Since a voltage observation circuit and a current excitation circuit are arranged in the semiconductor LSI, the area may be insufficient. In such a case, it is preferable to take such a configuration.
  • a method of inserting a thin film capacitor in the LSI package 3 or between the LSI package 3 and the interposer 2 is also conceivable.
  • a chip capacitor may be used as an external component when a large capacity is required to use low-frequency resonance.
  • FIG. 6 The basic circuit configuration in this embodiment is shown in FIG. 6, the same components as those in FIGS. 1 and 5 are denoted by the same reference numerals, and the description thereof is omitted.
  • an on-chip inductor 15 is configured in the wiring layer of the interposer 2. This is a means when there is no wiring space in the package.
  • an inductor may be formed in the wiring layer of the semiconductor LSI. However, in any case, since the wiring resistance is larger than that of the package, the detection performance of the resonance change is lowered, but this is a means when there is no wiring space in the package.
  • a chip inductor may be used as an external component if a large inductance value is required to use low-frequency resonance.
  • FIG. 7 shows the relationship between the rupture rate of the bump based on Non-Patent Document 1 and the increase rate of the bump resistance at that time.
  • Non-Patent Document 1 when the breakage of the bump progresses, the resistance of the bump increases.
  • the fracture rate exceeds 80% and becomes Stage 2, the rate of increase in resistance increases.
  • a means for predicting a failure in advance is provided by detecting the resistance change in the region A of FIG.
  • MTTF Failure average time
  • FIG. 8 shows a plot of the relationship between the fracture rate and MTTF based on the equation (1) under a plurality of current conditions.
  • the initial resistance is measured at the time of product shipment or the like, and the sign detection is realized by extracting the difference of the voltage waveform based on the principle of the resonance circuit with respect to the resistance change therefrom.
  • FIG. 9 shows a processing flowchart for predictive diagnosis of solder connection failure in this embodiment.
  • the resistance of the bump is measured using the detection circuit of the first embodiment (step 1000-2). If the measurement method of the first embodiment is used, the inductance and capacitance constituting the resonance circuit are known by design values, and the parasitic resistance is also known as design information, so if the result of the voltage response waveform is known, Based on the circuit calculation, the resistance value of the bump connection portion can be obtained. The initial resistance value obtained in this way is written into a memory element in the LSI package or printed circuit board on which the target semiconductor is mounted (step 1000-3).
  • the initial value is a reference numerical value, it may be written in a non-rewritable storage element such as a ROM.
  • the product is shipped in this state (step 1000-4).
  • the system defines how many hours before the break when the product is actually shipped, turned on and used, and the upper limit value A of the resistance increase rate is set based on that (step 1000-5) ).
  • measure the resistance value of the bump every time (Step 1000-6, 1000-9), and alarm when the measured resistance value exceeds the upper limit of increase rate (Step 1000-7)
  • a mechanism is provided (step 1000-8).
  • the system detects the alarm and takes further action.
  • a semiconductor LSI having a resonance detection circuit is provided with a predictive diagnosis function, and an approach is taken to output an alarm.
  • the present embodiment it is possible to detect and predict the rupture state of the bump in the apparatus operating state while using the resonance circuit having a small resistance change amount and variations in the initial state.
  • FIG. 10 shows a flowchart of processing in this embodiment.
  • the resonance detection circuit in the semiconductor LSI outputs only the voltage measurement result to the system side, the system side analyzes the result, grasps the bump connection state, and performs necessary system processing. Is.
  • the semiconductor LSI measures the initial voltage before shipment (step 2000-2), stores it in the inside (step 2000-3), and in the power-on state after product shipment (step 2000-4) The value is output to the system (step 2000-5). Thereafter, the voltage measurement of the resonance circuit is performed with time (step 2000-6), and the voltage value and time information are continuously output to the system (step 2000-7).
  • the system creates the graphs shown in Fig. 7 and Fig. 8 based on the information, predicts the connection status and life (step 2000-8), and the system performs processing necessary for the system based on the results. (For example, issue a parts replacement alarm, switch to a redundant system, etc.) (step 2000-9).
  • This example describes a case where the predictive method of Example 5 is performed using cloud or big data analysis.
  • An example of the system configuration in this embodiment is shown in FIG.
  • Example 5 only a change in voltage was simply sent to the system side, and the result was analyzed to realize a sign.
  • the resistance states of the plurality of semiconductor devices 501-1 and 501-2 including the detection circuit are transferred to the server 500-1 and the storage 500-2 via the cloud 500-3. Sending and analyzing a large amount of data, predicting the measured voltage value and the lifetime until failure, and feeding it back to the system side, a system for predictive diagnosis is constructed.
  • the breaking state of the bump depends on the temperature. This is because thermal stress is applied differently at low and high temperatures. Further, when the temperature changes, circuit parameters (current source characteristics, voltage observation circuit characteristics, on-chip capacitance) in the LSI change. Therefore, variations in characteristics due to temperature occur.
  • a process flowchart shown in FIG. 12 will be used.
  • a temperature measurement function is provided in the LSI, and a resistance value is measured (step 3000-5) only within a specific temperature range (T1 ⁇ T ⁇ T2) (step 3000-3).
  • T1 ⁇ T ⁇ T2 a specific temperature range
  • a method for compensating the measurement variation of the bump resistance which is different from that of the seventh embodiment, will be described. That is, in order to correct variation due to random factors including temperature, a method of measuring a plurality of times and taking the average value as a final result when taking one data is used.
  • FIG. 13 shows a compensation processing flowchart of the variation in measurement of the bump resistance of the semiconductor device in this embodiment.
  • N times of bump resistance is measured in Steps 4000-3 and 4000-4, and in Step 4000-5, an average value of the measured values of N times of bump resistance is obtained and used as the final result. .
  • the inspection circuit does not need to be disposed on all the bumps, and may be disposed around a place where a failure is likely to occur or a place where important connection pins are gathered.
  • the stress concentrates on the outer periphery of the chip of the semiconductor LSI and the boundary surface of the chip.
  • FIG. 14 is a diagram for explaining an arrangement location of a detection circuit for detecting breakage or connection failure of a connection portion of a semiconductor device in the present embodiment.
  • FIG. 14 shows a case where three semiconductor LSIs 1-1, 1-2, and 1-3 are connected to the interposer 2 through micro bumps 5.
  • the detection circuits 100-1, 100-2, 100-3, and 100-4 are on a semiconductor LSI including the on-chip capacitor 9, the voltage observation circuit 10, and the current excitation circuit 11 of the semiconductor LSI in FIG.
  • the detection circuit blocks 13-1, 13-2, 13-3, and 13-4 are defined as a circuit constituted by the detection circuit and the micro bump 5 to be inspected.
  • the arrangement locations of the detection circuit and the detection circuit block are 100-1, 100-2, 100-3, 100-4, 13-1, 13-2, 13-3, 13-4. Are set at the positions indicated by the dotted lines at the four corners of each semiconductor LSI chip shown in FIG.
  • the location of the inspection circuit is shifted every time in the FPGA, and necessary measurement is realized with the minimum circuit size.
  • FIG. 15 is a diagram for explaining the arrangement location of the detection circuit for detecting breakage or connection failure of the connection portion of the semiconductor device in this embodiment.
  • the FPGA 400 includes a detection circuit block 401, areas 402-1, 402-2, and 402-3 that are to be mounted with the detection circuit block, and other logic blocks 403-1, 403-2, and 403-3. That is, first, the connection failure inspection is executed in the detection circuit block 401, the circuit is partially rewritten at the next timing, and the area 402-1 to be mounted on the detection circuit block is rewritten to the detection circuit block.
  • a circuit corresponding to the detection circuit block is provided on the interposer 2 and the LSI package 3 side.
  • FIG. 16 shows a basic circuit configuration diagram of a semiconductor device according to this embodiment.
  • the on-chip capacitor 9 has a variable capacitance value. This can be realized by arranging a large number of capacitors with switches in parallel and turning the switches ON / OFF. As a result, the capacitance value can be finely adjusted to increase the detection sensitivity so that the amplitude of the resonance voltage is maximized under the initial conditions.
  • the pulse current of the current excitation circuit 11 is changed from the initial value (A) to the response voltage by changing the pulse period as shown in (B). Correct so that becomes the maximum.
  • a voltage-controlled oscillator Voltage-Controlled-Oscillator: VCO. This is a circuit that is also used for a PLL and the like, and finely adjusts the transmission frequency by the magnitude of the control voltage, thereby enabling the pulse period to be changed.
  • VCO Voltage-Controlled-Oscillator
  • the present invention is not limited to the above-described embodiments, and includes various modifications.
  • the above-described embodiments have been described in detail for easy understanding of the present invention, and are not necessarily limited to those having all the configurations described. It is also possible to add the configuration of another embodiment to the configuration of one embodiment. Further, it is possible to add, delete, and replace other configurations for a part of each embodiment.
  • each of the above-described configurations may be configured such that a part or all of the configuration is configured by hardware, or is realized by executing a program by a processor.

Abstract

　従来、半導体ＬＳＩを搭載した半導体パッケージやプリント基板において、電源・グランド・信号バンプなどの接続状態を、テスト段階において検査可能な技術はあるが、ばらつきがある接続部に対する状態監視や経時変化検出は困難であった。　本発明は、上記課題を解決するために、半導体ＬＳＩを接続部を介してＬＳＩパッケージに接続した半導体装置であって、接続部を含む経路でインダクタ配線を構成し、インダクタ配線に並列接続される半導体ＬＳＩ内の容量とで構成された並列共振回路を設け、並列共振回路に共振励振用の電流を供給する電流源回路と、共振により発生した共振電圧を観測する電圧観測回路を備える構成とする。

Description

半導体装置及び半導体破断予兆システム
　本発明は、情報機器、インフラ向け制御装置、自動車などに用いられる半導体ＬＳＩ、半導体ＬＳＩパッケージおよびプリント配線基板に係り、それらの接続部の破断や接続不良の検査に関する。
　本技術分野の背景技術として、特開２０１５－１７９３８号公報（特許文献１）がある。特許文献１は、耐火被膜された鋼材の破断部を検出する方法として、磁性を有する鋼材に対してキャパシタを直列接続された検知コイルを配置して、この鋼材の破断部における抵抗変化を測定するために、検知コイルを使って直列共振させたその共振の位相角の変化を基準値と比較して、その状況を把握する点が開示されている。
　また、半導体チップ又は配線用リードに形成された突起状の接続電極であるバンプの破断率とそのときのバンプ抵抗の増加率の関係が、Hsiang－Yao Hsiao et al．， “Failure Mechanism for Fine Pitch Microbump in Cu／Sn／Cu System During Current Stressing”， IEEE Transactions on CPMT， 201（非特許文献１）に記載されている。また、バンプの抵抗率の変化と故障までにかかる時間の関係が、Ha－Young You et al．， “Reliability of 20um Micro Bump Interconnects”， 2011 Electronic Components and Technology Conference（非特許文献２）に記載されている。
特開２０１５－１７９３８号公報
Hsiang－Yao Hsiao et al．， "Failure Mechanism for Fine Pitch Microbump in Cu／Sn／Cu System During Current Stressing"， IEEE Transactions on CPMT， 2015 Ha－Young You et al．， "Reliability of 20um Micro Bump Interconnects"， 2011 Electronic Components and Technology Conference
　本発明では、半導体ＬＳＩを搭載した半導体パッケージやプリント基板において、半導体ＬＳＩをＬＳＩパッケージやプリント基板に実装するときの電源・グランド・信号バンプなどの接続部（半田やTSVなど）の接続状態のテストを製品稼動状態で検査可能な半導体検査用回路を提供することを目的とする。また、接続部の破断などが起こる前に予兆を可能とすることを目的とする。
　この技術の活用の一例として、ＤＲＡＭ標準化団体であるＪＥＤＥＣで規格化がなされているＨＢＭ（High Bandwidth Memory）を搭載したSystem in Package（ＳｉＰ）がある。ＳｉＰではSiインターポーザに代表される微細配線基板の上にＨＢＭとこれと通信する対象であるＬＳＩを搭載し、インターポーザ内の配線で両者を電気的に接続する。インターポーザ上に搭載されるＬＳＩはマイクロバンプと呼ばれる約２０μm径の半田で接続され、これの破断や接続不良が実装上の課題になっている。
　このような微細な半田は、通常のバンプの１００倍のマイグレーションによる故障率であると報告されており、これが破断する前に、異常検知して交換などを適切に行うことが必要となる。一方で、このバンプ部の破断が進展したときの検出方法として、先に特許文献１で示したような抵抗変化を共振系の変化で検出する方法の場合、破断状況と抵抗の関係が一対一で定義できていれば可能であるが、微細バンプ接続部のように製造バラツキが大きく初期抵抗条件が大きく異なるような対象では正しい測定ができないことが課題である。
　さらには、共振回路を使うため、共振系を構成するコンデンサ部やインダクタ部の製造バラツキに起因する容量ＣやインダクタンスＬのバラツキもその初期条件を変化させ、測定感度に影響する。
　上記課題を解決するために、本発明は、その一例を挙げるならば、半導体ＬＳＩを接続部を介してＬＳＩパッケージに接続した半導体装置であって、接続部を含む経路でインダクタ配線を構成し、インダクタ配線に並列接続される半導体ＬＳＩ内の容量とで構成された並列共振回路を設け、並列共振回路に共振励振用の電流を供給する電流源回路と、共振により発生した共振電圧を観測する電圧観測回路を備える構成とする。
　本発明によれば、抵抗変化量が小さく且つ初期状態にバラツキを有する共振回路を用いつつ、バンプの破断状況を装置稼動状態で検出、予兆することが可能となる。
実施例１における半導体装置の基本回路構成図である。 実施例１における半導体装置の具体的回路構成図である。 実施例１におけるバンプ破断状態に関する検出模擬の解析結果を示す図である。 実施例１における半導体装置の電圧観測回路の構成図である。 実施例２における半導体装置の基本回路構成図である。 実施例３における半導体装置の基本回路構成図である。 実施例４におけるバンプの破断率とバンプ抵抗の増加率の関係を示す図である。 実施例４におけるバンプの抵抗率の変化と故障までにかかる時間の関係を示す図である。 実施例４における半導体装置の半田接続不良の予兆診断の処理フローチャートである。 実施例５における半導体装置の半田接続不良の予兆診断の処理フローチャートである。 実施例６における半導体装置の半田接続不良の予兆診断のシステム構成図である。 実施例７における半導体装置のバンプ抵抗の測定バラツキの補償処理フローチャートである。 実施例８における半導体装置のバンプ抵抗の測定バラツキの他の補償処理フローチャートである。 実施例９における半導体装置の接続部の破断や接続不良を検出する検出回路の配置場所を説明する図である。 実施例１０における半導体装置の接続部の破断や接続不良を検出する検出回路の配置場所を説明する図である。 実施例１１における半導体装置の基本回路構成図である。 実施例１２における半導体装置の基本回路構成図である。
　以下、図面を用いて本発明の実施例について説明する。
　本実施例は、半導体ＬＳＩをＬＳＩパッケージやプリント基板に実装した半導体装置において、それらの接続部の破断や接続不良などを検出する検出回路について説明する。
　図１に本実施例における検出回路の基本回路構成図を示す。図１における半導体装置はＳｉＰ構成であり、半導体ＬＳＩ１－１、１－２はマイクロバンプ５を介してインターポーザ２に接続され、インターポーザ２はＣ４バンプ６を介してＬＳＩパッケージ３に接続され、ＬＳＩパッケージ３はＢＧＡ７を介してプリント基板４に接続されている。検出回路は、破断予兆検出対象のマイクロバンプ５を介して、ＬＳＩパッケージ３の配線で構成したインダクタ１２のインダクタンスと半導体ＬＳＩ１－１のオンチップ容量９でＬＣ並列の共振回路８を構成し、電流励振回路１１で共振回路８に電流を励起し、共振を起こす。共振により発生した電圧を電圧観測回路１０でモニタし、マイクロバンプ５の破断状況を確認する。これが本実施例における基本的な検出回路の回路構成である。
　この構成では、インダクタと容量の寄生抵抗を含めて考えるとインダクタンスと抵抗の直列回路と、容量と抵抗の直列回路の２つの直列回路を並列接続したＬＲ／／ＣＲ回路である。この回路構成では、特定の周波数（共振周波数）で反共振が起こり、インピーダンスの極大値を持つ。このインピーダンスの凸部の鋭さはＱ値で表される。なお、共振周波数と共振のＱ値はこれらＬＣＲ値によって決まるものである。
　このような共振系では抵抗が増えることで共振周波数がわずかに下がり、またＱ値が低くなる。そのため、バンプが半破断状態になり接続抵抗が大きくなると、共振系の発振の振幅が低くなる。この振幅の変化を用いて、バンプの接続状態をモニタすることが本実施例の基本原理である。すなわち、共振振幅の変化から間接的にマイクロバンプの抵抗値変化を検出する。
　図２に本実施例における半導体装置の検出回路の具体的回路構成図の例を示す。図２において、図１と同じ構成は同じ符号を付しており、その説明は省略する。図２において、１６－１、１６－２はＶＩＡ、１７はＴＳＶ（Through Silicon Via）である。また、インダクタ１２は、図示したような、ＬＳＩパッケージ３の配線で構成したインダクタンスであり、図示するＡ，Ｂで、半導体ＬＳＩ１－１のオンチップ容量９、電圧観測回路１０、電流励振回路１１と、マイクロバンプ５で構成された点線で示す閉回路を構成する。したがって、この検出回路によって、点線で示す閉回路を構成する２つのマイクロバンプ５の破断状況を検出することができる。
　図３に本実施例におけるバンプ破断状態に関する検出模擬の解析結果を示す。図３においては２０μｍ径のマイクロバンプを例に解析しており、例えばバンプ破断が９０％程度進むと抵抗の変化が約５０ｍΩ生じる。これを共振周波数が１ＧＨｚのＬＣ並列共振回路を構成し、そこに１ＧＨｚ周期の連続矩形波を入力して応答波形を観測し、その振幅の変化から検出したものである。この例では破断前と破断進展後で約１１０ｍＶの振幅差が得られており、このような電圧変化から、抵抗値を見積ることができる。
　なお、図１における電圧観測回路１０の構成例として、電圧変動を波形として測定するための回路があり、これを図４に示す。図４は多段のレベルシフト回路と、それに繋がるコンパレータ、ＦＦ回路、シフトレジスタから構成される。図４の８０１に示すレベルシフト回路に電流を流すことで、抵抗分だけ電圧を低下させて、それをコンパレータ回路８０２－１、８０２－２、８０２－３、８０２－４でＶｒｅｆ電圧と比較し、その大小関係でＦＦ回路８０３－１、８０３－２、８０３－３、８０３－４に０または１を書き込む。これを特定の時間間隔で繰り返してシフトレジスタ回路８０４－１、８０４－２、８０４－３、８０４－４にそのデジタル情報を保存し、どの時刻に電圧がどの範囲にあるかを定量化することができる回路である。この回路を使うことで電源変動波形を取得できるため、先述した最大電圧降下の差、最大電圧降下時刻の差、振動周期の差のいずれもこの回路を用いることで観測することができる。なお、本回路は電圧波形の情報を詳しく知るために適した回路であるが、電圧分解能や時間分解能を十分にとろうとすると、レベルシフトの段数、シフトレジスタのビット数を増やす必要があるため、回路規模や電力とトレードオフが発生する。
　なお、共振により発生した電圧の測定方法はこれ以外にも、リングオシレータを用いて発振周波数の変化を観測する方法やインバータの遅延量を観測する電圧回路方式、ＡＭ検波回路等も考えられるが、いずれの方式を用いても良い。
　また電流励振回路１１としては、共振周期に合わせて矩形波（あるいは正弦波）を生成する回路、瞬時的な電流変化を生成させることができるインパルス発生回路、また単発のステップ形状の電流波形を生成する回路が挙げられる。いずれの場合でも検出は可能であるが、わずかな抵抗を検出するためには、共振によるインピーダンスの差分に対する応答の差が電圧波形として大きく現れる必要があり、共振周期に合わせた矩形波（あるいは正弦波）が最も効果的である。
　以上記載したとおり、本検出回路では電流を共振回路に注入し、その電圧応答波形を観測する機能を有する。直接的に得られるのは電圧値であるが、この値を使ってバンプの抵抗値やバンプ破断の残り寿命を計算するための計算処理が必要である。この計算処理の具体的な方法は、後述の実施例に記載するが、計算処理をする場所は診断対象のバンプを有する半導体ＬＳＩ内部または外部計算機の２種が考えられる。前者の場合、半導体ＬＳＩ内に記憶部（メモリ等）と計算処理部（プロセッサ等）を設け、まずはデジタル化された電圧情報をメモリ内に格納し、メモリ内に格納された電圧情報、およびその他計算に必要な計算式、パラメータ値（計算に使う物理情報値、判断のための閾値など）を読み出しプロセッサ部で計算する。必要に応じて、その計算結果をメモリ部に保存したり、あるいは外部記憶媒体に出力したり、あるいは装置全体をつかさどる処理系等に対して、アラーム信号や寿命に関する情報などを出力回路を通じて転送することで実現できる。また、後者の半導体ＬＳＩ外部で処理する場合は、検出回路で得られた電圧値等のアナログ値をデジタル化したものを、信号出力回路を介して半導体ＬＳＩの外にデジタル情報として送信し、外部のＣＰＵなどで計算をさせるようにすることで実現できる。
　以上のように、本実施例は、半導体ＬＳＩを接続部を介してＬＳＩパッケージに接続した半導体装置であって、接続部を含む経路でインダクタ配線を構成し、インダクタ配線に並列接続される半導体ＬＳＩ内の容量とで構成された並列共振回路を設け、並列共振回路に共振励振用の電流を供給する電流源回路と、共振により発生した共振電圧を観測する電圧観測回路を備える構成とする。
　また、半導体ＬＳＩとＬＳＩパッケージはインターポーザを介して接続されており、半導体ＬＳＩとインターポーザを接続する第１の半田部と、インターポーザとＬＳＩパッケージを接続する第２の半田部を有し、接続部は、第１の半田部とインターポーザと第２の半田部で構成される。
　よって、本実施例によれば、抵抗変化量が小さく且つ初期状態にバラツキを有する共振回路を用いつつ、バンプの破断状況を装置稼動状態で検出することができる。このような手段は、情報機器、インフラ用制御機器、車載機器など幅広い半導体製品の信頼性向上のために適用可能である。
　本実施例は、共振回路の容量をインターポーザの中のＭＩＭ（Metal Insulator Metal)キャパシタで構成した例について説明する。
　本実施例における基本回路構成を図５に示す。図５において、図１と同じ構成は同じ符号を付しており、その説明は省略する。図５において、ＭＩＭキャパシタ１４を共振回路８の容量として利用する。この構成では、半導体ＬＳＩの中に容量を構成しなくて済むことが特徴である。半導体ＬＳＩには電圧観測回路や電流励振回路を配置するため、面積が不足する場合があるため、その場合はこのような構成をとると良い。
　なお、このほかにもＬＳＩパッケージ３の中やＬＳＩパッケージ３とインターポーザ２の間に薄膜キャパシタを入れる方法も考えられる。また、寄生抵抗が大きくなるが、低周波の共振を使うために大容量が必要な場合はチップキャパシタを外付け部品として用いても良い。
　本実施例は、共振回路のインダクタをインターポーザの配線層を使って構成した例について説明する。
　本実施例における基本回路構成を図６に示す。図６において、図１、図５と同じ構成は同じ符号を付しており、その説明は省略する。図６において、インターポーザ２の配線層にオンチップインダクタ１５を構成している。これはパッケージ内に配線スペースがない場合の手段となる。このほか、半導体ＬＳＩの配線層にインダクタを形成しても良い。ただし、いずれの場合もパッケージに比べて配線抵抗が大きくなるため、共振の変化の検出性能は低くなるが、パッケージに配線スペースがないときの手段となる。
　また、寄生抵抗が大きくなるが、低周波の共振を使うために大きいインダクタンス値が必要な場合はチップインダクタを外付け部品として用いても良い。
　本実施例は、半田の接続不良の予兆診断技術として実施例１～３で説明した抵抗変化検出回路を用いる方法について説明する。
　図７に非特許文献１に基づくバンプの破断率とそのときのバンプ抵抗の増加率の関係を示す。非特許文献１にあるように、バンプの破断が進展するとバンプの抵抗が増加する。特に破断率が８０％を超えてＳｔａｇｅ２になるとその抵抗の増加率が大きくなる。本実施例では、図７の領域Ａの抵抗変化を捉えて、事前に故障を予兆する手段を提供する。
　抵抗率の変化と故障までにかかる時間（Mean Time To Failures:　ＭＴＴＦ、故障平均時間）の関係は、非特許文献２に記載されている以下のBlackの信頼性予測式（１）から求めることが出来る。
　　　　　ＭＴＴＦ＝　Ａ　ｊ－ｎ　ε（Ｑ／ｋＴ）　　…式（１）
　ここで、A:定数、j：電流密度、n: モデルパラメータ、Q：活性化エネルギー[eV]
　K：ボルツマン定数、T：絶対温度[K]

　この式（１）を元に，破断率とMTTFの関係を複数の電流条件でプロットしたものを図８に示す。
　破断予兆の際、何時間前に破断の予兆を知りたいかによって、どの程度の破断率で抵抗値変化を検出すべきかをこの図８を用いて関係付けることが出来る。
　図８において、例えば、ＭＴＴＦ＝１００時間で考えると、今回の電流条件の範囲ではバンプ破断率が９８～９９％位の範囲（図８中領域（ii））にあるときに、検出が出来ればよい。図７にあるようにバンプの抵抗増加と破断率の関係が分かっていれば、初期の良好な接続状態からのバンプ抵抗の増加率（約２００％超）を測定することで判断することができる。なお、より早く破断を見つけたいアプリケーションの場合、例えば１０５時間の場合は破断率８８％～９６％程度（図８中領域（i））における抵抗増加率を測定できれば良い。
　従って、本実施例では製品出荷時等に、初期抵抗を測り、そこからの抵抗変化について共振回路を原理とした電圧波形の差分を取り出すことで予兆検出を実現する。
　本実施例における半田接続不良の予兆診断の処理フローチャートを図９に示す。図９において、まず、製品出荷前の検査段階で、バンプの抵抗を実施例１の検出回路を用いて計測する（ステップ1000－2)。実施例１の計測方法を用いれば、共振回路を構成するインダクタンスや容量は設計値で分かっており、またそれらの寄生抵抗も設計情報として分かっていることから、電圧応答波形の結果が分かれば、回路計算に基づき、バンプ接続部の抵抗値を求めることができる。このようにして得られた初期抵抗値を対象の半導体が搭載されたＬＳＩパッケージ内あるいはプリント基板内にある記憶素子に書き込む（ステップ1000－3）。初期値は基準となる数値のため、ＲＯＭのような書き換え不可の記憶素子に書き込んでも良い。この状態で製品を出荷する（ステップ1000－4)。実際に製品が出荷され、電源を投入されて使用されるときに破断の何時間前に予兆したいかをシステムで定義し、それに基づき抵抗の増加率の上限値Ａを設定する（ステップ1000－5)。その後は、バンプの抵抗値をある時間が過ぎるたびに測定（ステップ1000－6、1000－9)し、測定した抵抗値が増加率の上限値を超えたとき（ステップ1000－7)にアラームを出す（ステップ1000－8)仕組みを持たせる。システムはそのアラームを検出して、その後の対応を行う。すなわち、共振検出回路を有する半導体ＬＳＩに予兆診断機能を持たせ、アラームを外に出すアプローチをとる。
　よって、本実施例によれば、抵抗変化量が小さく且つ初期状態にバラツキを有する共振回路を用いつつ、バンプの破断状況を装置稼動状態で検出、予兆することができる。
　本実施例は、予兆診断の機能を半導体ＬＳＩ側ではなく装置などのシステム側に持たせる場合について説明する。本実施例における処理のフローチャートを図１０に示す。本実施例は、半導体ＬＳＩ内の共振検出回路は、電圧の測定結果のみをシステム側に対して出力し、その結果をシステム側が解析して、バンプ接続状態を把握し、必要なシステム処理をおこなうものである。
　図１０において、半導体ＬＳＩは出荷前に初期電圧を測定（ステップ2000－2）し、内部に保存し（ステップ2000－3）、製品出荷（ステップ2000－4）後の電源オンの状態において、その値をシステムに出力する（ステップ2000－5)。その後は、共振回路の電圧測定を時間を置きながら測定（ステップ2000－6)し、その電圧値と時刻の情報をシステムに出力し続ける（ステップ2000－7）。システム側はその情報をもとに図７や図８に記載のグラフを作成し、接続状態や寿命を予測（ステップ2000－8）し、システム側はその結果をもとにシステムとして必要な処理（例えば、部品交換のアラームを出す、冗長系に切り替える等）を実施する（ステップ2000－9）。
　本実施例は、実施例５の予兆手法をクラウドやビッグデータ解析を活用して行う場合について説明する。本実施例におけるシステム構成例を図１１に示す。
　実施例５では単純に電圧の変化のみをシステム側へ送り、その結果を解析することで予兆を実現した。しかし、本実施例では、図１１に示すように、検出回路を含む複数の半導体装置５０１－１、５０１－２の抵抗状態をクラウド５００－３を介してサーバ５００－１、ストレージ５００－２に送付し、大量のデータを解析して、測定電圧値と故障までの寿命を予測し、システム側へとフィードバックすることで、予兆診断を行うシステムを構築する。
　この方法では、抵抗値に戻すという作業が不要になり、電圧の変化と破断までの時間の関係を紐付けすることが可能となる。
　本実施例では、バンプ抵抗の測定バラツキの補償方法について説明する。バンプの破断状況は温度によって左右される。これは熱応力のかかり方が低温と高温で違うためである。また、温度が変わるとＬＳＩ内の回路パラメータ（電流源の特性、電圧観測回路の特性、オンチップ容量）が変わる。従って、温度による特性のバラツキが出てしまう。
　これによる影響を回避する手段として、図１２に示した処理フローチャートを用いて説明する。図１２において、ＬＳＩ内部に温度測定機能を儲け、特定の温度の範囲内（T1 < T < T2)の時のみ（ステップ3000－3)、抵抗値を測る（ステップ3000－5)を設ける。これにより温度によりバンプ抵抗の測定バラツキを回避することができる。
　本実施例では、実施例７とは別のバンプ抵抗の測定バラツキの補償方法について説明する。すなわち、温度を含めたランダム要因によるバラツキを補正するため、１つのデータを取る際に、複数回測定をして、その平均値を最終結果とする方法をとる。
　本実施例における半導体装置のバンプ抵抗の測定バラツキの補償処理フローチャートを図１３に示す。図１３において、ステップ4000－3、4000－4にて、Ｎ回バンプ抵抗の測定を行い、ステップ4000－5で、Ｎ回のバンプ抵抗の測定値の平均値を求め、それを最終結果とする。
　なお、実施例７と実施例８を組み合わせることで、さらに信頼性の高いデータの取得が可能となる。
　本実施例は、半導体接続不良検査回路の配置場所について説明する。本検査回路は、全バンプに配置する必要はなく、故障がおきやすい場所、あるいは重要な接続ピンが集まっている場所の周辺に配置すればよい。複数の半導体ＬＳＩを搭載したパッケージでは、半導体ＬＳＩのチップの外周とチップの境界面にその応力が集中する。
　図１４は、本実施例における半導体装置の接続部の破断や接続不良を検出する検出回路の配置場所を説明する図である。図１４においては、３つの半導体ＬＳＩ１－１、１－２、１－３がインターポーザ２上にマイクロバンプ５を介して接続されている場合を示している。また、図１４において、検出回路１００－１、１００－２、１００－３、１００－４は、図２における半導体ＬＳＩのオンチップ容量９、電圧観測回路１０、電流励振回路１１からなる半導体ＬＳＩ上の回路であり、検出回路ブロック１３－１、１３－２、１３－３、１３－４は、検出回路と検査対象のマイクロバンプ５で構成された回路と定義する。
　図１４に示すように、検出回路及び検出回路ブロックの配置場所は、１００－１、１００－２、１００－３、１００－４や、１３－１、１３－２、１３－３、１３－４に示す各半導体ＬＳＩのチップの４隅の点線で示した位置に設定し、故障がおきやすい半導体ＬＳＩのチップの外周または境界面としている。
　これにより、効率よく半導体接続不良の検査が可能となる。
　本実施例は、半導体接続不良検査回路をＦＰＧＡに適用した場合について説明する。ＦＰＧＡではパーシャルリコンフィグという、回路の部分書き換えが可能である。検査回路は常に存在する必要はなく、定期的（例えば１日１～数回程度）に測定ができればよいので、常に検査回路を配置しておくのはチップ面積のオーバーヘッドとなる。
　そこで、本実施例では、ＦＰＧＡの中で、時間ごとに検査回路の場所をシフトしていき、必要な測定を最小の回路サイズで実現する。
　図１５に、本実施例における半導体装置の接続部の破断や接続不良を検出する検出回路の配置場所を説明する図を示す。図１５において、３つの半導体ＬＳＩ１－１、１－２、１－３がインターポーザ２上にマイクロバンプ５を介して接続されている構成は、図１４と同じであるが、半導体ＬＳＩ１－１を、ＦＰＧＡ４００に置き替える。ＦＰＧＡ４００は、検出回路ブロック４０１と、検出回路ブロック搭載予定のエリア４０２－１、４０２－２、４０２－３、とその他の論理ブロック４０３－１、４０３－２、４０３－３を有する。すなわち、まず最初に、検出回路ブロック４０１で接続不良検査を実行し、次のタイミングで回路の部分書き換えを行ない、検出回路ブロック搭載予定のエリア４０２－１を検出回路ブロックに書き換えて、４０２－１の場所での接続不良検査を実行する。これを、検出回路ブロック搭載予定のエリアについて、シフトして行くことで、接続不良検査に必要な測定回路を最小の回路サイズで実現することができる。なお、インターポーザ２、ＬＳＩパッケージ３側には、検出回路ブロックに対応した回路は設けておく。
　本実施例は、検査回路の初期条件のバラツキへの対応回路について説明する。
　本実施例は、抵抗値のバラツキ等で共振周波数がずれるなどが起こった場合に、それを補正するためにキャパシタを可変にしておき、容量値の調整で補正する。図１６に、本実施例における半導体装置の基本回路構成図を示す。図１６において、オンチップ容量９は、容量値を可変とする。これは、スイッチ付きのキャパシタを多数並列に配置し、そのスイッチのON／OFFで実現することができる。これにより、初期条件で共振電圧の振幅が最大となるように、容量値を微調整し、検出感度を高めることができる。
　本実施例は、検査回路の初期条件のバラツキへの対応回路の別例について説明する。本実施例では、連続パルス電流を励振源として用いるが、このパルスの周期を微調整する回路を設けることで、応答電圧が最大となるように補正する。
　すなわち、図１７に示すように、電流励振回路１１のパルス電流を、例えば、初期値が（Ａ）であったものを、（Ｂ）に示すようにパルスの周期を変更することにより、応答電圧が最大となるように補正する。実現手段としては、電圧制御型発振器(Voltage Controlled Oscillator: VCO)を用いる方法がある。これはPLLなどにも使われる回路で、制御電圧の大きさで発信周波数を微調整するものであり、これによりパルス周期の変更が可能となる。他にも実現手段は複数あるが、いずれの方法でも良い。なお、実施例１１と実施例１２は組み合わせて使用してもよい。
　以上実施例について説明したが、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであって、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の一部について、他の構成の追加・削除・置換をすることが可能である。
　また、上記の各構成は、それらの一部又は全部が、ハードウェアで構成されても、プロセッサでプログラムが実行されることにより実現されるように構成されてもよい。
１－１，１－２：半導体ＬＳＩ、２：インターポーザ、３：ＬＳＩパッケージ、４：プリント基板、５：マイクロバンプ、６：Ｃ４バンプ、７：ＢＧＡ、８：共振回路、９：オンチップ容量、１０：電圧観測回路、１１：電流励振回路、１２：インダクタ、１３－１，１３－２，１３－３，１３－４：検出回路ブロック、１４：ＭＩＭキャパシタ、１５：オンチップインダクタ、１６－１，１６－２：ＶＩＡ、１７：ＴＳＶ、１００－１，１００－２，１００－３，１００－４：検出回路、４００：ＦＰＧＡ、４０１：検出回路ブロック、４０２－１，４０２－２，４０２－３：検出回路ブロック搭載予定のエリア、５００－１：サーバ、５００－２：ストレージ、５００－３：クラウド、５０１－１，５０１－２：半導体装置

Claims (15)

  1. 　半導体ＬＳＩを接続部を介してＬＳＩパッケージに接続した半導体装置であって、
    　前記接続部を含む経路でインダクタ配線を構成し、
    　該インダクタ配線に並列接続される前記半導体ＬＳＩ内の容量とで構成された並列共振回路を設け、
    　該並列共振回路に共振励振用の電流を供給する電流源回路と、
    　共振により発生した共振電圧を観測する電圧観測回路を備えることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記電圧観測回路は、前記共振電圧の波形情報から前記接続部の接続抵抗を算出する機能を有し、該接続抵抗をもとに前記並列共振回路のパラメータを調整する機能を有することを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置であって、
    前記並列共振回路を構成する容量が可変であり、
    前記パラメータは該容量の変更により共振周波数を変更することを特徴とする半導体装置。
  4. 請求項２に記載の半導体装置であって、
    前記電流源回路は周期的な電流波形を生成し、その周期が可変であり、
    前記パラメータは前記並列共振回路の応答電圧を変更することを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置であって、
    前記電圧観測回路は、前記共振電圧の波形情報から前記接続部の接続抵抗を算出する機能を有し、該接続抵抗をもとに製品出荷前の段階での初期抵抗値を保存する機能を有し、
    製品稼動時にある時間間隔で抵抗を測定し、前記初期抵抗値と比較して、その値がある境界値を越えたかを判断する機能と、
    前記境界値を越えた段階で外部に信号を出力する機能を有することを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置であって、
    前記電圧観測回路は、前記共振電圧の情報を外部装置に出力する機能を有することを特徴とする半導体装置。
  7. 　請求項６に記載の半導体装置と外部装置からなる半導体破断予兆システムであって、
    前記外部装置は、前記共振電圧の情報を元に、前記半導体装置の接続破断状態を把握し、前記半導体装置の故障までの時間を計算する機能を有することを特徴とする半導体破断予兆システム。
  8. 請求項７に記載の半導体破断予兆システムであって、
    　前記外部装置は、複数の前記半導体装置からの前記共振電圧の情報を集め、その情報をもとに故障までの時間を予測する機能を有することを特徴とする半導体破断予兆システム。
  9. 請求項１に記載の半導体装置であって、
    前記電流源回路と前記電圧観測回路を含む検出回路が、前記半導体ＬＳＩの周辺、もしくは、境界面に配置されることを特徴とする半導体装置。
  10. 請求項１に記載の半導体装置であって、
    前記半導体ＬＳＩはＦＰＧＡであり、
    前記電流源回路と前記電圧観測回路を含む検出回路を前記ＦＰＧＡの特定論理ブロックで機能構成し、該特定論理ブロックをパーシャルリコンフィグ機能で異なる位置に変更することを特徴とする半導体装置。
  11. 請求項１に記載の半導体装置であって、
    　前記半導体ＬＳＩと前記ＬＳＩパッケージはインターポーザを介して接続されており、
    　前記半導体ＬＳＩと前記インターポーザを接続する第１の半田部と、前記インターポーザと前記ＬＳＩパッケージを接続する第２の半田部を有し、
    前記接続部は、前記第１の半田部と前記インターポーザと前記第２の半田部であることを特徴とする半導体装置。
  12. 請求項１１に記載の半導体装置であって、
    前記第１の半田部はマイクロバンプであり、前記第２の半田部はＣ４バンプであることを特徴とする半導体装置。
  13. 請求項１１に記載の半導体装置であって、
    前記インダクタ配線は前記ＬＳＩパッケージの配線で構成したインダクタであることを特徴とする半導体装置。
  14. 請求項１１に記載の半導体装置であって、
    前記並列共振回路を構成する容量は前記インターポーザの中のＭＩＭキャパシタであることを特徴とする半導体装置。
  15. 請求項１１に記載の半導体装置であって、
    前記インダクタ配線は前記インターポーザの配線層で構成したインダクタであることを特徴とする半導体装置。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5154276A (ja) * 1974-11-07 1976-05-13 Tokyo Shibaura Electric Co
JPH07211760A (ja) * 1994-01-26 1995-08-11 Sony Corp 金属配線の信頼性評価方法及び金属配線の信頼性評価装置
JPH09232866A (ja) * 1996-02-23 1997-09-05 Sharp Corp 局部発振回路及びその製造方法
JP2001136058A (ja) * 1999-11-04 2001-05-18 Nippon Telegr & Teleph Corp <Ntt> 論理回路データ生成方法及び装置及び論理回路データ生成プログラムを格納した記憶媒体
JP2005292107A (ja) * 2004-03-31 2005-10-20 Takemitsu Higuchi 共振点とインピーダンス極値点からの劣化診断システム
JP2008537100A (ja) * 2005-02-28 2008-09-11 リッジトップ・グループ・インコーポレーテッド ディジタル電子パッケージにおけるはんだ接合不良の検出方法および回路
WO2011036776A1 (ja) * 2009-09-25 2011-03-31 株式会社 東芝 実装基板及び故障予測方法
WO2011121725A1 (ja) * 2010-03-30 2011-10-06 株式会社 東芝 電子装置および電子システム
JP2013187249A (ja) * 2012-03-06 2013-09-19 Toppan Printing Co Ltd 伝送線路構造、多層配線基板、半導体装置、および半導体システム
JP2014179409A (ja) * 2013-03-14 2014-09-25 Ibiden Co Ltd プリント配線板

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5154276A (ja) * 1974-11-07 1976-05-13 Tokyo Shibaura Electric Co
JPH07211760A (ja) * 1994-01-26 1995-08-11 Sony Corp 金属配線の信頼性評価方法及び金属配線の信頼性評価装置
JPH09232866A (ja) * 1996-02-23 1997-09-05 Sharp Corp 局部発振回路及びその製造方法
JP2001136058A (ja) * 1999-11-04 2001-05-18 Nippon Telegr & Teleph Corp <Ntt> 論理回路データ生成方法及び装置及び論理回路データ生成プログラムを格納した記憶媒体
JP2005292107A (ja) * 2004-03-31 2005-10-20 Takemitsu Higuchi 共振点とインピーダンス極値点からの劣化診断システム
JP2008537100A (ja) * 2005-02-28 2008-09-11 リッジトップ・グループ・インコーポレーテッド ディジタル電子パッケージにおけるはんだ接合不良の検出方法および回路
WO2011036776A1 (ja) * 2009-09-25 2011-03-31 株式会社 東芝 実装基板及び故障予測方法
WO2011121725A1 (ja) * 2010-03-30 2011-10-06 株式会社 東芝 電子装置および電子システム
JP2013187249A (ja) * 2012-03-06 2013-09-19 Toppan Printing Co Ltd 伝送線路構造、多層配線基板、半導体装置、および半導体システム
JP2014179409A (ja) * 2013-03-14 2014-09-25 Ibiden Co Ltd プリント配線板

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