JP2008537100A - ディジタル電子パッケージにおけるはんだ接合不良の検出方法および回路 - Google Patents

Abstract

【課題】 ディジタル電子パッケージの通常動作の間にはんだ接合ネットワークの完全性を評価する方法および回路を提供する。
【解決手段】 内部で接続されている入力／出力バッファ（１４６ａ／ｂ、１４８ａ／ｂ）を有するＦＰＧＡ（１２０）またはマイクロコントローラのような、ディジタル電子パッケージのはんだ接合完全性を評価する際、１つ以上のはんだ接合ネットワーク（１５３ａ）を通じて時間可変電圧を印加して、電荷蓄積素子（１５６）を充電する。各ネットワークは、パッケージ内にあるダイ（１３８）上にあるＩ／Ｏバッファ（１４６ａ）と、はんだ接合接続部（１２４）とを含む。通例、１つ以上のこのような接続部が、パッケージの内側、そしてパッケージと基板との間にある。素子を充電する際の時定数は、はんだ接合ネットワークの抵抗に比例するので、電荷蓄積素子間で測定した電圧は、はんだ接合ネットワークの完全性の指標となる。
【選択図】 図５

Description

（関連出願に対する相互引用）
本願は、"Non-Invasive Real Time Method for the Detection of Solder Joint Failures"（はんだ接合不良検出のための非破壊リアル・タイム方法）と題し２００５年２月２８日に出願した米国仮特許出願第６０／６５７，１０１号、および"Method and Circuit for the Detection of Solder-Joint Failures in a Digital Electronic Package"（ディジタル電子パッケージにおけるはんだ接合不良の検出方法および回路）と題し２００６年１月４日に出願した米国利用出願第１１／３２５，０７６号に対する優先権の利益を主張する。これらの内容全体は、ここで引用したことにより本願にも含まれるものとする。
（発明の分野）
本発明は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）およびマイクロコントローラのようなディジタル電子パッケージや、パッケージのボール・グリッド・アレイ（ＢＧＡ）と印刷配線基板（ＰＷＢ）との間におけるはんだ接合不良の検出方法および回路に関する。

ＦＰＧＡまたはマイクロコントローラのようなディジタル電子パッケージから印刷配線基板（ＰＷＢ）へのはんだ接合接続部には、重大な信頼性問題が潜む。最近のボール・グリッド・アレイ（ＢＧＡ）パッケージは数千ものピンを有し、これらのパッケージ上におけるピン数は、次の数年にわたって増加する可能性が高い。複雑な回路の発展をサポートするためには、パッケージ上におけるピン数増大が必要であるが、このような増大の欠点の１つに信頼性低下がある。多くの用途にとっては、ダイ上のディジタル・ロジックの内側から、パッケージの内側にある多数の内部相互接続部を通じて、そしてＰＷＢ上の回路への外部相互接続部を通じて、「はんだ接合ネットワーク」と共に、はんだ接合接続部における不良または不良への前兆を検出することができれば有用であろう。

図１に示すように、一例のＦＰＧＡ１０は、少なくとも１つのフリップ・チップ１２を含み、フリップ・チップ１２は、ＢＧＡパッケージ２２の空洞１４内部に実装されているダイ・マウント１８と、ダイ１６とから成る。トランジスタ、ダイオード、キャパシタのような、ダイ１６上に配線相互接続部を通じて配置されている電子素子全体で、ＦＰＧＡを構成する。ＦＰＧＡは、出力バッファを通じてダイ上のパッドに接続されている書き込みロジックを含む。同様に、入力バッファがパッドから読み取りロジックに接続されている。バッファは、反転または非反転のいずれかとすることができる。フリップ・チップ１２は、ＢＧＡパッケージ２２の内側に配されており、ＢＧＡパッケージ２２内部にあるはんだボール２０（はんだバンプとも呼ぶ）がフリップ・チップ１２のパッド、ランド、またはビアと接触し、これらがはんだ付けされて、はんだ接合接続部を形成するようになっている。ビアは、はんだバンプ２０のコンタクト（図示せず）から、外部ボール制限金属（ＢＬＭ：ball limiting metallurgy)２４および主ＢＧＡはんだボール２６まで達して、ＦＧＰＡ１０を完成させる。ＦＰＧＡは、主ＧＢＡはんだボール２６がＰＷＢ３０上の金属ランド２８上にあるはんだペーストと接触するように配置されている。組み立てられたＰＷＢを加熱すると、はんだボール２６が溶融し、リフローして、これら自体を金属ランドに接着する。ＰＷＢは、金属ランドがビアおよび／または配線３２によって、ＰＷＢ上にある外部回路用の１つ以上のＩ／Ｏノード３４に接続されるように構成されている。

図２に示すように、外部はんだ接合の完全性を評価するには、検査の間に、ＰＷＢ５２に実装されているＢＧＡパッケージ５０のフリップ・チップのバンプ接続抵抗を測定し、接続抵抗の変化度合いによって欠陥を判定することができる。配線セグメント５４がパッケージ内部でビア５６に接続し、ＰＷＢ配線５８がパッド６０をＰＷＢに接続し、ボール制限金属６６に取り付けられているはんだバンプを、主ＢＧＡから「デイジーチェーン」状に接続する。測定器６４は、電圧を印加し電流を測定する、またはその逆のいずれかによって、同時に全てのバンプ６２の抵抗を直接測定する。あるいは、配線セグメントおよびＰＷＢを、一度に２つのバンプ６２間の抵抗を測定するように構成することもでき、このようにすると、ひび割れによる抵抗増大を監視することができる。

はんだ接合抵抗の直接測定技法には、多数の制約がある。ＢＧＡパッケージおよびＰＷＢは、４線または連続測定のために構成された「ブランク」即ち「ダミー」であり、したがってこれらは動作中のデバイスと同一ではない。即ち、このパッケージは、動作中の論理ゲートやバッファを内蔵したＦＰＧＡフリップ・チップを含んでいない。つまり、これらの検査は、実際の動作中のデバイス上では、実験室でも、特に現場でも、行うことができない。最後に、これらの測定を行うために利用可能な計器がいくつかあるが、大量一括であり、実験室の検査に適している以外、これらの計器は、現場にある動作中のＦＰＧＡ ＢＣＡのはんだ接合ネットワークの使用中にリアル・タイムで検査を行うために用いることはできない。

以下に記載するのは、本発明の態様の一部の基本的な理解を得るための本発明の摘要である。この摘要は、本発明の主要な即ちなくてはならない要素を特定し、本発明の範囲を明確化することを意図している。その唯一の目的は、簡素化した形態で本発明の概念の一部を、後に紹介する更に詳細な説明および規定の特許請求の範囲に対する序論として紹介することである。

本発明は、内部に入力／出力バッファが接続されているＦＰＧＡまたはマイクロコントローラのような、ディジタル電子パッケージのはんだ接合の完全性を評価し、特にディジタル電子パッケージの通常動作の間にはんだ接合ネットワークの完全性を評価する方法を提供する。本発明は、特に、高密度ボール・グリッド・アレイ（ＢＧＡ）パッケージに適用可能である。

本発明は、時間可変電圧を１つ以上のはんだ接合ネットワークに印加して、電荷蓄積素子を充電することによって遂行する。各ネットワークは、パッケージ内にあるダイ上に少なくとも１つのＩ／Ｏバッファと、はんだ接合接続部とを含み、通例、１つ以上のこのような接続部がパッケージ内部、およびパッケージと基板との間にある。素子を充電する際の時定数は、はんだ接合ネットワークの抵抗に比例するので、電荷蓄積素子間の電圧は、はんだ接合ネットワークの完全性の測定値となる。異なる実施形態では、時間可変電圧をオンまたはオフ・チップで発生し、オンまたはオフ・チップで測定することもできる。

第１の実施形態例では、ディジタル電子パッケージは、ボール・グリッド・アレイ（ＢＧＡ）パッケージ内に実装されたダイを含み、これを印刷配線基板（ＰＷＢ）上にはんだ付けする。ダイ上の書き込みロジックは、出力バッファ、あらゆる内部はんだ接合接続部、およびパッケージとＰＷＢとの間にある外部はんだ接合接続部を含む第１はんだ接合ネットワークを通じて、時間可変電圧を印加して、これらに結合されている電荷蓄積素子を充電するように構成されている。ダイ上にある読み取りロジックは、電荷蓄積素子の充電によって生じた電圧を、内部バッファ、あらゆる内部はんだ接合接続部、および外部はんだ接合接続部を含む第２はんだ接合ネットワークを通じて、第１はんだ接合ネットワークの抵抗の尺度として、したがって、第１はんだ接合ネットワークの完全性の尺度として測定する。

本発明のこれらおよびその他の特徴ならびに利点は、以下の好適な実施形態の詳細な説明を、添付図面と合わせて吟味することにより当業者には明白となろう。

本発明は、内部で入力／出力（Ｉ／Ｏ）バッファが接続されているＦＰＧＡまたはマイクロコントローラ、および高密度ボール・グリッド・アレイ・パッケージのような、動作中のディジタル電子パッケージのはんだ接合完全性を評価する方法、特にディジタル電子パッケージの通常動作の間にはんだ接合ネットワークの完全性を評価する方法を提供する。本発明は、ＰＷＢにリフローはんだ付けするＢＧＡパッケージ内に実装したフリップ・チップを含むＦＰＧＡについて説明するが、はんだ接合完全性を評価する本方法および回路は、ダイがＦＰＧＡ、マイクロコントローラまたはその他のいずれとして構成されていてもそれには係わりなく、あるいはフリップ・チップのような、いずれの特定の実装方法が用いられていてもそれには係わりなく、あるいはワイヤ・ボンディングのようないずれの特定のボンディング方法が用いられていてもそれには係わり無く、あるいは、ＢＧＡまたはファイン・ピッチＢＧＡのような特定のＢＧＡパッケージ種別にも係わりなく、あるいはＰＷＢ上への組み付けの前にソケットを用いるか否かにも係わりなく、はんだ接合ネットワーク内に、内部接続入力／出力バッファを有する、あらゆるディジタル電子パッケージに総合的に適用可能であることは言うまでもない。

図３および図４に示すように、時間可変電圧をはんだ接合ネットワークに印加して通過させる。はんだ接合ネットワークは、ＦＰＧＡのＢＧＡパッケージ内側にあるダイ上の少なくとも１つの論理ゲートと、少なくとも１つのはんだ接合接続部とを含む（ステップ１００）。通例では、ネットワークはＩ／Ｏバッファと、「バッファ接続部」、「ダイ接続部」および「フリップ・チップ」接続部を含む多数の内部はんだ接合接続部と、ＢＧＡパッケージとＰＷＢとの間に形成されている外部「パッケージ接続部」とを含む。ある構成では、多数のネットワークを一度に評価する。時間可変電圧は、ディジタル論理回路における形式のパルスが相応しいが、傾斜(ramp)、鋸波、またはその他の可変電圧でも可能である。

時間可変電圧は、ネットワークを終端させる電荷蓄積素子を充電する（ステップ１０２）。電荷蓄積素子は、好ましくはキャパシタであるが、ＲＣ回路、インダクタ、ＬＣ、ＲＬＣ、またはメモリ・セルでも可能であり、検査対象パッケージの内側または外側のいずれに配置することもできる。マイクロコントローラでは、キャパシタのようなアナログ素子が利用可能であり、ＭＣＵプログラミングを通じて内部に接続することができる。代わりに、内部キャパシタを含む特殊目的ＦＰＧＡを設計することもできる。素子を充電する際の時定数は、はんだ接合ネットワークの抵抗に比例する。ネットワークにおけるはんだ接合接続部の各々が正常であれば、抵抗は低く、素子の電圧１０４は比較的素早く電圧レベル１０６まで充電する。しかしながら、完全な不良から種々の段階の劣化まで、はんだ接合接続部のいずれかに欠陥がある場合、抵抗は高くなり、素子の電圧が充電して前述の電圧レベルまで達するのに余分な時間がかかる。

素子の電圧を測定し（ステップ１１０）、はんだ接合ネットワークの完全性を評価するために用いる（ステップ１１２）。検査回路の異なる位置において、または電圧を測定デバイスに誘導結合することによって、素子間の電圧を測定することができる。通例、時間可変電圧の印加に対して電圧を測定する際、正常なネットワークであれば、素子を前述の電圧レベルまたはその近くまで充電することができるが、欠陥のあるネットワークまたは劣化したネットワークでは実質的に素子を充電できないような時点で測定する。例えば、時間可変電圧をパルスとして印加する場合、素子電圧は、パルスの立ち下がりエッジ付近で読み出すとよい。測定した電圧は、アナログまたはディジタルのいずれでも可能である（二進または多レベル）。

測定した電圧はネットワークの抵抗に比例するので、この電圧は、間接的ではあるが、抵抗の尺度となる。ネットワークの中に論理ゲートがあると、直接的な抵抗測定が妨げられる。先に述べたように、ネットワークの抵抗は、当該ネットワークの正常状態(health)および完全性の指標となる。この情報は、決定論的、予知的または診断に用いることができる。例えば、測定した電圧が低い場合、抵抗は高く、ネットワークおよび付随するはんだ接合ネットワーク（または「ｐｉｎ」）には不良があると判定する。以下で論ずるが、検査ピンに不良があると判定された場合、ＦＰＧＡに不良があると宣告することができ、またはＦＰＧＡに残っている寿命を予測するために、これを用いることができる。あるいは、低電圧および低電圧の発生回数を用いると、ピン、したがって、ＦＰＧＡに不良が発生するときを予測することができる。抵抗レベルまたは１つ以上の検査ピンの不良モードは、何らかの診断情報も提供することができる。

この手法は、ＰＷＢにはんだ付けされているＦＰＧＡそして現場において大きなシステムの一部として動作するＦＰＧＡ（またはその他の封入デバイス）に対して、格別な価値を有する。例えば、ＦＰＧＡがミサイル用誘導システムの重要な素子であると仮定する。明らかであろうが、はんだ接合接続部に不良があるミサイル、または誘導能力に影響を及ぼし得るような不良の大きな危険性を有するミサイルを発射すること、またはこのようなミサイルと共に航空機を発射することは望ましくない。ここに記載する検査手順は、はんだ接合の完全性を検証するために、例えば、誘導システムの電力投入時に自動的に起動することができ、あるいは、ミサイルを装填または発射する前に、乗組員によって起動することができる。ここで、ＦＰＧＡは、通常各ピンを検査するように構成されておらず、通例では、不良となる可能性が最も高いピンを検査するように構成されている。したがって、これらのピンのいずれの劣化または不良でも、動作中のピンに不良が生ずる可能性があることを正しく予測する。現場に設けられている動作中のデバイスにおけるはんだ接合ネットワーク全体を検査する能力は、多くの軍事用途には非常に重要であり、消費者用途には非常に望ましく、既知の検査手順、即ち、直接抵抗測定ではサポートされていない能力である。エンド・ユーザに関心がある疑問は、現場に設けられ動作しているデバイスは信頼性があるのか否かということであり、パッケージを製作するために用いられた材料および製造プロセスが統計的に信頼性があるか否かではない。

ここに記載するはんだ接合ネットワーク評価方法は、多数の異なる構成で、ＦＰＧＡおよび検査回路に実施することができる。時間可変電圧を印加し（「書き込み」）、素子電圧を測定する（「読み取る」）回路は、ＦＰＧＡ内部（図５）または検査対象のＦＰＧＡ外部（図８）に構成することができる。あるいは、電圧をダイ上に書き込み、外部に読み出すこと、またはその逆を行うこともできる。明確さおよび例示の目的上、内部チップ・マウントおよびはんだ接合接続部を示さないが、これらの接続部はネットワークの一部であり、多くの異なる構成で設けられることは言うまでもない。更に、数個の代表的なはんだボール接合部のみを描画する。典型的なデバイスは、数百から数千のはんだボールを有し、Ｉ／Ｏバッファを通じて接続され、ＦＰＧＡを実施するロジックに対して書き込みおよび読み出しを行うことは言うまでもない。

図５に示すように、ＦＰＧＡアセンブリ１２０は、はんだ接合ネットワークの検査に合わせて構成されており、ＦＰＧＡ１２２を含む。ＦＰＧＡ１２２のはんだボール１２４および１２６は、ＢＧＡパッケージ１２７の直下に位置し、それぞれ、印刷配線基板（ＰＷＢ）１３２上にあるランド１２８および１３０にリフローはんだ付けする。フリップ・チップ１３６は、ＦＰＧＡダイと共に、ビア１４０ａおよび１４０ｂと電気的に連絡するように、パッケージ１２７内に実装されている。典型的なＦＰＧＡでは、ダイは出力ピン（はんだボール）の各々において、読み出し／書き込みができるように構成されている。ダイは、内部はんだ接合接続部（図示せず）を通じて、電圧パルスを出力バッファ１４６ａに書き込む書き込みロジック１４４ａ、１４４ｂと、ビア１４０ａ、１４０ｂと、ボール制限金属コンタクト１４８ａ、１４８ｂと、はんだボール１２４、１２６とを含む。また、ダイ１３８は、入力バッファ１５２ａ、１５２ｂを通じて、はんだボール１２６、１２４における電圧を、ディジタルの、通例、２進の値として読み取るように構成されている読み取りロジック１５０ａ、１５０ｂも含む。書き込みおよび読み取り、検査の開始および終了、ならびに不良情報の記録および送出の連続動作は、制御ロジック１４２によって制御する。

本発明を実施し、書き込みロジック１４４ａまたは１４４ｂとノード１５４との間においてはんだ接合ネットワーク１５３ａ（接合部１）または１５３ｂ（接合部２）の完全性を評価するために、キャパシタ１５６をノード１５４と接地電位１５８との間に接続し、双方のネットワークを終端させる。書き込みロジックは、ＣＮＴＲＬ信号に応答して、電圧パルスを書き込むように構成されている。ＣＮＴＲＬ信号は、キャパシタを充電するために、チップ上またはチップ外で発生することができる。読み取りロジックは、書き込みパルスに対してしかるべき遅延の後、キャパシタ間の電圧を読み取り、測定した電圧を評価し、例えば、それを書き込みパルスと比較し、そして、該当する場合には不良を宣告するように構成されている。この構成では、電圧パルスを１本のピン（はんだボール１２４）を通じて書き込み、他のピン（はんだボール１２６）を通じて読み取り、書き込まれたネットワーク接合部１ １５３ａの抵抗を測定する。検査は、接合部２ １５３ｂを検査するために、逆方向で繰り返すことができる。

ＦＰＧＡ１２２の検査手順の一例を図６および図７に示す。ＦＰＧＡの電源を入れ（ステップ１６０）、検査を実行するか否か判定を行う（ステップ１６２）。この判定は、電力投入毎にまたはその他の何らかの判断基準で自動的に行うことができ、あるいは外部コマンド信号に基づくことも可能である。検査を実行しない場合、検査を終了する（ステップ１６４）。そうでなければ、書き込みロジック１４４ａは内部クロック信号から電圧パルス１６６を発生し、これを接合部１に印加してキャパシタ１４６上に電圧１６８を充電する（ステップ１７０）。読み取りロジック１５０ｂは、ある既定の遅延後に、同じクロック信号から接合部２の電圧１６８を測定する（ステップ１７２）。遅延は、容量の量、予期されるネットワーク抵抗、および印加した電圧パルスによって決定する。一旦電圧パルスを取り除いたなら、キャパシタは放電する。

入力バッファ１５２ａは、ネットワーク抵抗が低い場合（正常）、電圧が十分に充電してバッファのハイ・オン・トリガ点を超過して、バッファを高に駆動するのに適した構成となっている。逆に、ネットワーク抵抗が高い場合（異常）、電圧はバッファのロー・オフ・トリガ点よりも低くなり、バッファ１５２ａを低に駆動する。読み取りロジックは、印加した電圧（高）および測定した電圧が等しいか否か、例えば、同じ論理状態か否か見るためにチェックする（ステップ１７４）。等しくない場合、アルゴリズムはステップ１８６まで飛び越して、この不良を記録する。

この例では、接合部１は合格となるので、プロセスを繰り返して接合部２を検査する。この例では、接合部２は異常となる（高抵抗）。書き込みロジック１４４ｂは、内部クロック信号から電圧パルス１７６を発生し、これを接合部２ １５３ｂに印加して、キャパシタ上に電圧１７８を充電する（ステップ１８０）。読み取りロジック１５０ｂは、接合部１の電圧１７８を測定し（ステップ１８２）、印加および測定した論理状態が等しいか否か判定を行う（ステップ１８４）。印加電圧１７６と測定電圧１７８が等しくないことは、接合部２の抵抗が高く、したがって欠陥があることを意味する。読み取りロジックは、不良を記録し、「０」を異なるピン、例えば、ピン１を通じて書き込み、キャパシタ電圧のハード・リセットを強行する（ステップ１８６）。ハード・リセットが必要なのは、欠陥のあるネットワークを通じてキャパシタを放電する際の時定数が大きいからである。電圧をリセットできない場合（ステップ１８８）、少なくとも第２のピンも不良となっており、永続的な不良を記録し（ステップ１９０）、検査を終了する（ステップ１９２）。それ以外の場合、同じ対のピンに対してある時間期間にわたって検査を繰り返し、不良が発生したのが１回だけか、散発的に繰り返すか、厳しい不良か等を判定するか、あるいは異なる対のピンに対して検査を繰り返すこともできる。尚、図６に示す検査手順は単なる一例であり、多くのその他のステップ・シーケンスも、ディジタル電子パッケージにおけるはんだ接合ネットワークを検査するためには想定可能であることは言うまでもない。

図８に示すように、書き込みロジック２００および読み取りロジック２０２（必ずしも集積または離散ロジック回路ではない）は、ＢＧＡパッケージ２０４の外部に設けることができる。ＦＰＧＡダイ２０５は、第１はんだボール２０８の入力バッファ２０６を、第２はんだボール２１２の出力バッファ２１０に接続し、書き込みロジックと外部ノードとの間にはんだ接合ネットワーク２１４を規定するように構成されている。はんだ接合ネットワーク２１４は、書き込みロジックと入力バッファ２０６の出力との間に第１はんだ接合ネットワーク（ＳＪＮ１）、そして入力／出力バッファ２１０とノード２１６との間に第２はんだ接合ネットワーク（ＳＪＮ２）を含む。キャパシタ２１８が、ノードおよび接地電位間に接続されており、ネットワークを終端させる。

書き込みロジック２００は、電圧パルスを発生し、これをＳＪＮ１に印加する。ＳＪＮ１が正常であると仮定すると、バッファ２０６そして２１０の出力は、論理状態高に切り替わる。次に、この高電圧が、図５に記載したのと全く同様に、ＳＪＮ２に印加され、キャパシタ２１８を充電する。読み取りロジック２０２は、この電圧を測定し、ＳＪＮ２内部に不良があるか否か判定を行う。ＳＪＮ１に欠陥がある場合、読み取りロジックは不良を検出する場合もしない場合もあり得る。例えば、ＳＪＮ１内部に「ハード・オープン」がある場合、入力バッファは低のままであり、低電圧がキャパシタに印加され、この場合、読み取りロジックは、不良と判定するが、不良が発生したのがＳＪＮ１なのか、ＳＪＮ２なのかは分からない。しかしながら、ＳＪＮ１の抵抗が僅かに高い場合、印加した電圧パルスが入力バッファを高に切り換える場合も、切り換えない場合もあり得る。抵抗とあらゆる寄生容量との組み合わせにより（ＳＪＮＱはキャパシタを見ない）、入力バッファが見る電圧の充電が遅くなる場合、バッファは、高に切り替わるのが間に合わず、読み取りサイクルの前にキャパシタを充電することができなくなり、このため不良が宣告される。逆に、寄生容量が低く、バッファが素早く高に切り替わる場合、読み取りロジックはＳＪＮ１において不良を検出しない。

本発明を実施するために、ＦＰＧＡおよび検査回路の他の構成も利用可能である。例えば、ＦＰＧＡは、出力バッファおよびはんだボールを通じて電圧パルスを書き込んでキャパシタを充電するように構成し、読み取りロジックをパッケージの外側に配置することができる。逆に、書き込みロジックをパッケージ外部に置いて、はんだボールおよびキャパシタを駆動して、ＦＰＧＡ内にある入力バッファおよび読み取りロジックに電圧を供給することもできる。

前述のように、ＦＰＧＡは、通常、各ピン（はんだボール）を検査するようには構成されていないので、そうするためにはダイ上における空間を過剰に消費することになるが、これは高い代償でありしかも不要となる。典型的なＦＰＧＡでは、かなりの数のピンおよび利用可能なロジックの部分が、ユーザの用途に合わせて構成されておらず、せいぜい４０％以上である。１つの手法は、ＦＰＧＡ全体にわたって検査ピンおよびＲ／Ｗロジックを配置することであろう。この場合、検査ピンは近似的に、動作中のピンと同じ機械的、熱的、および一般的な動作応力を受け、ほぼ同時にそして同じ割合で不良を発生するはずである。別の手法では、図９に示すように、ＦＰＧＡ２３２上に検査ピン２３０を配置し、これらに最も高い応力をかけ、したがって最初に不良を発生する確率を最も高くする。次いで、これらの検査ピンは、「炭坑におけるカナリア」の役割を果たし、検査ピンの１本以上が不良となったときに、動作中のピンも直ぐに不良となることの正しい指標となる。用途によっては、予期される不良の前に、ＦＰＧＡアセンブリおよびその上に実装されているＦＰＧＡを直ちに取り外すか、または交換の予定を組むとよい場合もある。殆どの用途では、最も大きな応力負荷がかかるのは、ＦＰＧＡの角の１つである。したがって、少なくとも１対の検査ピンを角の各々に位置付ける。

典型的なＦＰＧＡには、未使用のピンが多くあり、図１０に示すように、これらを検査ピンとして構成するために利用可能であるが、ＦＰＧＡ２４０は、Ｉ／Ｏピン２４２および２４４が検査およびユーザ・アプリケーション双方をサポートできるように構成することもできる。簡略化のために、一方のピンに書き込み、他方のピンから読み出すために必要なロジックのみを示す。これを行うには、アプリケーションの書き込みロジック２４８、検査ロジック２５０、および出力バッファ２５２の間に２：１マルチプレクサ２４６を挿入する。検査モード（ＴＭＯＤＥ）フラグ２５４をイネーブルすると、マルチプレクサ２４６が電圧パルスを検査ロジック２４８から出力バッファ２５２を経由してピン２４２に通過させる。それ以外の場合、マルチプレクサは、書き込みパルスをアプリケーション書き込みロジックに通過させる。同様に、入力バッファ２５８と、アプリケーション読み取りロジック２６０および検査ロジック２５０との間に位置付ける。ＴＭＯＤＥをイネーブルすると、マルチプレクサ２５６は、ピン２４４における論理状態を入力バッファから検査ロジックに通過させ、それ以外の場合、アプリケーション読み取りロジックに導出する。

ＦＰＧＡでは、初期状態では何も接続されていない。特定のユーザ用とよびはんだ接合検査用とに合わせてＦＰＧＡを構成するには、トランジスタ回路、入力および出力ポート、ゲート、フリップ・フロップ、スイッチ、電力、接地等の間の接続を溶融して閉鎖するか、または飛ばして開放とし、特定の設計を実施しなければならない。ユーザ・アプリケーションおよび検査回路双方を含むようにＦＰＧＡをプログラムするための実施形態の一例を図１１に示す。最初のステップは、はんだ接合検査のための用途の要件を決定することである（ステップ３００）。これらの要件は、監視するピンの最大数および最小数、これらのピンの位置、入力クロック周波数、出力不良信号の数、不良分解能（ＦＰＧＡ毎に１つ、各キャパシタに接続するポートのクラスタ毎に１つ、ポート毎に１つ、１の代わりに１６カウント、あるいは恐らく３２または６４．．．．ｎｎｎｎ）、モード選択−通常または検査）等を含むことができる。次に、例えば、図５に示す形式の検査コアを設計し、指定した周波数において指定したピンを監視し、指定した選択モード毎に不良時（１つ以上のはんだ接合ネットワークの完全性逸失を検出したとき）に、指定した不良信号およびカウントを生成する。ハードウェア設計をプログラミング言語にマッピングした、検査コアのハードウェア記述言語（ＨＤＬ）表現を書く（ステップ３０４）。設計のＨＤＬ表現をコンパイルし、ＦＰＧＡであるかのように、シミュレートする（ステップ３０６）。いずれかのコンパイル・エラーが検出された場合、ステップ３０４を繰り返す。シミュレーションによって設計における論理エラーが明示された場合、どのようなエラーであっても、ステップ３０２および３０４を繰り返す。この時点において、コンパイルした検査コア・ソフトウェアを、ユーザ・アプリケーション・プログラムに埋め込む（ステップ３０８）。恐らく、ユーザ・アプリケーション・ソフトウェアは、オフラインで設計およびデバッグされると考えられる。その後、ユーザ・アプリケーション・ソフトウェア（埋め込まれた検査コアを含む）を合成して、実行可能なハードウェア・プログラムを生成する（ステップ３１０）。実行可能プログラムをハードウェア・ツールにロードし、ＦＰＧＡをプログラムする（ステップ３１２）。ＦＰＧＡを検査し（ステップ３１４）、ＦＰＧＡが所望通りそして設計通りに動くという要件を満たすために望ましくそして必要なだけ、ステップを繰り返す。

以上、本発明のいくつかの例示実施形態を示し説明したが、当業者には多数の変形や代替実施形態も想起されよう。このような変形や代替実施形態は、添付した特許請求の範囲に規定した発明の主旨および範囲から逸脱することなく、案出し製作することができる。

図１は、前述のように、典型的なディジタル電子パッケージにおけるはんだ接合ネットワークを示す図である。 図２は、前述のように、ブランクＢＧＡパッケージの主ＢＧＡとＰＷＢとの間に形成されているはんだ接合部の完全性を評価するための従来の直接抵抗測定の図である。 図３は、動作中のディジタル電子パッケージにおけるはんだ接合ネットワークの抵抗の間接測定のフロー図である。 図４は、正常および異常なはんだ接合ネットワークについて、電荷蓄積素子の充電を示す電圧グラフである。 図５は、検査回路を構成する書き込みおよび読み取りロジックがパッケージ内部のダイ上に設けられた一実施形態の模式図である。 図６は、不良を判定するために、はんだ接合ネットワークを通じて検査電圧を書き込み、電荷蓄積素子を充電することによって発生する電圧を読み取る実施形態のフロー図である。 図７は、異なるネットワーク抵抗について、電荷蓄積素子の充電および放電を示す電圧グラフである。 図８は、検査回路を構成する書き込みおよび読み取りロジックが、パッケージ外部にオフ・チップで設けられている実施形態の模式図である。 図９は、検査するはんだバンプに好ましい場所を示す平面図である。 図１０は、検査および動作の目的のために同じはんだ接合ネットワークを用いるために、検査ロジックを動作中のロジックと多重化することができることを示す、ダイ上のディジタル・ロジックの図である。 図１１は、ＦＰＧＡをプログラムするためのユーザ・アプリケーションに、検査コアを埋め込むフロー図を示す。

Claims (11)

1. 少なくとも１つのはんだ接合接続部と少なくとも１つのＩ／Ｏバッファとをディジタル電子パッケージ内におけるダイ上に含む第１はんだ接合ネットワークの完全性を検査する方法であって、
   前記第１はんだ接合ネットワークに時間可変電圧を印加し通過させ（１００）、電荷蓄積素子を充電する（１０２）ステップと、
   前記電荷蓄積素子の充電によって生ずる電圧を、前記第１はんだ接合ネットワークの抵抗の尺度として（１１２）、測定するステップ（１１０）と、
   を特徴とする、方法。
2. 請求項１記載の方法において、前記第１はんだ接合ネットワーク１５３ａは、前記パッケージ１２７と印刷配線基板１３２との間にある少なくとも１つの前記はんだ接合接続部１２４と、前記ダイ１３８と前記パッケージ１２７との間にある少なくとも１つの前記はんだ接合接続部と、前記ダイ１３８と前記Ｉ／Ｏバッファ１４６ａとの間にある少なくとも１つの前記はんだ接合接続部とを含む、方法。
3. 請求項１記載の方法において、複数の前記第１はんだ接合ネットワーク２３０を、前記ディジタル電子パッケージ２３２の角付近に位置付ける、方法。
4. 請求項１記載の方法において、前記少なくとも１つのＩ／Ｏバッファは、出力バッファ１４６ａを含み、前記時間可変電圧を、前記ダイ上にある書き込みロジック１４４ａによって、前記出力バッファを通じて、前記少なくとも１つのはんだ接合接続部１２４に印加し通過させて前記電荷蓄積デバイス１５６を充電し、前記電荷蓄積素子の充電によって生ずる電圧１６８を、前記ダイ上にある読み取りロジック１５０ａによって、第２はんだ接合接続部１２６と入力バッファ１５２ａとを含む第２はんだ接合ネットワーク１５３ｂを通じて、前記第１はんだ接合ネットワーク１５３ａの抵抗の尺度として測定する、方法。
5. 少なくとも１つのはんだ接合接続部１２４（２０８、２１２）と少なくとも１つのＩ／Ｏバッファ１４６ａ（２０６、２１０）とをディジタル電子パッケージ１２７（２０４）内にあるダイ１３８（２０５）上に含む第１はんだ接合ネットワーク１５３ａ（２０５）の完全性を検査する回路であって、
   前記はんだ接合ネットワーク１５３ａ（２０５）を終端させる電荷蓄積素子１５６（２１８）と、
   前記電荷蓄積素子を充電するために、前記第１はんだ接合ネットワークに時間可変電圧１６６を印加し通過させる電源１４４ａ（２００）と、
   前記電荷蓄積素子上に蓄積された電荷によって生ずる電圧を測定する検出器１５０ａ（２０２）と、
   を特徴とする回路。
6. 請求項５記載の回路において、前記第１はんだ接合ネットワーク１５３ａは、前記パッケージ１２７と印刷配線基板１３２との間にある少なくとも１つの前記はんだ接合接続部１２４と、前記ダイ１３８と前記パッケージ１２７との間にある少なくとも１つの前記はんだ接合接続部と、前記ダイ１３８と前記Ｉ／Ｏバッファ１４６ａとの間にある少なくとも１つの前記はんだ接合接続部とを含む、回路。
7. 請求項５記載の回路において、前記電源は、前記電荷蓄積デバイスを充電するために、前記Ｉ／Ｏバッファ１４６ａを通じて前記少なくとも１つのはんだ接合接続部１２４に前記時間可変電圧を印加する書き込みロジック１４４ａを前記ダイ上に備えており、前記検出器は、第２はんだ接合接続部と別のＩ／Ｏバッファ１５２ａとを含む第２はんだ接合ネットワーク１５３ｂを通じて、前記電荷蓄積素子の充電によって生ずる電圧を、前記第１はんだ接合ネットワークの抵抗の尺度として測定する読み取りロジック１５０ａを、前記ダイ上に備えた、回路。
8. はんだボール接合部のアレイを形成するように構成されたはんだボールのアレイと電気的に連絡するようにボール・グリッド・アレイ（ＢＧＡ）パッケージに実装されたダイを有するディジタル電子パッケージであって、
   前記ダイ上にあり、電荷蓄積素子１５６を充電するために、出力バッファ１４６ａと第１はんだボール１２４とを通じて時間可変電圧を印加するように構成された書き込みロジック１４４ａと、
   前記ダイ上にあり、第２はんだボール接合部１２６と入力バッファ１５２ａとを通じて素子電圧を読み取り、該素子電圧から、少なくとも１つの前記出力バッファと前記第１はんだボール接合部とを含む第１はんだ接合ネットワーク１５３ａに欠陥があるか否か判定を行い、不良信号を発行するように構成された読み取りロジック１５０ａと、
   を特徴とするディジタル電子パッケージ。
9. 請求項８記載のディジタル電子パッケージにおいて、前記第１はんだ接合ネットワーク１５３ａは、前記パッケージ１２７と印刷配線基板１３２との間にある少なくとも１つの前記はんだ接合接続部１２４と、前記ダイ１３８と前記パッケージ１２７との間にある少なくとも１つの前記はんだ接合接続部と、前記ダイ１３８と前記Ｉ／Ｏバッファ１４６ａとの間にある少なくとも１つの前記はんだ接合接続部とを含む、回路。
10. はんだ接合ネットワークを検査するためにＦＰＧＡまたはマイクロコントローラをプログラムする方法であって、
    出力バッファを通じて第１ピンにパルスを書き込む書き込みロジックと、第２ピンから入力バッファを通じて電圧を読み取る読み取りロジックとを含む検査コア・ソフトウェアを定式化し、前記出力バッファと前記第１ピンとを含むはんだ接合ネットワークに欠陥があるか否か判定し、不良信号を発行するステップ（３０２、２０４、３０６）と、
    ユーザ・アプリケーション・ソフトウェア内の１つ以上の場所に前記検査コア・ソフトウェアを埋め込むステップ（３０８）と、
    実行可能ハードウェア・プログラムを形成するために、前記複合ソフトウェアを合成するステップ（３１０）と、
    前記ユーザ・アプリケーションおよび前記１つ以上の埋め込み検査コアを内蔵するようハード・ワイヤ接続するように、前記実行可能ハードウェア・プログラムにしたがって前記ＦＰＧＡまたはマイクロコントローラをプログラムするステップ（３１０）と、
    を特徴とする、方法。
11. 請求項１０記載の方法において、前記検査コア・ソフトウェアを、前記ＦＰＧＡまたはマイクロコントローラの角付近に埋め込む、方法。

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