KR20130033150A - 기판 스트립 - Google Patents

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KR20130033150A
KR20130033150A KR1020110097053A KR20110097053A KR20130033150A KR 20130033150 A KR20130033150 A KR 20130033150A KR 1020110097053 A KR1020110097053 A KR 1020110097053A KR 20110097053 A KR20110097053 A KR 20110097053A KR 20130033150 A KR20130033150 A KR 20130033150A
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김기곤
김태현
임병욱
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Abstract

본 발명은 기판 스트립에 관한 것이다. 본 발명의 실시 예에 따르면, 회로층이 형성된 복수의 기판 유닛을 포함하는 기판 영역, 기판 영역을 둘러싸는 더미 영역, 더미 영역의 일 측면에 형성되는 제1 휨 방지층, 더미 영역의 타 측면에 형성되는 제2 휨 방지층을 포함하는 기판 스트립이 제공된다.

Description

기판 스트립{SUBSTRATE STRIP}
본 발명은 기판 스트립에 관한 것이다.
일반적으로 웨이퍼 한 장당 칩이 수십 개에서 혹은 수백 개를 형성할 수 있으나, 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 주고 받을 수 없을 뿐만 아니라 미세한 회로를 담고 있기 때문에 외부의 충격에 의해 쉽게 손상된다. 이에 따라, 칩에 전기적인 연결을 해주고, 또한 외부의 충격으로부터 보호해 주는 패키징 기술이 점진적으로 발전하게 되었다.
최근에는 반도체 장치의 고집적화, 메모리의 용량의 증가, 다기능화 및 고밀도 실장의 요구 등이 가속화되고 있으며, 이들의 요구를 만족시키기 위해 와이어 본딩(Wire Bonding) 접합 구조에서 플립 칩 범프(Flip Chip Bump)를 이용하는 접합구조로 확대되고 있으며, 이중 하이 엔드(High End)급 기능을 하는 구조는 어셈블리 수율 향상을 위하여 기판 스트립 상태에서 범프를 형성하게 된다.
한편, 반도체 패키지가 점점 더 경박 단소화 되는 경우, 기판 스트립을 구성하는 층간의 열팽창계수의 차이에 의해서, 기판 스트립에 열을 가하게 되면, 휨(Warpage) 등의 변형이 발생하게 된다. 이와 같은 기판 스트립의 휨 현상의 발생은 기판 스트립에 실장되는 반도체 칩이 들뜨게 되어 범프의 크기가 균일하게 형성되지 않고, 반도체 칩과 기판 스트립 간의 전기적 연결에 오류가 생기는 문제점이 있다. 이와 같은 문제점을 해결하기 위해서 한국 공개 특허 제10-2011-0070521호 등과 같이 기판의 일면에 응력 완화층을 형성하는 등 여러 가지 방법이 개발되고 있다.
본 발명은 고온에서도 잘 휘지 않는 기판 스트립을 제공하기 위한 것이다.
본 발명의 일 측면에 따르면, 회로층이 형성된 복수의 기판 유닛을 포함하는 기판 영역, 기판 영역을 둘러싸는 더미 영역, 더미 영역의 일 측면에 형성되는 제1 휨 방지층, 더미 영역의 타 측면에 형성되는 제2 휨 방지층을 포함하는 기판 스트립이 제공된다.
제1 휨 방지층 및 제2 휨 방지층은 더미 영역의 길이가 짧은 측면인 세로 방향의 일 측면 또는 타 측면에 형성될 수 있다.
제1 휨 방지층 및 제2 휨 방지층은 반도체 칩이 실장되는 기판 영역을 둘러싸는 더미 영역에 형성될 수 있다.
제1 휨 방지층 및 제2 휨 방지층은 동일한 물질로 형성될 수 있다.
제1 휨 방지층, 제2 휨 방지층 및 회로층은 동일한 물질로 형성될 수 있다.
제1 휨 방지층 및 제2 휨 방지층은 구리로 형성될 수 있다.
제1 휨 방지층 및 제2 휨 방지층의 크기는 동일 할 수 있다.
제1 휨 방지층 및 제2 휨 방지층은 다각형 형상으로 형성될 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 실시 예에 따른 기판 스트립은 기판 스트립 양 측면에 삽입된 휨 방지층에 의해서 고온에서 기판 스트립의 휨을 억제할 수 있다.
도1은 본 발명의 실시 예에 따른 기판 스트립을 나타낸 예시도이다.
도2는 종래의 기판 스트립의 휨 현상을 나타낸 예시도이다.
도3은 본 발명의 실시 예에 따른 휨 발생 정도를 실험하기 위한 기판 스트립을 나타낸 예시도이다.
도4는 도3에 따른 기판 스트립을 이용하여 휨 발생 정도를 시뮬레이션 한 결과를 나타낸 예시도이다.
도5는 본 발명의 실시 예에 따른 제1 휨 방지층 및 제2 휨 방지층의 형태를 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 기판 스트립에 관하여 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 기판 스트립을 나타낸 예시도이다.
도1을 참고하면, 기판 스트립(100)은 기판 영역(110), 더미 영역(120), 제1 휨 방지층(131) 및 제2 휨 방지층(132)을 포함할 수 있다.
기판 영역(110)은 회로층(미도시)이 형성된 복수의 기판 유닛(111)을 포함한다. 여기서, 기판 유닛(111)에 형성된 회로층(미도시)은 통상적인 SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 또는 서브트랙티브(Subtractive) 공법 등을 이용하여 형성 될 수 있다. 회로층(미도시)은 금, 은, 구리, 니켈 등의 전기 전도성 금속으로 형성될 수 있다.
기판 유닛(111)은 단위 반도체 칩(미도시)이 실장되는 영역이 될 수 있다.
기판 영역(110)은 이와 같이 반도체 칩(미도시)이 실장되는 기판 유닛(111)이 하나 이상 형성될 수 있다. 도1에는 기판 스트립(100)에 하나의 기판 영역(110)이 형성됨이 도시되어 있지만, 이에 한정되지 않는다. 즉, 기판 스트립(100)은 하나 이상의 기판 영역(110)이 형성될 수 있다.
더미 영역(120)은 반도체 칩(미도시)이 본딩 되지 않는 영역이다. 더미 영역(120)은 기판 영역(110)의 주위를 둘러싸는 형태로 형성될 수 있다. 더미 영역(120)에는 기판 스트립(100)의 가공 시 기준으로 사용되는 툴링홀(미도시; tooling hole), 반도체 칩(미도시)을 실장 하기 위한 정렬마크(미도시) 등이 형성될 수 있다.
제1 휨 방지층(131) 및 제2 휨 방지층(132)은 더미 영역(120)의 양 측면에 형성될 수 있다. 본 발명의 실시 예에 따르면, 제1 휨 방지층(131) 및 제2 휨 방지층(132)은 더미 영역(120)에서 길이가 짧은 측면인 세로 방향의 양 측면에 형성될 수 있다. 예를 들어, 제1 휨 방지층(131)이 더미 영역(120)의 세로 방향의 일 측면에 형성되면, 제2 휨 방지층(132)은 더미 영역(120)의 세로 방향의 타 측면에 형성될 수 있다.
또한, 제1 휨 방지층(131) 및 제2 휨 방지층(132)은 기판 스트립(100)의 상부에 형성될 수 있다. 즉, 제1 휨 방지층(131) 및 제2 휨 방지층(132)은 반도체 칩(미도시)이 실장되는 기판 영역(110)을 둘러싸는 더미 영역(120)에 형성될 수 있다.
이와 같이, 더미 영역(120)의 세로 방향의 양 측면에 형성되는 제1 휨 방지층(131) 및 제2 휨 방지층(132)은 동일한 물질로 형성될 수 있다. 또한, 제1 휨 방지층(131) 및 제2 휨 방지층(132)은 기판 영역(110)에 형성된 기판 유닛(111)의 회로층(미도시)과 동일한 물질로 형성될 수 있다. 이와 같이 제1 휨 방지층(131) 및 제2 휨 방지층(132)이 회로층(미도시)과 동일한 물질인 경우, 기판 영역(110)에 회로층(미도시)을 형성 시, 동시에 더미 영역(120)에 제1 휨 방지층(131) 및 제2 휨 방지층(132)을 형성할 수 있다. 따라서, 제1 휨 방지층(131) 및 제2 휨 방지층(132)을 더미 영역(120)에 형성하기 위한 추가적인 도금 공정을 생략할 수 있다. 예를 들어, 제1 휨 방지층(131) 및 제2 휨 방지층(132)은 구리로 형성될 수 있다.
본 발명의 실시 예에 따른 제1 휨 방지층(131) 및 제2 휨 방지층(132)의 크기는 더미 영역(120)보다 작도록 형성될 수 있다. 또한, 제1 휨 방지층(131) 및 제2 휨 방지층(132)은 크기 및 모양 등의 형태가 상호 동일하게 형성될 수 있다. 그러나, 제1 휨 방지층(131) 및 제2 휨 방지층(132)의 형태는 이에 한정되지 않으며, 당업자에 의해서 용이하게 변경될 수 있다.
도2는 종래의 기판 스트립의 휨 현상을 나타낸 예시도이다.
기판 스트립(210)에 반도체 칩(230)을 실장 할 때, 범핑(bumping) 및 코이닝(coining)을 수행하는 경우, 200℃ 이상의 온도와 압력이 가해진다. 이때, 기판 유닛을 포함하여 기판 스트립(210)을 형성하는 부재들 간의 열팽창계수의 차이에 의해서, 기판 스트립(210)이 뒤틀리고 휘어지게 된다. 특히, 도2에 도시된 바와 같이, 기판 스트립(210)의 세로 방향의 양 측면이 반도체 칩(230)이 실장 된 기판 스트립(210)의 상부의 반대인 하부 방향으로 휘어진다.
따라서, 도2에 도시된 바와 같이 기판 스트립(210)에 실장 된 반도체 칩(230)이 들뜨게 되고, 응력의 불균형으로 각 범프(220)의 크기가 달라질 수 있다. 이와 같이 기판 스트립(210)이 휘어지면, 기판 스트립(210)과 반도체 칩(230) 간의 전기적 연결이 불량해 질 수 있다.
따라서, 도2에서 도시된 바와 같이 기판 스트립의 휨 현상을 감소시키기 위해서, 도1에 도시된 바와 같이 반도체 칩이 실장 되는 기판 스트립의 상부에 형성된 더미 영역에 제1 휨 방지층 및 제2 휨 방지층을 형성할 수 있다. 또한, 기판 스트립이 휘어질 때, 기판 스트립의 세로 방향의 양 측면이 하부 방향으로 휘어지는 성질에 의해서, 제1 휨 방지층 및 제2 휨 방지층을 기판 스트립의 상부에 세로 방향의 양 측면에 형성할 수 있다.
이와 같이, 기판 스트립에 제1 휨 방지층 및 제2 휨 방지층을 형성함으로써, 기판 스트립이 열팽창 계수 차이에 의해서 휘어지는 방향과 반대 방향으로 제1 휨 방지층 및 제2 휨 방지층으로 휨이 발생하게 하여 결과적으로 기판 스트립의 휨 발생을 억제할 수 있다.
도3및 도4는 본 발명의 실시 예에 따른 기판 스트립의 휨 현상에 대한 실험을 나타낸 예시도이다.
도3은 본 발명의 실시 예에 따른 휨 발생 정도를 실험하기 위한 기판 스트립을 나타낸 예시도이다.
도3을 참고하면, 종래의 기판 스트립과 본 발명의 실시 예에 따른 기판 스트립의 휨 발생 정도를 확인하기 위해서, 기판 스트립(300)이 도시되어 있다. 기판 스트립(300)은 기판 유닛(311)이 형성된 기판 영역(310)과 기판 영역(310)을 둘러싸는 형태로 형성된 더미 영역(320)이 형성될 수 있다. 본 발명의 실시 예에 의하면, 기판 스트립(300)의 좌측에 형성된 더미 영역(320)의 일 측면에만 본 발명의 실시 예에 따른 제1 휨 방지층(331)을 형성할 수 있다. 여기서, 제1 휨 방지층(331)은 구리로 형성될 수 있다.
도4는 도3에 따른 기판 스트립을 이용하여 휨 발생 정도를 시뮬레이션 한 결과를 나타낸 예시도이다.
도4를 참고하면, 도3에서 도시된 기판 스트립(도3의 300)의 고온 상태에서 휨 발생 정도를 시뮬레이션 할 수 있다.
실험은 Moir장비를 이용하여, 최고 245℃에서 기판 스트립(도3의 300)의 휨 정도를 시뮬레이션 한 것이다.
이때, 도4에 도시된 바와 같이, 제1 휨 방지층(도3의 331)이 형성된 기판 스트립(도3의 300)의 좌측면(351, 352)이 제1 휨 방지층(도3의 331)이 형성되지 않은 기판 스트립(도3의 300)의 우측면(341, 342)보다 휨 발생 정도가 적은 것을 확인할 수 있다.
즉, 고온에서 기판 스트립(도3의 300)의 팽창률 보다 구리로 형성된 제1 휨 방지층(도3의 331)의 팽창률이 낮으므로, 제1 휨 방지층(도3의 331)이 형성된 방향으로 휨이 발생할 수 있다. 이때, 기판 스트립(도3의 300)의 하부(342, 352) 쪽으로 휘어지는 현상과 제1 휨 방지층(도3의 331)에 의한 기판 스트립(도3의 300)의 상부(351) 쪽으로 휘어지는 현상의 상호 작용으로, 기판 스트립(도3의 300)의 휨 발생이 억제될 수 있다.
도5는 본 발명의 실시 예에 따른 제1 휨 방지층 및 제2 휨 방지층의 형태를 나타낸 예시도이다.
기판 스트립에 형성되는 제1 휨 방지층 및 제2 휨 방지층의 형상은 도5에 도시된 바와 같이 직사각형, 타원, 다각형 등의 다양한 모양으로 형성될 수 있다. 즉, 제1 휨 방지층 및 제2 휨 방지층은 기판 스트립의 더미 영역 내부에 포함되도록 형성될 수 있다면, 모양 및 크기 등이 한정되지 않는다.
이상 본 발명을 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 기판 스트립이 이에 한정되지 않으며, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100, 210, 300: 기판 스트립 110, 310: 기판 영역
111, 311: 기판 유닛 120, 320: 더미 영역
131, 331: 제1 휨 방지층 132: 제2 휨 방지층
220: 범프 230: 반도체 칩
341, 351: 기판 스트립의 상부 342, 352: 기판 스트립의 하부

Claims (8)

  1. 회로층이 형성된 복수의 기판 유닛을 포함하는 기판 영역;
    상기 기판 영역을 둘러싸는 더미 영역;
    상기 더미 영역의 일 측면에 형성되는 제1 휨 방지층;
    상기 더미 영역의 타 측면에 형성되는 제2 휨 방지층을 포함하는 기판 스트립.
  2. 청구항1에 있어서,
    상기 제1 휨 방지층 및 상기 제2 휨 방지층은 상기 더미 영역의 길이가 짧은 측면인 세로 방향의 일 측면 또는 타 측면에 형성되는 것을 특징으로 하는 기판 스트립.
  3. 청구항1에 있어서,
    상기 제1 휨 방지층 및 상기 제2 휨 방지층은 반도체 칩이 실장되는 상기 기판 영역을 둘러싸는 상기 더미 영역에 형성되는 것을 특징으로 하는 기판 스트립.
  4. 청구항1에 있어서,
    상기 제1 휨 방지층 및 상기 제2 휨 방지층은 동일한 물질로 형성되는 것을 특징으로 하는 기판 스트립.
  5. 청구항1에 있어서,
    상기 제1 휨 방지층, 상기 제2 휨 방지층 및 상기 회로층은 동일한 물질로 형성되는 것을 특징으로 하는 기판 스트립.
  6. 청구항1에 있어서,
    상기 제1 휨 방지층 및 상기 제2 휨 방지층은 구리로 형성되는 것을 특징으로 하는 기판 스트립.
  7. 청구항1에 있어서,
    상기 제1 휨 방지층 및 상기 제2 휨 방지층의 크기는 동일한 것을 특징으로 하는 기판 스트립.
  8. 청구항1에 있어서,
    상기 제1 휨 방지층 및 상기 제2 휨 방지층은 다각형 형상으로 형성되는 것을 특징으로 하는 기판 스트립.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150039045A (ko) * 2013-10-01 2015-04-09 삼성전기주식회사 기판 스트립
US9704815B2 (en) 2015-06-16 2017-07-11 Samsung Electronics Co., Ltd. Package substrate and semiconductor package including the same

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