KR20090089175A - 반도체 패키지용 기판 - Google Patents

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Abstract

본 발명에 따른 반도체 패키지용 기판은, 절연층; 상기 절연층의 일면 상에 형성된 회로 패턴; 상기 절연층의 타면 상에 휨이 방지되도록 형성된 더미 패턴; 및 상기 회로 패턴 및 더미 패턴을 포함한 상기 절연층의 일면 및 타면에 각각 형성된 솔더마스크를 포함한다.

Description

반도체 패키지용 기판{Substrate for semiconductor package}
본 발명은 반도체 패키지용 기판에 관한 것으로서, 보다 상세하게는, 휨 현상을 방지할 수 있는 반도체 패키지용 기판에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다.
예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
상기 패키지의 소형화를 이룬 한 예로서, 볼 그리드 어레이(Ball Grid Array : 이하 BGA) 패키지를 들 수 있다. 상기 BGA 패키지는 전체적인 패키지의 크기가 반도체 칩의 크기와 동일하거나 거의 유사하며, 특히, 외부와의 전기적 접속 수단, 즉, 인쇄회로기판(Printed Circuit Board)에의 실장 수단으로서, 솔더 볼이 구비됨에 따라 실장 면적이 감소되고 있는 추세에 매우 유리하게 적용할 수 있다는 잇점이 있다.
아울러, 최근에는 반도체 칩의 고집적화에 따른 신호/파워 입출력핀의 미세피치를 이루고, 실장 면적을 줄이면서 솔더볼에 의해 외부회로와의 전기적 연결이 이루어져 신호 전달 경로를 줄일 수 있는 장점을 가진 FBGA(Fine pitch Ball Grid Array) 패키지가 많이 사용되고 있다.
한편, 상기 FBGA 패키지를 형성하기 위한 기판은 일면에만 솔더볼과 같은 외부접속단자와 접속 패드 등의 전기적인 연결을 위한 부분들이 구비된다.
상기 일면에만 전기적인 연결 부분들이 형성된 기판은 양쪽면에 전기적인 연결 부분들이 형성된 기판에 비하여 비아홀과 같은 부분이 필요 없어 제작 공정이 간단하고, 이에 따라, 설계 및 제작 시간과 비용이 감소된다.
그러나, FBGA를 형성하기 위한 기판은 일면에만 전기적인 연결을 위한 부분들이 형성되기 때문에 기판에 휨(Warpage)이 발생한다.
도 1은 종래 FBGA 패키지용 기판에 발생하는 휨을 설명하기 위한 도면이다.
도시된 바와 같이, FBGA 패키지용 기판(100)은 중앙부에 윈도우(140)를 갖고, 절연층(110)의 일면에만 금속 패턴(120)이 형성되며, 상기 금속 패턴(120)을 포함한 상기 절연층(110)의 상하면 각각에 형성된 솔더마스크(130)를 포함하여 이루어진다.
그러나, 상기 일면에만 금속 패턴(120)이 형성된 FBGA 패키지용 기판(100)은 반도체 패키지를 형성하기 위한 공정 중 발생하는 열에 의해 휨이 발생한다.
즉, 상기 FBGA 패키지용 기판(100)을 구성하는 상기 절연층(110), 금속 패턴(120) 및 솔더마스크(130)는 각각 다른 열팽창 계수를 가지며, 이에 따라, 상기 기판(100)의 일면에만 금속 패턴(120)이 형성되는 경우, 공정 중 상기 기판(100) 양쪽면에서 발생하는 각 구성 부분의 팽창 및 압축 정도가 달라지게 된다.
따라서, 상기 기판(100)에는 일면 및 타면에서의 팽창 및 압축 정도에 따라 휨이 발생하게 되며, 상기 휨은 반도체 패키지 공정을 어렵게 하고 반도체 패키지의 신뢰성 문제를 유발한다.
본 발명은 휨 현상을 방지할 수 있는 반도체 패키지용 기판을 제공한다.
본 발명에 따른 반도체 패키지용 기판은, 절연층; 상기 절연층의 일면 상에 형성된 회로 패턴; 상기 절연층의 타면 상에 휨이 방지되도록 형성된 더미 패턴; 및 상기 회로 패턴 및 더미 패턴을 포함한 상기 절연층의 일면 및 타면에 각각 형성된 솔더마스크를 포함한다.
상기 더미 패턴은 상기 회로 패턴과 대응하는 열팽창 계수를 갖는 금속으로 이루어진다.
상기 더미 패턴은 상기 회로 패턴과 대응하는 면적을 갖는다.
상기 더미 패턴은 상기 회로 패턴과 대응하는 두께를 갖는다.
상기 더미 패턴은 상기 회로 패턴과 대응하는 형태를 갖는다.
상기 더미 패턴은 상기 회로 패턴과 대응하는 열팽창 계수, 면적, 두께 및 형태 를 갖는다.
상기 더미 패턴은 상기 회로 패턴과 다른 열팽창 계수 및 상기 휨을 보상하도록 다른 면적을 갖는다.
상기 더미 패턴은 상기 회로 패턴과 다른 열팽창 계수 및 상기 휨을 보상하도록 다른 두께를 갖는다.
상기 더미 패턴은 상기 회로 패턴과 다른 열팽창 계수 및 상기 휨을 보상하도록 다른 형태를 갖는다.
상기 더미 패턴은 이격된 다수의 원형 형태 또는 사각형 형태, 바(Bar) 형태를 포함하는 다각형의 형태 중 어느 하나의 형태를 갖거나 이들이 교차된 형태를 갖는다.
본 발명은 일면에만 회로 패턴이 형성된 반도체 패키지용 기판의 타면에 상기 일면에 형성된 회로 패턴의 밀도와 대응하도록 금속으로 이루어진 더미 패턴을 형성하여 열에 의해 휘어지는 물리적 변화량의 균형을 조절함으로써 반도체 패키지용 기판에서 발생하는 휨을 방지한다.
또한, 양쪽면에 전기적으로 연결된 패턴이 형성된 반도체 패키지용 기판과 대비하여 드릴링 공정 등을 진행하지 않으면서 패턴 밀도가 대응하는 효과를 얻을 수 있어 기판의 제작 시간 및 비용을 줄일 수 있다.
아울러, 필요에 따라 더미 패턴의 형태를 다양하게 변화시킬 수 있어 반도체 패키지용 기판에서 발생하는 휨을 최소화할 수 있다.
본 발명은 반도체 패키지의 제조 공정 중 일면에만 회로 패턴이 형성된 반도체 패키지용 기판에서 열에 의해 발생하는 휨을 방지하기 위하여 상기 기판의 타면에 더미 패턴을 형성한다.
즉, 일면에만 회로 패턴이 형성된 반도체 패키지용 기판의 타면에 상기 일면에 형성된 회로 패턴의 밀도와 대응하도록 금속으로 이루어진 더미 패턴을 형성함으로써 열에 의해 휘어지는 물리적 변화량의 균형을 조절함으로써 반도체 패키지용 기판에서 발생하는 휨을 방지한다.
따라서, 양쪽면에 패턴이 형성되도록 반도체 패키지용 기판을 형성함으로써 종래 양쪽면에 전기적으로 연결된 패턴이 형성되도록 반도체 패키지용 기판에 대비하여 전기적 연결을 위한 드릴링 공정 등을 진행하지 않고 더미 패턴 형성 면의 설계 및 공정이 용이하기 때문에 종래 양쪽면에 전기적으로 연결된 패턴이 형성되도록 반도체 패키지용 기판에 비해 제작 시간 및 비용을 줄일 수 있다.
또한, 필요에 따라 더미 패턴의 형태를 다양하게 변화시킬 수 있어 반도체 패키지용 기판에서 발생하는 휨을 최소화할 수 있다.
이하에서는 본 발명의 실시예에 따른 반도체 패키지용 기판을 상세히 설명하도록 한다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 패키지용 기판을 도시한 평면도이고, 도 3은 도 2a 및 도 2b의 A-A'를 절단한 단면도이며, 도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 패키지용 기판의 더미 패턴을 도시한 평면도이다.
도 2a 및 도 2b를 참조하면, 본 발명에 따른 반도체 패키지용 기판(200)은 중앙부에 윈도우(240)가 구비된 절연층(미도시)의 일면에 반도체 칩과의 전기적인 연결을 위한 접속 패드 및 솔더볼과 같은 외부접속단자가 부착되는 회로 패턴(220)이 구비된다.
상기 절연층(미도시)의 타면에는 공정 중 열에 의해 반도체 패키지용 기판(200)의 휨을 방지하기 위하여 상기 회로 패턴(220)과 대칭되는 구조를 가짐과 아울러 상기 회로 패턴(220)과 전기적으로 분리된 더미 패턴(250)이 배치된다.
상기 회로 패턴(220) 및 더미 패턴(250)을 포함한 상기 절연층의 일면 및 타면 상에는 각각 솔더마스크(230)가 형성된다.
자세하게, 도 3에 도시된 바와 같이, 본 발명에 따른 반도체 패키지용 기판(200)은 중앙부에 윈도우(240)를 갖는 절연층(210)과 상기 절연층(210)의 일면 상에 형성된 회로 패턴(220)과 상기 절연층(210)의 타면 상에 형성된 더미 패턴(250) 및 상기 회로 패턴(220)과 더미 패턴(250)을 포함한 상기 절연층(210)의 일면 및 타면에 각각 형성된 솔더마스크(230)를 포함하여 이루어진다.
상기 더미 패턴(250)은 상기 반도체 패키지용 기판(200)을 구성하는 상기 절연층(210), 회로 패턴(220) 및 솔더마스크(230)가 각각 다른 열팽창 계수를 가짐에 따라 발생하는 반도체 패키지용 기판(200)의 휨을 방지하기 위하여 형성한다.
즉, 반도체 패키지용 기판(200)의 타면에 상기 일면에 형성된 회로 패턴(220)과 대응하는 더미 패턴(250)을 형성함으로써 종래 양쪽면에 전기적으로 연결된 패턴이 형성되도록 반도체 패키지용 기판과 유사한 형태를 갖도록 일면 및 타 면에서 발생하는 각 구성 부분의 팽창 및 압축 정도를 유사하게 유지하도록 하여 반도체 패키지용 기판(200)에서 발생하는 휨을 최소화한다.
상기 더미 패턴(250)은 상기 회로 패턴(220)과 대응하도록 동일한 금속 물질로 형성하거나 또는 대응하는 열팽창 계수를 갖는 금속 물질로 형성한다. 아울러, 상기 더미 패턴(250)은, 바람직하게, 상기 회로 패턴(220)과 대응하는 형태를 갖도록 형성하며, 상기 회로 패턴(220)과 다른 형태를 갖더라도 상기 절연층(210)의 타면에서 차지하는 상기 더미 패턴(250)의 면적 및 두께를 상기 회로 패턴(220)과 대응하도록 형성하여 반도체 패키지용 기판(200)에서 발생하는 휨을 방지한다.
상기 더미 패턴(250)은 상기 회로 패턴(220)과 다른 열팽창 계수를 갖는 금속물질로 형성할 수 있으며, 이때, 상기 회로 패턴(220)과 다른 형태를 가지며 면적 및 두께를 갖도록 형성하여 상기 휨을 보상한다.
상기 윈도우(240)를 갖는 반도체 패키지용 기판(200)의 타면 상에 형성된 상기 더미 패턴(250)은, 도 4a 내지 도 4d에 도시된 바와 같이, 이격된 다수의 사각형 형태, 일 방향으로 이격되도록 형성된 바(Bar) 형태, 원형의 형태 및 상호 무질서하게 교차되거나 배열된 구조를 가지며, 솔더마스크(230)에 의해 밀봉된다.
이상에서와 같이, 본 발명은 일면에만 회로 패턴이 형성된 반도체 패키지용 기판의 타면에 상기 일면에 형성된 회로 패턴의 밀도와 대응하도록 금속으로 이루어진 더미 패턴을 형성함으로써 열에 의해 휘어지는 물리적 변화량의 균형을 조절함으로써 반도체 패키지용 기판에서 발생하는 휨을 방지한다.
또한, 양쪽면에 전기적으로 연결된 패턴이 형성된 반도체 패키지용 기판과 대비하여 드릴링 공정 등을 진행하지 않으면서 대응하는 효과를 얻을 수 있어 기판의 제작 시간 및 비용을 줄일 수 있다.
아울러, 필요에 따라 더미 패턴의 형태를 다양하게 변화시킬 수 있어 반도체 패키지용 기판에서 발생하는 휨을 최소화할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래 FBGA 패키지용 기판에 발생하는 휨을 설명하기 위한 도면.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 패키지용 기판을 도시한 평면도.
도 3은 도 2a 및 도 2b의 A-A'를 절단한 단면도.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 패키지용 기판의 더미 패턴을 도시한 평면도.

Claims (10)

  1. 절연층;
    상기 절연층의 일면 상에 형성된 회로 패턴;
    상기 절연층의 타면 상에 휨이 방지되도록 형성된 더미 패턴; 및
    상기 회로 패턴 및 더미 패턴을 포함한 상기 절연층의 일면 및 타면에 각각 형성된 솔더마스크;
    를 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  2. 제 1 항에 있어서,
    상기 더미 패턴은 상기 회로 패턴과 대응하는 열팽창 계수를 갖는 금속으로 이루어진 것을 특징으로 하는 반도체 패키지용 기판.
  3. 제 2 항에 있어서,
    상기 더미 패턴은 상기 회로 패턴과 대응하는 면적을 갖는 것을 특징으로 하는 반도체 패키지용 기판.
  4. 제 2 항에 있어서,
    상기 더미 패턴은 상기 회로 패턴과 대응하는 두께를 갖는 것을 특징으로 하는 반도체 패키지용 기판.
  5. 제 2 항에 있어서,
    상기 더미 패턴은 상기 회로 패턴과 대응하는 형태를 갖는 것을 특징으로 하는 반도체 패키지용 기판.
  6. 제 1 항에 있어서,
    상기 더미 패턴은 상기 회로 패턴과 대응하는 열팽창 계수, 면적, 두께 및 형태 를 갖는 것을 특징으로 하는 반도체 패키지용 기판.
  7. 제 1 항에 있어서,
    상기 더미 패턴은 상기 회로 패턴과 다른 열팽창 계수 및 상기 휨을 보상하도록 다른 면적을 갖는 것을 특징으로 하는 반도체 패키지용 기판.
  8. 제 1 항에 있어서,
    상기 더미 패턴은 상기 회로 패턴과 다른 열팽창 계수 및 상기 휨을 보상하도록 다른 두께를 갖는 것을 특징으로 하는 반도체 패키지용 기판.
  9. 제 1 항에 있어서,
    상기 더미 패턴은 상기 회로 패턴과 다른 열팽창 계수 및 상기 휨을 보상하도록 다른 형태를 갖는 것을 특징으로 하는 반도체 패키지용 기판.
  10. 제 1 항에 있어서,
    상기 더미 패턴은 이격된 다수의 원형 형태 또는 사각형 형태, 바(Bar) 형태를 포함하는 다각형의 형태 중 어느 하나의 형태를 갖거나 이들이 교차된 형태를 갖는 것을 특징으로 하는 반도체 패키지용 기판.
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