JP2007067129A

JP2007067129A - 半導体装置の実装構造

Info

Publication number: JP2007067129A
Application number: JP2005250512A
Authority: JP
Inventors: Takehiro Suzuki; 岳洋鈴木
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2005-08-31
Filing date: 2005-08-31
Publication date: 2007-03-15

Abstract

【課題】はんだボールを介したマウント工程およびリフロー工程における半導体装置の反りによる接続不良を回避する。
【解決手段】はんだボール４を介して半導体装置１をマザー基板８にマウントする工程で、半導体装置１の反りを相殺するために、端部の半導体装置側ランド５のレジスト開口径Ｄａを中央より小さくすることで、端部のはんだボール４の高さを中央部より増大させる。また、はんだのリフロー工程では、半導体装置１の中央部がマザー基板８から浮き上がるのを相殺するために、マザー基板８の中央部に配設された基板側ランド９のレジスト開口径Ｄｂを端部より縮小する。
【選択図】図１

Description

本発明は、はんだによって半導体装置をマザー基板に実装した半導体装置の実装構造に関するものである。

近年、デジタルカメラ、デジタルビデオカメラを初めデジタル機器の軽薄短小化が進み、より省スペースに各部品を実装するために、より高密度実装が可能な様々な半導体装置が使用されている。半導体装置としては、ＣＳＰ(Chip Size Package )、ＢＧＡ(Ball Grid Array )が採用される傾向にある。ＣＳＰとはチップサイズと同等あるいは僅かに大きいパッケージの総称であり、ＢＧＡは外部接続端子にはんだボールを用いている半導体装置である。

一般的なＢＧＡによる半導体装置１０１は、図５の（ａ）に示す構成を有する。すなわち、板状の配線基板１０２上に半導体素子１０３を接着剤等で固定し、例えば、半導体素子１０３上のＡｌパッド１０３ａと配線基板１０２上のＡｕパッド１０３ｂをＡｕワイヤー１０３ｃにより接続する。もしくは、図６の（ａ）に示すように、半導体素子１０３上のＡｕバンプ１０３ｄと配線基板１０２上のＡｕパッド１０３ｂを熱圧着方式、超音波接続方式等により接続する。

Ａｕワイヤー１０３ｃにて接続される半導体素子１０３においては、半導体素子１０３上がエポキシ系の樹脂１０７で覆われているものが一般的である。熱圧着方式等で半導体素子１０３上のＡｕバンプ103dと配線基板１０２上のＡｕパッド103bを接続するものは（図６参照）、アンダーフィルと呼ばれる樹脂１０７ａを配線基板１０２と半導体素子１０３の隙間に流し込み硬化させて半導体素子１０３の表面を覆う。

そして、Ａｕワイヤー１０３ｃにて半導体素子１０３を接続する半導体装置においても、半導体素子１０３が接着された箇所の反対面には、主に外部接続端子としてのはんだボール１０４が形成されている。同様に、熱圧着方式等で半導体素子１０３上のＡｕバンプ１０３ｄと配線基板１０２上のＡｕパッド１０３ｂを接続する半導体装置においても、半導体素子１０３が接着された箇所の反対面には、主に外部接続端子としてのはんだボール１０４が形成されている。

なお、本明細書において半導体装置とは、Ｓｉ等で形成された半導体の動作を行う一般的に半導体チップと呼ばれている半導体素子に、外部接続用端子であるはんだボール等を形成させたもので半導体パッケージとも呼ばれる。そして、半導体装置１０１のはんだボール１０４とマザー基板（マザーボード）上のＡｕパッドをリフロー方式等により接合する。

近年の、さらなる高密度化、省スペース化の要望により、外部接続端子のはんだボールピッチは現状主流である０．６５ｍｍＰ、０．５ｍｍＰから、０．４ｍｍＰ、０．３ｍｍＰ、へと移行しつつある。

そして、より一層、実装スペースが削減できる３次元実装が注目されてきている。この３次元実装には大別して以下の２種類の方式がある。

１つは、特許文献１に開示されたように、ＣＳＰ、ＢＧＡ等の半導体装置内に、半導体素子を２段、３段と重ねているものである。これは、図５の（ｂ）に示すように、一般的に複数の半導体素子１０３、１１３と配線基板１０２をＡｕワイヤー１０３ｃ、１０３ｆにて接続する。あるいは、図６の（ｂ）に示すように、配線基板１０２に最も近い半導体素子１０３は配線基板１０２上のＡｕパッド１０３ｂを用いて熱圧着方式等により接続する。そしてそれより上方に重ねる半導体素子１１３に関しては、Ａｕワイヤー１０３ｆにて接続する。

もう一方は、半導体装置同士をインターポーザーと呼ばれる配線基板を介して積層した半導体装置である。これは、半導体素子を配線基板に接続した１つの半導体装置上に、さらに、配線基板を介して半導体パッケージ等を接続していく方法であり、一般に積層型半導体装置と呼ばれる。

図７は、２段の積層型半導体装置をマザー基板２０８に実装した構成を示す。上段の半導体装置２１１がはんだボール２０４ｃを外部接続端子として、インターポーザー２１２と接続されている。

まず、インターポーザー２１２上の外部接続端子に印刷方式にてはんだペーストを印刷し、その後、半導体装置２１１を、インターポーザー２１２上の外部接続端子に位置合わせ後マウントし、リフロー方式により接続する。その下に、半導体素子２０３を熱圧着方式等でAuバンプと配線基板２０２上のAuパッドをフリップチップ接続した半導体装置２０１を、半導体素子２０３が形成されている側のインターポーザー接続用のはんだボール204bにてインターポーザー２１２と接続している。

この接続も上記と同様にはんだペースト印刷後、マウントしリフロー方式にて接続する。これで、積層型半導体装置は完成する。

そして、図７の（ｃ）に示すように、最下部にあるはんだボール２０４ａとマザー基板２０８をリフロー方式等により接続する。半導体装置２０１、２１１は熱印加により、作製、接合が行われるため、構成材料の熱膨張係数の違いにより反りが発生することが確認されている。

前述のＢＧＡ、ＣＳＰ等の半導体装置においては、上反り、下反りの両方の反り方向が確認されている。また、図７に示すような積層型半導体装置においては、その複雑な構造により、上反り、下反りの他にＷ型に反ることも確認されている。そして、このような反りの発生により、はんだの接合不良等の不具合が発生する可能性がある。
特開２０００−１８８３６９号公報

従来の半導体装置の実装構造においては以下のような未解決の課題がある。

（１）半導体装置の反りによるマウント時の接触不良
図８の（ａ）に示すように、一般的なＢＧＡ、ＣＳＰタイプの半導体装置１０１は、ガラスエポキシ等で構成されている配線基板１０２の一方の面に半導体素子１０３が搭載され、表面は樹脂１０７で覆われている。配線基板１０２の他方の面には、外部接続端子であるはんだボール１０４が形成されている。半導体素子１０３と配線基板１０２はＡｕワイヤーによる接合、Ａｕバンプによる接合等が実施されているが、説明を簡単にするために省略する。

半導体装置１０１は、各材料の熱膨張係数の違いから図８の（ｂ）に示すように、上方向、または、下方向に反ることが多々ある。ここで、主な構成材料の熱膨張係数は、シリコン：３〜４ｐｐｍ／℃、樹脂：８〜１０ｐｐｍ／℃、配線基板：１５〜２０ｐｐｍ／℃である。

これらの値により、例えば、半導体装置１０１の端部が上側に反るような場合、中心から離れるにつれ、はんだボール１０４の高さは上方に移動し、平坦性を失うこととなる。

これにより、中心部のはんだボール１０４と端部のはんだボール１０４では、最下面からの距離の差ΔＤが発生する。逆に、半導体装置の中心部が上側に反るような場合中心部のはんだボールの高さが上方に移動することとなる。

その結果、半導体装置１０１をマザー基板１０８にマウントする際、図８の（ｃ）に示すように、半導体装置１０１の端部が上側に反るような場合は、端部のはんだボール１０４がマザー基板１０８のランドに接触しないこととなる。逆に、半導体装置の中心部が上側に反るような場合は中心部のはんだボールがマザー基板のランドに接触しなくなる。

また、図９の（ａ）に示すような積層型半導体装置においては、その複雑な積層状態により、中心部と端部が上側に反りＷ型になることが確認されている。これは、前述のように、半導体素子２１１をインターポーザー２１２に実装し、その後、半導体装置２０１をインターポーザー２１２の半導体素子２１１が実装された側とは反対側に実装し、積層型半導体装置としたものである。従って、図９の（ｂ）に示すようにマザー基板２０８にマウントすると、中心部のはんだボール２０４ａと端部のはんだボール２０４ａがマザー基板２０８に接触しにくくなる。このように半導体装置のはんだボール２０４ａがマザー基板２０８のランドに接触していないと、リフロー時に接合されず接合不良が発生する可能性がある。

以上の反りは、半導体装置が完成した時既に発生しているものである。これらの反りに関しては、前述したように各部材の熱膨張係数の違いにより発生するが、図７の配線基板１０２や図８のインターポーザー２１２が薄くなることによりさらに顕著に表れる。

今後、半導体装置のさらなる薄型化が加速すると、反り量は増加し、加えて、接合ピッチのファイン化によりさらに接合不良は増加する可能性がある。これらの接合不良を回避するためには、マウント時に半導体装置のはんだボールとマザー基板のランドが接触している必要がある。

（２）リフロー時の熱印加により発生する反りによる接合不良
上述したように、半導体装置はその構成部材の熱膨張係数の相異により、また、構成部材の薄型により製造時に既に反りが発生している。そして、その反り方向は、リフロー時の熱により、熱印加の前と比較して逆方向に反る場合があることが確認されている。

例えば図８に示す半導体装置１０１においては、マウント時、つまり、リフロー前には上反りであったものが、図１０に示すように、リフロー時の２００℃近辺の温度ではやや下反りになる場合があることが確認されている。この挙動により、半導体装置１０１の中心部のはんだボール１０４は、マザー基板１０８と接合不良を起こす可能性がある。

また、図９に示す積層型半導体装置の場合では、マウント時にＷ型となっていたものが、図１１に示すように、リフロー時の２００℃近辺の温度では中心部が下側になるように上反りとなることが確認されている。この反りにより、積層型半導体装置は上側に反る箇所、つまり、端部のはんだボール２０４ａに接合不良が発生する可能性がある。これらの接合不良を回避するためには、リフロー時に半導体装置のはんだボールとマザー基板のランドが接触している必要がある。

本発明は、上記従来の技術の有する未解決の課題に鑑みてなされたものであり、マウント時の接触不良とリフロー時の接合不良を効率的に回避することのできる半導体装置の実装構造を提供することを目的とするものである。

以下に解決する手段を示す。

本発明の半導体装置の実装構造は、半導体素子を搭載し、外部接続面に複数の半導体装置側ランドを有する半導体装置と、前記複数の半導体装置側ランドにそれぞれ対向する複数の基板側ランドを有し、ランド間にはんだを介して前記半導体装置を実装するマザー基板と、を備えており、前記半導体装置の反りに対応する前記外部接続面の第１の部位における各半導体装置側ランドのはんだ接合面積が、対向する各基板側ランドのはんだ接合面積より小であり、前記外部接続面の第２の部位における各半導体装置側ランドのはんだ接合面積が、対向する各基板側ランドのはんだ接合面積より大であることを特徴とする。

上記構成によれば、半導体装置の反りが原因となるマウント時の接触不良と、半導体装置の熱変形が原因となるリフロー時の接合不良の双方を効率的に回避することが可能となる。

本発明の実施の形態を図面に基づいて説明する。

図１ないし図４は一実施例を示す。図１の（ａ）に示すように、半導体装置１は、両面に配線パターンが形成されたガラスエポキシ樹脂等からなる配線基板２を有し、その一方の面に半導体素子３が実装されている。配線基板２の他方の面（外部接続面）には、外部接続端子であるはんだボール４と電気的接続を行うための複数の半導体装置側ランド５が形成され、各半導体装置側ランド５はソルダーレジスト６ａにより一部覆われている。

半導体素子３はエポキシ系の樹脂７により覆われており、マザー基板８の表面は一部を除きソルダーレジスト６ｂによって覆われている。半導体装置１を、はんだボール４を介して、マザー基板８のソルダーレジスト６ｂから露出する基板側ランド９と接続することで、半導体装置１をマザー基板８に実装した実装構造が得られる。なお、半導体装置１とマザー基板８は主にリフロー方式によりはんだ接合される。

図１の（ｂ）に示すように、各半導体装置側ランド５のはんだ接合面を形成するレジスト開口径Ｄａと、各基板側ランド９のはんだ接合面を形成するレジスト開口径Ｄｂとは、一方が大で、他方が小となる大小の組み合わせになっている。例えば、半導体装置１の配線基板２の端部においては、半導体装置側ランド５のレジスト開口径Ｄａが小さく、基板側ランド９のレジスト開口径Ｄｂが大きい。逆に中央部においては半導体装置側ランド５のレジスト開口径Ｄａが大きくて、基板側ランド９のレジスト開口径Ｄｂが小さく設定されている。

半導体装置１がマザー基板８が接合される前の状態で、配線基板２、半導体素子３、樹脂７の熱膨張係数の違いによって上側、または下側に反ることが確認されている。

例えば、図２の（ａ）に示すように半導体装置１が下側に凸に反ると、はんだボール４が、半導体装置１の端部では、中心部と比較して２０〜３０μｍ上方に反り上がってしまう。そこで、図２の（ｂ）に示すように、半導体装置側ランド５を露出するレジスト開口径Ｄａを一つの半導体装置内で数サイズ設け、端部ではＤａ１（小）、中央部ではＤａ２（大）とする。これによって、はんだボール４の高さにΔＨの差を設けることで、半導体装置１の反りを相殺させて、接触不良を防ぐ。そして、図３に示すように、マザー基板８の基板側ランド９のレジスト開口径Ｄｂは、中央部で小、端部で大とする。

例えば、半導体装置の中央部においては、ランドサイズをφ０．３ｍｍとして、レジスト開口径をφ０．２８ｍｍとする。このサイズでは、はんだボールと半導体装置側ランドの接合面積（はんだ接合面積）は０．０６ｍｍ²となり、低いはんだボールが形成される。一方半導体装置の端部においては、半導体装置側のランドサイズはφ０．３ｍｍと同等であるが、レジスト開口径をφ０．２ｍｍと縮小する。これによって、はんだボールと半導体装置側ランドの接合面積は０．０３ｍｍ²となり、レジスト開口径φ０．２８ｍｍの端部と比較して高いはんだボールが形成される。

図４の（ａ）は、０．５ｍｍＰのＣＳＰ型の半導体装置１の外部接続面全体を平面で示す。レジスト開口径Ｄａがφ０．３ｍｍで均一に形成されているものに対し、中心部より端部の方が上に反り上がる場合には、半導体装置側ランド５のレジスト開口径Ｄａをφ０．２８〜φ０．１８ｍｍの範囲で中心部から端部に向かって除々に減少させていく。

すなわち、はんだボール４と接合させる半導体装置側ランド５のはんだ接合面積は中心部が０．０６ｍｍ²で、端部に行くにつれ除々に減少し、端部では０．０２５ｍｍ²にする。半導体装置側ランド５のレジスト開口径Ｄａが小さくなれば、はんだボール４とのはんだ接合面積が減少する。従って、同サイズのはんだボールを使用していれば、半導体装置１からのはんだボール４の高さは端部に向かって除々に高くなり、上側に反っている端部の反りと相殺する。その結果、全体的に平坦となり、マウント時の接触不良が回避できる。

平坦度を保つためにはんだボールのサイズを変更する方法に比べて、同一径のはんだボールを使用できるという点で、コスト的にも非常に有利である。

積層型半導体装置においては、前述のようにＷ型に反ることが確認されており、その反り量は６０〜８０μｍとなることが確認されている。このような反り形状においては、中心部と端部のレジスト開口径を小さくし、中心部、端部からそれぞれ除々に大きくして最も下側に反っている箇所のレジスト開口径を最大とすることで、マウント時の接触不良を回避できる。なお、積層型半導体装置においては、その反り量が大きいためレジスト開口サイズの大小差を大きくする必要がある。

このように、ランド部におけるレジスト開口径を中心部より端部にかけて除々に縮小させたり、下側に反っている箇所のレジスト開口径を大きくすることで、半導体装置のはんだ接合部の平坦性を向上させることによりマウント時の接触不良を回避する。

半導体装置１をマザー基板８へマウント後に、リフロー方式等によってはんだ接合する際には、リフロー時の加熱によって、半導体装置１はマウント時に反っていた方向と逆方向に反る場合がある。詳しく説明すると、半導体装置製造においては、樹脂封止、ダイボンド等熱印加を行う工程が多々ある。その工程において、半導体装置１の構成材料の物性（主として熱膨張係数）により、半導体装置１は作製完了時に既に上方向、または下方向に反っている。

そして、その反った半導体装置１はマザー基板８とのリフロー方式等による接合時に２００℃以上の熱を印加される。それにより、ガラス転移温度を越えること、軟化すること、残留応力が開放されること等により、反りが軽減され、場合によっては逆方向に反ることが判明している。

この挙動によると、半導体装置１のレジスト開口径Ｄａを中心部から端部にかけて、除々に縮小して、はんだボール４の取り付け高さを反り形状に合わせて調整したにも係わらず、半導体装置１の中心部のはんだボール４が上方にいってしまう。その結果、マザー基板８との接合不備が発生する可能性がある。そこで、基板側ランド９のレジスト開口径Ｄｂを、相対する半導体装置側ランド５のレジスト開口径Ｄａとは大小逆になるように設定する。

すなわち、半導体装置１のレジスト開口径Ｄａが中心部より端部にかけて縮小する場合は、図３および図４の（ｂ）に示すように、マザー基板８の半導体装置１に相対するレジスト開口径Ｄｂを中心部から端部にかけて増大させる。

逆に半導体装置のレジスト開口径が中心部より端部にかけて増大させるのであれば、マザー基板の半導体装置に相対するレジスト開口径は中心部から端部にかけて縮小させていく。

さらに、積層型半導体装置はＷ型からリフロー時に下に凸に反ることが確認されているため、マザー基板の中心部のレジスト開口径を縮小し、端部を拡大する。

以上のように、半導体装置、マザー基板のレジスト開口径を調整することにより、マウント時の接触不良、リフロー時の接合不良の双方を効果的に回避することが可能となる。

半導体装置、マザー基板のレジスト開口径を個々に変更するのではなく、組み合わせて変更することにより、マウント時、リフロー時の不具合を両方回避し、高品質でしかも安価な半導体装置の実装構造を実現できる。

一実施例を示すもので、（ａ）はその全体を示す模式断面図、（ｂ）は（ａ）の破線Ａで示す範囲を拡大して示す拡大部分断面図である。実装前の半導体装置を説明する図である。実装前のマザー基板を示す模式断面図である。半導体装置とマザー基板のレジスト開口径を説明する平面図である。一従来例による単層型の半導体装置を説明する図である。別の単層型の半導体装置を説明する図である。積層型の半導体装置を説明する図である。単層型の従来例によるマウント時のトラブルを説明する図である。積層型の従来例によるマウント時のトラブルを説明する図である。図８の従来例のリフロー時のトラブルを説明する図である。図９の従来例のリフロー時のトラブルを説明する図である。

符号の説明

１半導体装置
２配線基板
３半導体素子
４はんだボール
５半導体装置側ランド
６ａ、６ｂソルダーレジスト
７樹脂
８マザー基板
９基板側ランド

Claims

半導体素子を搭載し、外部接続面に複数の半導体装置側ランドを有する半導体装置と、前記複数の半導体装置側ランドにそれぞれ対向する複数の基板側ランドを有し、ランド間にはんだを介して前記半導体装置を実装するマザー基板と、を備えており、前記半導体装置の反りに対応する前記外部接続面の第１の部位における各半導体装置側ランドのはんだ接合面積が、対向する各基板側ランドのはんだ接合面積より小であり、前記外部接続面の第２の部位における各半導体装置側ランドのはんだ接合面積が、対向する各基板側ランドのはんだ接合面積より大であることを特徴とする半導体装置の実装構造。
各半導体装置側ランドのはんだ接合面積が、前記半導体装置の中心部から端部に向かって除々に縮小することを特徴とする請求項１記載の半導体装置の実装構造。
各基板側ランドのはんだ接合面積が、前記マザー基板の中心部から端部に向かって除々に増大することを特徴とする請求項２記載の半導体装置の実装構造。
各半導体装置側ランドのはんだ接合面積が、前記半導体装置の端部から中心部に向かって除々に変化することを特徴とする請求項１記載の半導体装置の実装構造。
各基板側ランドのはんだ接合面積が、前記マザー基板の中心部から端部に向かって除々に変化することを特徴とする請求項４記載の半導体装置の実装構造。