JP2011171427A - 積層型半導体装置 - Google Patents

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Abstract

【課題】積層される２つの半導体装置間の接合性を損なうことなく、接続不良を回避する。
【解決手段】積層型半導体装置５０は、第１の配線基板１に形成された複数の第１の電極４ｂ，４ｃ，４ｄ，４ｅと、各第１の電極４ｂ，４ｃ，４ｄ，４ｅに形成され、柱状に突出する複数の突出電極５ｂ，５ｃ，５ｄ，５ｅと、を備えている。また、積層型半導体装置５０は、第２の配線基板２１に形成された複数の第２の電極２４ｂ，２４ｃ，２４ｄ，２４ｅと、同一のはんだ量で形成された複数のはんだ電極２５ｂ，２５ｃ，２５ｄ，２５ｅと、を備えている。各突出電極５ｂ，５ｃ，５ｄ，５ｅは、はんだ電極２５ｂ，２５ｃ，２５ｄ，２５ｅよりも高融点材料で形成され、且つ第１の電極とはんだ電極との離間距離が大きいほど、高さが高く設定されている。
【選択図】図１

Description

本発明は、それぞれ半導体素子を搭載した半導体装置が２層以上積み重ねられて三次元的に実装された積層型半導体装置に関するものである。
近年、デジタルカメラ、デジタルビデオカメラを初めデジタル機器の軽薄短小化が進み、より省スペースに各部品を実装するために、より高密度実装が可能な半導体装置が使用されている。また、より一層、実装スペースが削減できる三次元実装が注目されてきている。半導体装置としては、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等の半導体パッケージが採用される傾向にある。ＣＳＰとはチップサイズと同等あるいは僅かに大きいパッケージの総称であり、ＢＧＡは電極にはんだボールを用いている半導体パッケージである。この三次元実装には大別して以下の２種類の方式がある。一方は、ＣＳＰ、ＢＧＡ等の半導体パッケージ内に、半導体素子を２段、３段と重ねているものであり、他方は、複数の半導体パッケージを積層した積層型半導体装置である。積層型半導体装置では、半導体素子を配線基板に接続した１つの半導体パッケージ上に、さらに、別の半導体パッケージを接続していく方法で形成されている。半導体パッケージ同士を接合させる際には、上側の半導体パッケージの配線基板の電極にはんだペースト等を転写させ、その後、下側の半導体パッケージの配線基板の電極と位置合わせして搭載し、リフロー等により熱印加を行い接合させる加熱処理を行う。しかし、これらの半導体パッケージは異種材料により形成されているため、加熱処理により反りが発生する。この反りが、マザー基板との接合不良、又は半導体パッケージ同士の接合不良を発生させる原因となっている。
そこで、半導体パッケージの配線基板の反りが原因で発生する接合不良を回避する方法が提案されている（特許文献１，２参照）。特許文献１では、配線基板の反り形状に応じてはんだバンプの体積を異ならせている。また、特許文献２では、まず、２枚の配線基板のうち、下側の配線基板のランド上に導電性ペーストを印刷する。次に、導電性ペーストが印刷された半導体パッケージの配線基板に、はんだボールが形成された半導体パッケージをマウントする。次に、リフロー処理を行うことにより、導電性ペースト及びはんだボールを溶融させ、上下一対の配線基板の電極同士を接合させている。
特開２００１−８５５５８号公報 特開２００４−２８９００２号公報
ところで、上述したはんだバンプの体積を異ならせた半導体装置では、接合に必要なはんだの量を減らすことはできないので、配線基板の反り量の大きい部分で、はんだバンプのはんだ量を増大させる必要がある。しかし、はんだバンプのはんだ量を多くすると、加熱処理を施した際にはんだバンプ同士でブリッジが生じ、接続不良が起る可能性が高くなる。
また、上述した導電性ペーストを印刷して形成される半導体装置では、加熱処理によりはんだボールと導電性ペーストとが溶融し混ざり合ってバンプが形成されることとなる。しかし、はんだボール及び導電性ペーストが加熱により溶融するので、バンプを形成する溶融金属の容量が増大することとなり、隣り合う電極間でブリッジが生じてしまうなど、接続不良が発生する問題がある。特に、配線基板の反り量の大きい部分では、導電性ペーストの量を増加させなければならず、溶融する金属の量が多くなり、ブリッジが生じやすく、接続不良が起る可能性が高くなる。
そこで、本発明は、積層される２つの半導体装置間の接合性を損なうことなく、接続不良を回避できる積層型半導体装置を提供することを目的とするものである。
本発明は、第１の配線基板に半導体素子が配置された第１の半導体装置と、第２の配線基板に半導体素子が配置された第２の半導体装置と、を備え、前記第１の半導体装置及び前記第２の半導体装置が積層配置された積層型半導体装置において、前記第１の配線基板に形成された複数の第１の電極と、前記第２の配線基板に形成された複数の第２の電極と、前記各第１の電極に形成され、柱状に突出する複数の突出電極と、前記各突出電極と前記各第２の電極とを接続し、同一のはんだ量で形成された複数のはんだ電極と、を備え、前記各突出電極は、前記はんだ電極よりも高融点材料で形成され、且つ前記第１の電極と前記はんだ電極との離間距離が大きいほど、高さが高く設定されていることを特徴とするものである。
本発明によれば、第１の電極と第２の電極との離間距離が大きいほど、突出電極の高さが高くなるので、各はんだ電極のはんだ量を同一としても、接合性を損なうことなく、配線基板同士を接合することが可能である。また、はんだ電極のはんだ量が同一であるので、隣接するはんだ電極同士のブリッジが生じる可能性が低減し、接続不良を回避することができる。
本発明の第１実施形態に係る積層型半導体装置の概略構成を示す説明図であり、（ａ）は、積層型半導体装置の加熱処理後の状態を示す図、（ｂ）は、積層型半導体装置の加熱処理前の状態を示す図である。 各半導体装置を加熱処理した場合の各配線基板の反り量を示す説明図である。 第１の半導体装置における突出電極近傍の断面を示す部分拡大図である。 本発明の第２実施形態に係る積層型半導体装置の概略構成を示す説明図である。
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
［第１実施形態］
図１は、本発明の第１実施形態に係る積層型半導体装置の概略構成を示す説明図である。図１（ａ）は、積層型半導体装置の加熱処理後の状態を示す図であり、図１（ｂ）は、積層型半導体装置の加熱処理前の状態を示す図である。図１（ａ）に示す積層型半導体装置５０は、第１の半導体装置１０と、第１の半導体装置１０上に積層配置される第２の半導体装置２０とを備えて構成されている。
第１の半導体装置１０は、インターポーザである第１の配線基板１と、第１の配線基板１に搭載された第１の半導体素子２と、を有する半導体パッケージである。なお、第１の配線基板１において、第１の半導体素子２が搭載されている側を表面、その反対側を裏面とすると、裏面には、複数のはんだボール３が設けられており、不図示のマザーボード等に接続可能に構成されている。第１の配線基板１の表面には、第１の半導体素子２を囲うように、複数の第１の電極４（４ａ，４ｂ，４ｃ，４ｄ，４ｅ）が格子状に形成されている。各第１の電極４は平板状の電極パッドであり、その面積が同一に設定されている。具体的には、各電極４は、円板形状の電極であり、その径が同一に設定されている。ここで、第１の電極４ａは、第１の配線基板１の最外周部に配置されており、第１の電極４ｂ，４ｃ，４ｄ，４ｅは、第１の配線基板１における第１の電極４ａの内側に中央部に向かって順次配置されている。なお、同一とは、公差の範囲内で同一の場合を含んでいるものであり、以下の説明においても同様である。
第２の半導体装置２０は、インターポーザである第２の配線基板２１と、第２の配線基板２１に搭載された第２の半導体素子２２と、第２の半導体素子２２を覆うモールド樹脂２３と、を有する半導体パッケージである。第２の半導体素子２２と第２の配線基板２１とは、ワイヤーボンディングにより接合されている。
第２の配線基板２１において、第２の半導体素子２２が搭載されている側を表面、その反対側を裏面とすると、裏面には、第１の半導体装置１０の各電極４に相対する複数の第２の電極２４（２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ）が形成されている。各第２の電極２４は平板状の電極パッドであり、同一の面積に設定されている。具体的には、各電極２４は円板形状であり、同一の径に設定されている。ここで、第２の電極２４ａは、第２の配線基板２１の外周部に配置されており、第２の電極２４ｂ，２４ｃ，２４ｄ，２４ｅは、第２の配線基板２１における第２の電極２４ａの内側に中央部に向かって順次配置されている。
各第２の電極２４には、それぞれはんだ電極２５（２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ）が設けられている。各はんだ電極２５は、ボール状に形成されており、はんだ量が同一に設定されている。なお、各配線基板１，２１のサイズは、例えば１２ｍｍ□〜１４ｍｍ□とし、第１の半導体素子２のサイズは、例えば６ｍｍ□〜８ｍｍ□である。
ところで、各配線基板１，２１は、加熱処理を施してはんだ接合を行う前は、図１（ｂ）に示すように、反りのない状態であるが、はんだ接合をするために加熱処理を施すと、図１（ａ）に示すように、反りが発生する。本第１実施形態では、はんだが溶融する２２０℃では、第１の配線基板１が下に凸（上に凹）形状に熱変形し、第２の配線基板２１が上に凸（下に凹）形状に熱変形する場合について説明する。つまり、第１の電極４と第２の電極２４との離間距離が配線基板１，２１の外周部から中央部に向かって大きくなるように、各配線基板１，２１が加熱処理により変形する場合について説明する。ここで、各配線基板１，２１の反り量は、予め実験等により分っている。
本第１実施形態では、第１の半導体装置１０は、各第１の電極４（４ｂ，４ｃ，４ｄ，４ｅ）上に形成され、柱状に突出する複数の突出電極５（５ｂ，５ｃ，５ｄ，５ｅ）を有している。各突出電極５は、はんだ電極２５よりも高融点で溶融する高融点材料（例えばＣｕ（融点：１０８３℃）等）で形成されている。また、各突出電極５の太さ（径）は、第１の電極４と同一に設定されている。各突出電極５の高さは、各配線基板１，２１が熱変形した際に、はんだ電極２５の先端と突出電極５の先端とが接触するように設定されている。つまり、各突出電極５は、第１の電極４とはんだ電極２５との離間距離が大きいほど、高さが高く設定されている。ここで、突出電極５の高さとは、突出電極５のはんだ電極２５側（第２の電極２４側）への突出量である。また、各突出電極５は、図１（ｂ）に示すように、第１の配線基板１の熱変形前において、第１の配線基板１に対して垂直に形成されている。そして、各突出電極５の高さは、第２の配線基板２１の外周部から中央部に向かって高くなるように設定されている。
本第１実施形態では、第２の配線基板２１の外周部に位置する第２の電極２４ａと第１の配線基板１の第１の電極４ａとがはんだ電極２５ａで直接接続されている。そして、それより内側の第２電極２４ｂ，２４ｃ，２４ｄ，２４ｅと第１の電極４ｂ，４ｃ，４ｄ，４ｅとが突出電極５ｂ，５ｃ，５ｄ，５ｅを介してはんだ電極２５ｂ，２５ｃ，２５ｄ，２５ｅで接続されている。つまり、離間距離が最小値となる位置に対応する第１の電極４ａ以外の各第１の電極４ｂ〜４ｅに各突出電極５ｂ〜５ｅが設けられている。なお、本第１実施形態では、第１の電極４ａに突出電極が設けられていないが、突出電極が設けられていてもよい。
以下各突出電極５の高さの設定方法について具体的に説明する。図２には、各半導体装置１０，２０を加熱処理した場合の各配線基板の反り量を示している。まず、第１の半導体装置１０、第２の半導体装置２０をそれぞれ、熱印加しながら各温度での反り量を計測する（測定装置名：コアーズ社製 ｃｏｒｅ９０３０ｂ）。図２に示すように、第１の半導体装置１０の第１の配線基板１は２２０℃付近では下に凸状に反り、第２の半導体装置２０の第２の配線基板２１は２２０℃付近では上に凸状に反る。
この状態で、第１の半導体装置１０の配線基板１の外周部の第１の電極４ａの先端を基準に、それ以外の第１の電極４ｂ，４ｃ，４ｄ，４ｅの先端の高低差を測定する。これら高低差を、それぞれｄｂ，ｄｃ，ｄｄ，ｄｅとする。同様に、第２の半導体装置２０の配線基板２１の外周部のはんだ電極２５ａの先端を基準に、それ以外のはんだ電極２５ｂ，２５ｃ，２５ｄ，２５ｅの先端の高低差を測定する。これらの高低差を、それぞれＤｂ，Ｄｃ，Ｄｄ，Ｄｅとする。これら配線基板１，２１の反り量から算出したそれぞれの高低差の和、つまり、ｄｂ+Ｄｂ，ｄｃ+Ｄｃ，ｄｄ+Ｄｄ，ｄｅ+Ｄｅが第１の電極４ｂ〜４ｅとはんだ電極２５ｂ〜２５ｅとの離間距離である。したがって、本第１実施形態では、各突出電極５ｂ〜５ｅの高さを算出した離間距離と同一の値に設定している。例えば、突出電極５ｂ〜５ｅの高さｄｂ+Ｄｂ，ｄｃ+Ｄｃ，ｄｄ+Ｄｄ，ｄｅ+Ｄｅは、それぞれ２０μｍ程度，３０μｍ程度，４０μｍ程度，５０μｍ程度であり、算出した離間距離に応じて徐々に変化させている。これら値は、各配線基板１，２１のサイズ、第１の半導体素子２のサイズを考慮した値である。なお、各突出電極５は、第１の電極４上に多段メッキ等で積み上げて形成される。
次に、積層型半導体装置５０の製造工程について説明する。まず、図１（ｂ）に示すように、第２の半導体装置２０のはんだ電極２５にはんだペースト１３を転写させて、第１の半導体装置１０上に載置する。この際、高融点材料からなる突出電極５が設置されているので、載置時は第２の半導体装置２０のはんだ電極５（５ｅ）が第１の半導体装置１０の最内周部の突出電極５ｅにのみ接触することとなる。
ここで、図３に示すように、突出電極５の先端５Ａは、はんだ電極２５が嵌る凹状に形成されている。この突出電極５の先端５Ａは、はんだ電極２５の円弧の曲率半径と同等以上の値をもった凹状であって、はんだ電極２５が嵌り込むように加工されている。これにより、第２の半導体装置２０は第１の半導体装置１０上に安定して位置決めされ、はんだ接続前にはんだ電極２５が突出電極５から滑り落ちる等の搭載ずれ起こすのを防止することができる。また、加熱処理によりはんだ電極２５が溶融した際に、溶融したはんだが突出電極５の先端５Ａから流れ落ちるのを抑制することができる。
次に、リフロー工程により、はんだ（Ｓｎ３Ａｇ０．５Ｃｕ）融点である２２０℃以上（２５０℃程度）に加熱する。すると、第１の半導体装置１０及び第２の半導体装置２０が熱変形し、全てのはんだ電極２５ａ〜２５ｅが第２の電極４ａ又は突出電極５ｂ〜５ｅに接触して溶融し、接合される。
ここで、図３に示すように、はんだ電極２５が突出電極５の最下部までぬれ広がることを防止するために、突出電極５の側面には、突出電極の材料よりもはんだの濡れ性の低いソルダーレジストのようなコーティング部材７が塗布されている。このコーティング部材７により、溶融したはんだが突出電極５の先端５Ａから下部に流れるのを効果的に抑制することができる。さらに、コーティング部材７を、配線基板１に形成されるソルダーレジストと同一材料で形成することで、コーティング部材７を形成するための工程をレジスト形成工程で行うことができるので、製造工程の短縮化を図ることができる。
以上、本第１実施形態では、第１の配線基板１及び第２の配線基板２１の反りにより、第１の電極４とはんだ電極２５との離間距離が大きくなるほど、突出電極５の高さが高くなるように設定されている。したがって、各はんだ電極２５のはんだ量を同一としても、接合性を損なうことなく、配線基板１，２１同士を良好に接合することが可能である。また、はんだ電極２５のはんだ量が同一であるので、隣り合うはんだ電極同士のブリッジが生じる可能性が低減し、接続不良を回避することができる。
［第２実施形態］
次に、第２の実施形態に係る積層型半導体装置について図４を参照しながら説明する。この図４は、本発明の第２実施形態に係る積層型半導体装置の概略構成を示す説明図であり、第１の半導体装置１０Ａに第２の半導体装置２０を載置した直後（室温）の断面の概略を示している。なお、図４において、上記第１実施形態と同様のものについては、同一符号を付している。また、各配線基板１，２１の反りの方向及び反り量は、上記第１実施形態と同様とする。
本第２実施形態では、積層型半導体装置５０Ａは、第１の半導体装置１０Ａと、第１の半導体装置１０Ａ上に積層配置される第２の半導体装置２０とを備えている。第１の半導体装置１０Ａは、第１の配線基板１の第１の電極４ｂ〜４ｅ上に形成され、柱状に突出する複数の突出電極１５（１５ｂ，１５ｃ，１５ｄ，１５ｅ）を有している。
各突出電極１５は、はんだ電極２５よりも高融点で溶融する高融点材料（例えばＣｕ（融点：１０８３℃）等）で形成されている。各突出電極１５の高さは、各配線基板１，２１が熱変形した際に、はんだ電極２５の先端と突出電極１５の先端とが接触するように設定されている。つまり、各突出電極１５は、第１の電極４とはんだ電極２４との離間距離が大きいほど、高さが高く形成されている。
ここで、隣接する突出電極１５の各位置における配線基板１，２１の反り量（即ち離間距離）は、大きく変わることはなく、少なくとも隣接する２つの突出電極１５同士を同一の高さに設定しても、はんだ接合不良になることはない。例えば第１の電極４ｂ〜４ｅとはんだ電極２５ｂ〜２５ｅとの離間距離がそれぞれ２０μｍ程度，３０μｍ程度，４０μｍ程度，５０μｍ程度であったとすると、その差は、１０μｍ程度であり、はんだ接合不良になることはない。
そこで、本第２実施形態では、第１の配線基板１の外周部から中央部に向かって突出電極１５の突出量が段階的に高くなるように設定されている。つまり本第２実施形態では、これら複数の突出電極１５ｂ〜１５ｅのうち、第１の電極４とはんだ電極２４との離間距離が最大となる箇所に対応する最大高さの突出電極１５ｅに隣接する突出電極１５ｄの高さが、最大高さの突出電極１５ｅと同一に設定されている。例えば突出電極１５ｄ，１５ｅの高さがそれぞれ５０μｍ程度，５０μｍ程度に設定される。なお、突出電極１５ｂ，１５ｃの高さは、例えばそれぞれ２０μｍ程度，２０μｍ程度に設定される。
これにより、加熱処理前に第２の半導体装置２０を第１の半導体装置１０Ａに載置した際に、第２の半導体装置２０は、最内周部に配置された突出電極１５ｅと、その一つ外側の周に配置された突出電極１５ｄとで支持される。なお、第１の配線基板が上に凸状に反り、第２の配線基板が下に凸状に反る場合には、各配線基板の最外周部に位置する第１の電極とはんだ電極との離間距離が最大となる。この場合には、最外周部に配置された突出電極と、その一つ内側の周に配置された突出電極との高さを同一とすればよい。
以上、本第２実施形態では、上記第１実施形態と同様の効果を奏すると共に、加熱処理前に、第２の半導体装置２０を支持する突出電極１５の数が上記第１実施形態の場合よりも増えるので、より安定して支持することができる。したがって、第２の半導体装置２０がずれるのを効果的に防止することができる。
なお、上記実施形態に基づいて本発明を説明したが、本発明はこれに限定されるものではない。上記実施形態では、各配線基板に実装される半導体素子の数が１つのシングルパッケージの場合について説明したが、半導体素子の数が複数のスタックドパッケージであってもよい。
また、上記実施形態では、積層型半導体装置５０，５０Ａが２つの半導体装置を備える場合について説明したが、３つ以上の半導体装置を備える場合であってもよい。この場合、３つ以上の半導体装置のうち、隣接する２つの半導体装置が、第１の半導体装置、第２の半導体装置に対応する。
また、上記実施形態では、第１の配線基板１が下に凸状に反り、第２の配線基板２１が上に凸状に反る場合について説明したが、半導体装置の構造、物性によっては、異なる反り挙動を示す可能性もあり、いかなる反り形状であっても本発明は適用可能である。
また、上記実施形態では、各突出電極５，１５の形成方法として、多段メッキで積み上げ形成する場合について説明したが、スタッドバンプボンダー等により、ＡｕやＣｕを用いて形成してもよい。スタッドバンプボンダー等により形成した後は、先端が半球状に加工された冶具等を使用して突出電極（スタッドバンプ）の先端を凹状に形成すればよい。
また、上記実施形態では、主として配線基板２１に半導体素子２２をワイヤーボンディングにて接続し、モールド樹脂２３で覆ったものとしたが、ＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）等のモールド樹脂で覆われていないものでもよい。また、半導体素子２２と配線基板２１の接合方法は、ワイヤーボンディング接合のほか、フリップチップ接合等でもよい。フリップチップ接合されている場合は、半導体素子の配線面に樹脂を塗布すればよい。
１ 第１の配線基板
２ 第１の半導体素子
４ｂ，４ｃ，４ｄ，４ｅ 第１の電極
５ｂ，５ｃ，５ｄ，５ｅ，１５ｂ，１５ｃ，１５ｄ，１５ｅ 突出電極
１０，１０Ａ 第１の半導体装置
２０ 第２の半導体装置
２１ 第２の配線基板
２２ 第２の半導体素子
２４ｂ，２４ｃ，２４ｄ，２４ｅ 第２の電極
２５ｂ，２５ｃ，２５ｄ，２５ｅ はんだ電極
５０，５０Ａ 積層型半導体装置

Claims (4)

  1. 第１の配線基板に半導体素子が配置された第１の半導体装置と、第２の配線基板に半導体素子が配置された第２の半導体装置と、を備え、前記第１の半導体装置及び前記第２の半導体装置が積層配置された積層型半導体装置において、
    前記第１の配線基板に形成された複数の第１の電極と、
    前記第２の配線基板に形成された複数の第２の電極と、
    前記各第１の電極に形成され、柱状に突出する複数の突出電極と、
    前記各突出電極と前記各第２の電極とを接続し、同一のはんだ量で形成された複数のはんだ電極と、を備え、
    前記各突出電極は、前記はんだ電極よりも高融点材料で形成され、且つ前記第１の電極と前記はんだ電極との離間距離が大きいほど、高さが高く設定されていることを特徴とする積層型半導体装置。
  2. 前記突出電極の先端が、前記はんだ電極が嵌る凹状に形成されていることを特徴とする請求項１に記載の積層型半導体装置。
  3. 前記複数の突出電極のうち、前記離間距離が最大となる箇所に対応する最大高さの突出電極に隣接する突出電極の高さが、前記最大高さの突出電極と同一に設定されていることを特徴とする請求項１又は２に記載の積層型半導体装置。
  4. 前記突出電極の側面には、前記突出電極よりもはんだの濡れ性の低いコーティング部材が設けられていることを特徴とする請求項１乃至３のいずれか１項に記載の積層型半導体装置。
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