JP5881829B2 - クワッドフラットノーリードパッケージ体をパッケージングする方法、及びパッケージ体 - Google Patents

クワッドフラットノーリードパッケージ体をパッケージングする方法、及びパッケージ体 Download PDF

Info

Publication number
JP5881829B2
JP5881829B2 JP2014528850A JP2014528850A JP5881829B2 JP 5881829 B2 JP5881829 B2 JP 5881829B2 JP 2014528850 A JP2014528850 A JP 2014528850A JP 2014528850 A JP2014528850 A JP 2014528850A JP 5881829 B2 JP5881829 B2 JP 5881829B2
Authority
JP
Japan
Prior art keywords
package body
bump
packaging
lead
metal plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014528850A
Other languages
English (en)
Other versions
JP2014525689A (ja
Inventor
▲かい▼ ▲陳▼
▲かい▼ ▲陳▼
志▲華▼ ▲劉▼
志▲華▼ ▲劉▼
然 ▲蒋▼
然 ▲蒋▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Publication of JP2014525689A publication Critical patent/JP2014525689A/ja
Application granted granted Critical
Publication of JP5881829B2 publication Critical patent/JP5881829B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828Etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828Etching
    • H01L21/4832Etching a temporary substrate after encapsulation process to form leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H01L2224/48249Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Packaging Of Annular Or Rod-Shaped Articles, Wearing Apparel, Cassettes, Or The Like (AREA)
  • Packaging Frangible Articles (AREA)

Description

本発明は、2012年8月10日に中国特許庁に出願され、「クワッドフラットノーリードパッケージ体をパッケージングする方法、及びパッケージ体」という題が付いている中国特許出願番号201210284822.8の優先権を主張し、その全内容を参照し本出願に援用する。
本発明は、パッケージング技術に関し、特に、クワッドフラットノーリードパッケージ体をパッケージングする方法、及びパッケージ体に関する。
近ごろ、PCB(Printed Circuit Board、プリント基板)上の電子部品及びコンポーネントの密度が末端の消耗品からシステム機器までますます高くなり、もっと多くの電子部品を同じ又は更に狭いスペースに設置する必要が生じ、電子部品及びコンポーネントの小型化の要請がますます強くなっている。QFN(Quad Flat Non-leaded package、クワッドフラットノーリードパッケージ)は近年、小寸法、小サイズ、高い温度及び電子性能に起因して、徐々に広く応用されるようになってきている。
従来技術では、2つの型式のQFNパッケージ体がある。1つは、PiP(Package in Package, パッケージ体の中で積層されたパッケージ)に基づく形態であり、1つのパッケージ体内での複数のコンポーネントの積層を実現するため、プラスチックパッケージングを2回適用する。他方はPoP(Package on Package、パッケージ体上に積層されたパッケージ体)に基づく形態であり、露出した溶融接合可能なリード表面を下側パッケージ体上に形成するため、グラインディングのような手段を用い、このようにして1つのパッケージ体が別のパッケージ体上に積層されたパッケージ構造を実現する。
本発明を実現する過程において、発明者は、従来技術における少なくとも以下の問題点を見付けている。
従来技術は積層の2層を実現するが、積層される部品の層の数は今なお限られており、ある限界が存在する。また、総ての積層された部品はパッケージ体の中に配置されているため、内部溶融接合の信頼性は低くなり、構造も十分に簡素とは言えない。
本発明の実施形態は、部品の積層の制約と、内部溶融接合の低信頼性及び十分に簡素でない構造の課題を解決するクワッドフラットノーリードパッケージ体をパッケージングする方法、及びパッケージ体を提供する。
第1の態様においては、クワッドフラットノーリードパッケージ体をパッケージングする方法が提供され、当該方法は、
所望の溝を加工してボンドワイヤベンチ、コンポーネントベンチ、及びバンプを形成するために金属板の上面をエッチングする工程と、
予め設定された高さに到達するように前記バンプを加工し、前記コンポーネントベンチ上に部品を組み立て、前記部品と前記ボンドワイヤベンチとを接続する工程と、
パッケージ体を形成するためにプラスチック内に前記加工された金属板をパッケージングし、トップリードを形成するために前記パッケージ体の上面上に前記加工されたバンプの表面を露出させる工程と、
所望のボトムリードを加工し、クワッドフラットノーリードパッケージ体を得るために前記パッケージ体の下面をエッチングする工程と、を有する
前記第1の態様に関連して、前記第1の態様の第1の可能な実現形態において、前記予め設定された高さに到達するように前記バンプを加工する工程は、特に、
前記予め設定された高さのバンプを成長させるために前記バンプの前記表面を電気めっきする電気めっき処理を施す工程である。
前記第1の態様に関連して、前記第1の態様の第2の可能な実現形態において、前記予め設定された高さに到達するように前記バンプを加工する工程は、特に、
前記バンプの前記表面上に溶融接合面を形成するために電気めっき処理を施し、前記溶融接合面上に半田ペーストを印刷し、前記バンプが前記予め設定された高さになるように金属棒を前記半田ペーストに溶融接合する工程である。
前記第1の態様、前記第1の態様の第1の可能な実現形態又は前記第1の態様の第2の可能な実現形態に関連して、前記第1の態様の第3の可能な実現形態において、前記パッケージ体を形成するためにプラスチック内に前記加工された金属板をパッケージングし、トップリードを形成するために前記パッケージ体の上面上に前記加工されたバンプ表面を露出させる工程は、特に、
前記パッケージ体を形成するために前記加工された金属板をプラスチック内にパッケージングすべく保護膜を用いたパッケージング加工を施す工程と、前記トップリードを形成するために前記パッケージ体の前記上面上に前記加工されたバンプの前記表面を露出させるべく、プラスチックパッケージングの後、前記保護膜を除去する工程と、を有する。
前記第1の態様、前記第1の態様の第1の可能な実現形態又は前記第1の態様の第2の可能な実現形態に関連して、前記第1の態様の第4の可能な実現形態において、前記パッケージ体を形成するためにプラスチック内に前記加工された金属板をパッケージングし、トップリードを形成するために前記パッケージ体の上面上に前記加工されたバンプの前記表面を露出させる工程は、特に、
前記パッケージ体を形成するために前記加工された金属板をプラスチック内にパッケージングし、前記加工されたバンプの前記表面を露出させるために前記パッケージ体の前記上面をエッチングする工程と、
前記バンプの前記露出した表面上に溶融接合面を形成するために電気めっき処理を施し、前記溶融接合面上に半田ボールを配置し、前記半田ボールが前記パッケージ体の前記上面上に前記トップリードを形成するように高温リフロー技術を用いる。
前記第1の態様、前記第1の態様の第1の可能な実現形態又は前記第1の態様の第2の可能な実現形態に関連して、前記第1の態様の第5の可能な実現形態において、前記パッケージ体を形成するためにプラスチック内に前記加工された金属板をパッケージングし、トップリードを形成するために前記パッケージ体の上面上に前記加工されたバンプの前記表面を露出させる工程は、特に、
前記パッケージ体を形成するために前記加工された金属板をプラスチック内にパッケージングし、前記加工されたバンプの前記表面を露出させるために前記パッケージ体の前記上面をエッチングする工程と、
前記バンプの前記露出した表面上に溶融接合面を形成するために電気めっき処理を施し、前記溶融接合面上に半田ペーストを印刷するためにステンシル半田印刷技術用い、前記半田ペーストが前記パッケージ体の前記上面上に前記トップリードを形成するように高温リフロー技術を用いる。
前記第1の態様に関連して、前記第1の態様の第6の可能な実現形態において、前記バンプが予め設定された高さに到達するように前記バンプを加工する工程の前に、
前記バンプの前記表面を露出させるために前記バンプの前記表面を除く前記金属板の前記上面上に保護層を形成する工程を更に含む。
前記第1の態様に関連して、前記第1の態様の第7の可能な実現形態において、前記コンポーネントベンチ上に部品を組み立て、前記部品と前記ボンドワイヤとを接続する工程の前に、
前記金属板上にチップ搭載及びワイヤ固定のために予め設定された厚さの金属層を電気めっきする電気めっき処理を施す工程を更に含む請求項1に記載の方法。
第2の態様において、クワッドフラットノーリードパッケージ体が提供され、ここで、属板と、コンポーネントと、ボンドワイヤと、プラスチックパッケージ体と、電子部品及びコンポーネントを溶融接合するためのトップリード及びボトムリードとを有するクワッドフラットノーリードパッケージ体であって、
前記プラスチックパッケージ体は、前記金属板、前記コンポーネント、前記ボンドワイヤ、及び前記ボトムリードをプラスチック内にパッケージングして一体化させており、
前記コンポーネントは、前記ボンドワイヤに接続されているとともに前記パッケージ体の中で前記金属板上に溶融接合されており、
前記トップリードは、前記パッケージ体の上面上に露出しており、
前記ボトムリードは、前記パッケージ体の下面に露出している。
前記第2の態様に関連して、前記第1の態様の第1の可能な実現形態において、前記コンポーネントは、チップ、受動部品又はフリップチップを含む。
本発明の実施形態において提供される技術的解決は、以下のような利点をもたらす。
部品積層に利用されるトップリードを有するQFNパッケージ体が形成され、それ故、QFNパッケージ体の高い電気的性能及び熱消散性能を発揮しつつ大きな受動部品をQFNパッケージ体上に積層することができ、内部及び外部の溶融接合の信頼性を向上させつつパッケージ体の構造が簡素化され、更に、部品の積層の制約を克服すべく、トップリードを介して複数の部品を積層することができる。
本発明の実施形態における技術的解決をより明確に例示するため、本発明の実施形態を詳述するのに必要とされる添付図面を以下に簡潔に導入する。明らかに、添付図面は以下の説明において本発明の幾つかの実施形態を単に示すだけであり、当業者は、これらの添付図面から創造的な努力無く他の図面をなお導き出してよい。
本発明の一実施形態に係る第1のクワッドフラットノーリードパッケージ体をパッケージングする方法のフローチャートである。 本発明の他の実施形態に係る第2のクワッドフラットノーリードパッケージ体をパッケージングする方法のフローチャートである。 本発明の他の実施形態に係るクワッドフラットノーリードパッケージ体をパッケージングする第1のプロセスの概略図である。 本発明の他の実施形態に係る第3のクワッドフラットノーリードパッケージ体をパッケージングする方法のフローチャートである。 本発明の他の実施形態に係るクワッドフラットノーリードパッケージ体をパッケージングする第2のプロセスの概略図である。 本発明の他の実施形態に係る第4のクワッドフラットノーリードパッケージ体をパッケージングする方法のフローチャートである。 本発明の他の実施形態に係るクワッドフラットノーリードパッケージ体をパッケージングする第3のプロセスの概略図である。 本発明の他の実施形態に係る第5のクワッドフラットノーリードパッケージ体をパッケージングする方法のフローチャートである。 本発明の他の実施形態に係るクワッドフラットノーリードパッケージ体をパッケージングする第4のプロセスの概略図である。 本発明の一実施形態に係るクワッドフラットノーリードパッケージ体の概略構造図である。
本発明の目的、技術的解決、有利な点を理解可能にするため、以下、本発明の実施形態を、添付図面を参照してより詳細に説明する。
本発明の一実施形態は、クワッドフラットノーリードパッケージ体のパッケージング方法を提供する。図1に示すように、この実施形態における方法の処理を以下に詳説する。
101.所望の溝を加工してボンドワイヤベンチ、コンポーネントベンチ、及びバンプを形成するため、金属板の上面をエッチングする。
102.あらかじめ設定された高さに到達するようにバンプを加工し、コンポーネントベンチ上に部品を組み立て、部品とボンドワイヤベンチとを接続する。
任意で、予め設定された高さに到達するようバンプを加工する前に、本方法は以下の工程を更に含む。即ち、
バンプの表面を露出させるため、バンプの表面を除く金属板の上面の上に保護膜を形成する工程。
予め設定された高さに到達するようにバンプを加工する工程は、具体的には以下の工程を含むが、これに限定はされない。即ち、
予め設定された高さのバンプを成長させるため、バンプの表面を電気めっきする電気めっき処理を施す工程。
任意で、予め設定された高さに到達するようにバンプを加工する工程は、具体的には以下の工程を含むが、これに限定はされない。即ち、
バンプの表面上に溶融接合面を形成するために電気めっき処理を施し、溶融接合面上に半田ペーストを印刷し、次いで、バンプを予め設定された高さにするために半田ペーストに金属棒を溶融接合する工程。
任意で、コンポーネントベンチ上に部品を組み立て、部品とボンドワイヤベンチとを接続する前に、当該方法は以下の工程を更に含む。即ち、
前記金属板上へのチップ搭載及びワイヤ固定のため予め設定された厚さの金属層を電気めっきするために電気めっき処理を施す工程。
103.パッケージ体を形成するためプラスチック内に前記加工された金属板をパッケージングし、トップリードを形成するため該パッケージ体の上面の上に加工されたバンプの表面を露出させる。
この工程において、パッケージ体を形成するためプラスチック内に加工された金属板をパッケージし、トップリードを形成するため該パッケージ体の上面上に加工されたバンプの表面を露出させる工程は、具体的には以下の工程を含むがこれに限定されない。即ち、
パッケージ体を形成するため、プラスチック内に加工された金属板をパッケージングすべく保護膜を用いたパッケージング加工を施す工程と、トップリードを形成するため、パッケージ体の上面上に加工されたバンプの表面を露出させるべくプラスチックパッケージング後に保護膜を除去する工程。
任意で、パッケージ体を形成するためプラスチック内に加工された金属板をパッケージングし、トップリードを形成するため該パッケージ体の上面上に加工されたバンプの表面を露出させる工程は、具体的には以下の工程を含むが、これに限定されない。即ち、
パッケージ体を形成するためにプラスチック内に加工された金属をパッケージングし、加工されたバンプの表面を露出させるために該パッケージ体の上面をエッチングする工程と、
露出したバンプの表面上に溶融接合面を形成するため、電気めっき処理を施す工程と、該溶融接合面上に半田ボールを配置する工程と、及び該半田ボールがパッケージ体の上面のトップリードを形成するように高温リフロー技術を用いる工程。
任意で、パッケージ体を形成するためプラスチック内に加工された金属板をパッケージングし、トップリードを形成するため該パッケージ体の上面上に加工されたバンプの表面を露出させる工程は、具体的には以下の工程を含むが、これに限定されない。即ち、
パッケージ体を形成するためにプラスチック内に加工された金属をパッケージングし、加工されたバンプの表面を露出させるために該パッケージ体の上面をエッチングする工程と、
露出したバンプの表面上に溶融接合面を形成するために電気めっき処理を施し、該溶融接合面上に半田ペーストを印刷するためにステンシル半田印刷技術を用い、及び該半田ペーストがパッケージ体の上面上にトップリードを形成するように高温リフロー技術を用いる工程。
104.所望のボトムリードを加工するためにパッケージ体の下面をエッチングし、クワッドフラットノーリードパッケージ体を得る。
この実施形態で提供される方法において、部品積層に利用されるトップリードを有するQFNパッケージ体が形成され、それ故、高い電気的性能と熱消散性能を発揮しつつ、大きな受動部品をQFNパッケージ体上に積層することができ、内部及び外部溶融接合の信頼性を向上させつつパッケージ体の構造が簡素化され、更に、部品の積層の制約を克服すべく複数の部品がトップリードを介して積層され得る。
上述の実施形態における方法をより明確に詳説するため、上述の内容を参照して、以下の実施形態がクワッドフラットノーリードパッケージ体のパッケージング方法を詳細に説明する。
本発明の他の実施形態は、クワッドフラットノーリードパッケージ体のパッケージング方法を提供する。説明の容易のため、上述の実施形態の内容を参照し、この実施形態は、バンプを予め設定された高さに到達するように加工するため、電気めっき処理が加えられ、プラスチックパッケージングを行うため、保護膜を用いたパッケージング加工が加えられたことを想定するパッケージング方法を例示的に詳説する。具体的には、図2に示されるように、この実施形態において提供される方法は、以下に詳説される、
201.所望の溝を加工してボンドワイヤベンチ、コンポーネントベンチ、及びバンプを形成するため、金属板の上面をエッチングする。
この工程において、所望の溝を加工するために金属板の上面がエッチングされる際、金属板の上面上に形作られたフォトレジストパターンを形成するため、現存するフォトレジスト手法が用いられてもよく、そして図3(A)に示されるように、所望の溝を加工するため、金属板の上面をエッチングする適切なエッチング溶液が用いられる。図3(A)において、1はバンプ、2はボンドワイヤベンチ、3はコンポーネントベンチである。
202.予め設定された高さのバンプを成長させるため、バンプの表面を電気めっきする電気めっき処理を施し、コンポーネントベンチ上に部品を組み立て、部品とボンドワイヤベンチとを接続する。
具体的には、この工程において、予め設定された高さのバンプを成長させるためにバンプの表面を電気めっきする電気めっき処理を施すことを容易にするため、ステップ202の前に、この実施形態で提供される方法は、バンプの表面を除く金属板の上面上に保護膜を形成するプロセスを更に含む。実際には、フォトレジスト手法は、図3(A)に示されるように、バンプの表面を除く金属板の上面上に保護膜を形成するために用いてもよく、続いて起こる電気めっきを容易にするためにバンプの表面金属のみを露出させる。
予め設定された高さのバンプを成長させるため、バンプの表面を電気めっきし続けるべく、現存する選択的な電気めっき処理が加えられる際、この実施形態を予め設定された高さの値に限定するのではなく、実際の条件に従って高さが設定されてもよい。バンプが予め設定された高さに成長した後、金属板は図3(B)に示されるようであってもよい。
コンポーネントベンチ上に部品を組み立て、部品とボンドワイヤベンチとの接続が行われる前に、図3(B)に示されるように、金属板上へのチップ搭載とワイヤ据え付け(固定)に適した予め設定された厚さの金属層を電気めっきするため、現存する選択的なめっき技術が用いられてもよい。図3(C)に示されるように、現存するチップ搭載技術はコンポーネントベンチ上に部品を組み立てるために用いられ、現存するワイヤ据え付け技術は部品とボンドワイヤベンチとをワイヤ据え付けを介して接続するために用いられてもよい。
203.パッケージ体を形成するため、プラスチック内に加工された金属板をパッケージングすべく、保護膜を用いたパッケージング加工を施し、トップリードを形成するため、パッケージ体の上面上の加工されたバンプの表面を露出させるべく、プラスチックパッケージングの後、保護膜を除去する。
この工程において、加工された金属板をプラスチック内にパッケージングするために保護膜を用いたパッケージング加工が施される際、プラスチック内に図3(C)に示される組立品をパッケージングするため、保護膜を用いた既存のプラスチックパッケージングプロセスが用いられてもよく、プラスチックパッケージング後のパッケージ体は図3(D)に示される。保護膜の保護のため、プラスチックパッケージング後、電気めっきにより成長したバンプはパッケージ体のプラスチックパッケージの表面上に露出され得る。従って、加工されたバンプの表面は、図3(E)に示されるように、パッケージ体の上面上に露出されてトップリードを形成する
204.所望のボトムリードを加工するためパッケージ体の下面をエッチングし、クワッドフラットノーリードパッケージ体を得る。
具体的には、所望のボトムリードを加工するためにパッケージ体の下面がエッチングされる際、図3(E)に示されるパッケージ体の下面上に所望の形状のパターンを作るため、現存するフォトレジスト手法もまた用いられてもよく、図3(F)に示すように、最終的に所望のボトムリードをエッチングして形成するため、適切なエッチング溶液が用いられる。
この実施形態で提供される方法において、部品積層に用いられる、トップリードを有するQFNパッケージ体が形成され、それ故、QFNパッケージの高い電気的性能及び熱消散性能を発揮しつつ、大きい受動部品がQFNパッケージ上に積層され得、内部及び外部の溶融接合の信頼性向上させつつパッケージ体の構造が簡素化され、更に、部品積層の制約を克服すべく、複数の部品がトップリードを介して積層され得る。
本発明の他の実施形態は、クワッドフラットノーリードパッケージ体をパッケージングする方法を提供する。説明の容易のため、上述の実施形態の内容を参照し、この実施形態は、予め設定された高さに到達するようにバンプを加工するため、電気めっき処理が施され、パッケージ体の表面上にトップリードを形成するため、高温リフロー技術が用いられることを例示的に想定する。具体的には、図4に示されるように、この実施形態で提供される方法のプロセスは以下に詳説される。
401.所望の溝を加工してボンドワイヤベンチ、コンポーネントベンチ、及びバンプを形成するため、金属板の上面をエッチングする。
具体的には、図5(A)に示される構造を得るため、上述の実施形態におけるステップ201と同じようにこの工程は実行される。詳細については、上述の実施形態におけるステップ201の関連する説明が参照されてよい。ここでは、繰り返しの説明はこれ以上行わない。
402.予め設定された高さのバンプを成長させるため、バンプの表面を電気めっきする電気めっき処理を施し、コンポーネントベンチ上に部品を組み立て、部品とワイヤーベントとを接続する。
具体的には、図5(B)に示された構造を得るため、上述の実施形態におけるステップ202と同じように工程が実行されてよい。詳細については、上述の実施形態におけるステップ202の関連する説明が参照されてよい。ここでは、繰り返しの説明はこれ以上行わない。
403.パッケージ体を形成するためプラスチック内に加工した金属板をパッケージングし、加工したバンプの表面を露出させるようにパッケージ体の上面をエッチングし、露出したバンプの表面上に溶融接合面を形成するため電気めっき処理を施す。
この工程において、図5(B)に示されるプラスチック内の組立品をパッケージングするため、現存するプラスチックパッケージングプロセスが用いられてもよく、図5(C)に示されるパッケージ体を形成する。次いで、内部リードを露出させるように、特定の位置におけるパッケージ体のある特定の厚さを除去するべく現存するレーザエッチング技術が用いられてもよく、図5(D)に示される構造を得てもよい。加えて、次いで予め設定された高さのバンプを得るため、露出したトップリードに溶融接合可能な表面(図示せず)を形成するべく、洗浄技術及び選択的な電気めっき技術が用いられる。
404.溶融接合面上に半田ボールを配置するか、又は溶融接合面上に半田ペーストを印刷するためにステンシル半田印刷技術を用い、そして半田ボール又は半田ペーストがパッケージ体の上面上にトップリードを形成するように高温リフロー技術を用いる。
具体的には、図5(E)に示されるように、露出したトップリードの位置に半田ボールを配置するため、現存する半田ボール配置(搭載)技術が用いられる。あるいは、図5(E)に示されるように、半田ボールに、露出したトップリードの表面上に、他の外部部品を溶融接合可能なトップリードを形成させるため、現存する高温リフロー技術が用いられる。あるいは、図5(D)に示される組立品のトップリード上に半田ペーストを印刷するため、現存するステンシル半田印刷技術が用いられ、図5(E)に示されるように、半田ペーストに、露出したトップリードの表面上に、他の外部部品を溶融接合可能なトップリードを形成させるため、現存する高温リフロー技術が用いられる。
405.所望のボトムリードを加工するためパッケージ体の下面をエッチングし、クワッドフラットノーリードパッケージ体を得る。
具体的には、この工程は、上述の実施形態におけるステップ204と同じように実行される。詳細については、上述の実施形態におけるステップ204の関連する説明が参照されてよい。ここでは、繰り返しの説明はこれ以上行わない。
この実施形態で提供される方法において、部品積層に用いられ、トップリードを有するQFNパッケージ体が形成され、それ故、高い電気的性能と熱消散性能を発揮しつつ、大きな受動部品をQFNパッケージ体上に積層することができ、内部及び外部溶融接合の信頼性を向上させつつパッケージ体の構造が簡素化され、更に、部品の積層の制約を克服すべく複数の部品を、トップリードを介して積層することができる。
本発明の他の実施形態は、クワッドフラットノーリードパッケージ体のパッケージング方法を提供する。説明の容易のため、上述の実施形態の内容を参照し、この実施形態は、バンプを予め設定された高さに加工するため、電気めっき処理が加えられるとともに金属棒が溶融接合され、またプラスチックパッケージングを行うため、保護膜を用いたパッケージングプロセスが用いられることを想定するパッケージング方法を例示的に詳説する。具体的には、図6に示されるように、この実施形態において提供される方法は、以下に詳説される。
601.所望の溝を加工してボンドワイヤベンチ、コンポーネントベンチ、及びバンプを形成するため、金属板の上面をエッチングする。
具体的には、この工程は、図7(A)に示される構造を得るため、上述の実施形態におけるステップ201と同じように実行される。詳細については、上述の実施形態におけるステップ201の関連する説明が参照されてよい。ここでは、繰り返しの説明はこれ以上行わない。
602.バンプの表面上に溶融接合面を形成するため、電気めっき処理を施し、該溶融接合面上に半田ペーストを印刷し、そしてバンプが予め設定された高さになるように金属棒を半田ペーストに溶融接合する。コンポーネントベンチ上に部品を組み立て、部品とボンドワイヤベンチとを接続する。
この工程では、図7(A)に示されるバンプ上に溶融接合可能な表面を形成するために選択的な電気めっき技術が用いられ、溶融接合面上に半田ペーストの層を印刷するために現存するステンシル印刷技術が用いられ、そして図7(B)に示すように、予め設定された高さのバンプを得るべく、バンプ上に特定の高さの金属棒を搭載するためにSMT(Surface Mount Technology、表面実装技術)が用いられる。次に、上述の実施形態におけるステップ202で説明したような部品を組み立て、部品とボンドワイヤを接続する方法において、部品はコンポーネントベンチ上に組み立てられ、部品とボンドワイヤは、図7(C)に示された構造を得るために接続される。
603.パッケージ体を形成するため、プラスチック内に加工された金属板をパッケージングすべく保護膜を用いたパッケージング加工を施し、トップリードを形成するため、パッケージ体の上面上の加工されたバンプの表面を露出させるべく、プラスチックパッケージングの後、保護膜を除去する。
具体的には、この工程は、図7(D)〜図7(E)に示される構造を得るため、上述の実施形態におけるステップ203と同じように実行される。詳細については、上述の実施形態におけるステップ203の関連する説明が参照されてよい。ここでは、繰り返しの説明はこれ以上行わない。
604.所望のボトムリードを加工するためパッケージ体の下面をエッチングし、クワッドフラットノーリードパッケージ体を得る。
具体的には、この工程は、図7(F)に示される構造を得るため、上述の実施形態におけるステップ204と同じように実行される。詳細については、上述の実施形態におけるステップ204の関連する説明が参照されてよい。ここでは、繰り返しの説明はこれ以上行わない。
この実施形態で提供される方法において、部品積層に利用されるトップリードを有するQFNパッケージ体が形成され、それ故、高い電気的性能と熱消散性能を発揮しつつ、大きな受動部品をQFNパッケージ体上に積層することができ、内部及び外部溶接接合の信頼性を向上させつつパッケージ体の構造が簡素化され、更に、部品の積層の制約を克服すべく複数の部品がトップリードを介して積層され得る。
本発明の他の実施形態は、クワッドフラットノーリードパッケージ体のパッケージング方法を提供する。説明の容易のため、上述の実施形態の内容を参照し、この実施形態は、予め設定された高さに到達するようにバンプを加工するため、電気めっき処理が施されるとともに金属棒が溶融接合され、またパッケージ体の表面上にトップリードを形成するため、高温リフロー技術が用いられることを例示的に想定する。具体的には、図8に示されるように、この実施形態で提供される方法の処理は以下に詳説される。
801.所望の溝を加工してボンドワイヤベンチ、コンポーネントベンチ、及びバンプを形成するため、金属板の上面をエッチングする。
具体的には、図9(A)に示される構造を得るため、上述の実施形態におけるステップ201と同じようにこの工程は実行される。詳細については、上述の実施形態におけるステップ201の関連する説明が参照されてよい。ここでは、繰り返しの説明はこれ以上行わない。
802.バンプの表面上に溶融接合面を形成するため、電気めっき処理を施し、溶融接合面上に半田ペーストを印刷し、そしてバンプが予め設定された高さになるように金属棒を半田ペーストに溶融接合する。コンポーネントベンチ上に部品を組み立て、部品とボンドワイヤベンチを接続する。
具体的には、図9(B)に示される構造を得るため、上述の実施形態におけるステップ602と同じようにこの工程は実行される。詳細については、上述の実施形態におけるステップ602の関連する説明が参照されてよい。ここでは、繰り返しの説明はこれ以上行わない。
803.パッケージ体を形成するため、プラスチック内に加工された金属板をパッケージングし、加工されたバンプの表面を露出させるため、パッケージ体の上面をエッチングする。バンプの露出した表面上に溶融接合面を形成するため、電気めっき処理を施す。
具体的には、この工程は、図9(C)〜図9(D)に示される構造を得るため、上述の実施形態におけるステップ403と同じように実行される。詳細については、上述の実施形態におけるステップ403の関連する説明が参照されてよい。ここでは、繰り返しの説明はこれ以上行わない。
804.溶融接合面上に半田ボールを配置するか、又は溶融接合面上に半田ペーストを印刷するためにステンシル半田印刷技術を用い、そして半田ボール又は半田ペーストがパッケージ体の上面上にトップリードを形成するように高温リフロー技術を用いる。
具体的には、図9(E)に示される構造を得るため、上述の実施形態におけるステップ404と同じようにこの工程は実行される。詳細については、上述の実施形態におけるステップ404の関連する説明が参照されてよい。ここでは、繰り返しの説明はこれ以上行わない。
805.所望のボトムリードを加工するためにパッケージ体の下面をエッチングし、クワッドフラットノーリードパッケージ体を得る。
具体的には、図9(F)に示される構造を得るため、上述の実施形態におけるステップ204と同じようにこの工程は実行される。詳細については、上述の実施形態におけるステップ204の関連する説明が参照されてよい。ここでは、繰り返しの説明はこれ以上行わない。
この実施形態で提供される方法において、部品積層に利用されるトップリードを有するQFNパッケージ体が形成され、それ故、高い電気的性能と熱消散性能を発揮しつつ、大きな受動部品をQFNパッケージ体上に積層することができ、内部及び外部溶融接合の信頼性を向上させつつパッケージ体の構造が簡素化され、更に、部品の積層の制約を克服すべく複数の部品がトップリードを介して積層され得る。
本発明の他の実施形態は、クワッドフラットノーリードパッケージ体を提供する。図10に示されるように、パッケージ体は金属板1001と、部品1002と、ボンドワイヤ1003と、プラスチックパッケージ体1004と、電子部品及びコンポーネントを溶融接合するためのトップリード1005及びボトムリード1006とを含み、ここで、
プラスチックパッケージ体1004は、金属1001、コンポーネント1002、ボンドワイヤ1003、トップリード1005、及びボトムリード1006をプラスチック内にパッケージングして一体となり、
コンポーネント1002はボンドワイヤ1003に接続されるとともに、パッケージ体内で金属板1001上に溶融接合され、及び、
トップリード1005はパッケージ体の上面上に露出され、ボトムリード1006はパッケージ体の下面上に露出される。
図10は、本実施形態で与えられたパッケージ体の構造のみを示したものである点に注意すべきである。本実施形態で与えられたパッケージ体は、図5(F)、図7(F)及び図9(F)においてもまた示されてよく、他の形状及び内部構造を有してもよい。本実施形態は、パッケージ体の特定の形状及び内部構造に限定されるものではない。
この実施形態及び上述の実施形態の各々で述べられる部品は、チップ、受動部品、フリップチップを含む。この実施形態は、特定の型式の部品に限定されない。更に、コンポーネントベンチの形状は、添付図面に示された形状に加えて他の形状を含んでもよく、この実施形態はコンポーネントベンチの形状を限定しない。
この実施形態で提供されるその表面上に露出したトップリードを有するパッケージ体は、部品積層に利用されることができ、それ故、QFNパッケージ体の高い電気的性能及び熱消散性能を発揮しつつ大きな受動部品をQFNパッケージ体上に積層することができ、内部及び外部の溶融接合の信頼性を向上させつつパッケージ体の構造が簡素化され、更に、部品の積層の制約を克服すべく、トップリードを介して複数の部品を積層することができる。
本発明の実施形態の配列番号は、説明の容易のためだけであり、実施形態の優先度を示していない。
当業者は、実施形態の工程の総て又は部分がハードウェア又は関連するハードウェアを指示するプログラムにより実現されてよいことを理解するであろう。プログラムは、読み出し専用メモリ、ディスク、光学的ディスク等のコンピュータ読み取り可能な記憶媒体に記憶されてもよい。
上述の説明は本発明の例示的な実施形態についてのみに関し、本発明を限定する意図ではない。本発明の趣旨及び原理の範囲内でなされるあらゆる変形、等価な置換、改善は、本発明の保護範囲内に含まれる。

Claims (3)

  1. クワッドフラットノーリードパッケージ体をパッケージングする方法であって、
    所望の溝を加工してボンドワイヤベンチ、コンポーネントベンチ、及びバンプを形成するために金属板の上面をエッチングする工程と、
    前記バンプの表面を露出させるように、前記バンプの表面を除く前記金属板の前記上面上に保護層を形成する工程と、
    予め設定された高さに到達するように前記バンプを加工し、前記コンポーネントベンチ上に部品を組み立て、前記部品と前記ボンドワイヤベンチとを接続する工程と、
    パッケージ体を形成するためにプラスチック内に前記加工された金属板をパッケージングし、トップリードを形成するために前記パッケージ体の上面上に前記加工されたバンプの表面を露出させる工程と、
    前記パッケージ体の下面をエッチングして、所望のボトムリードを加工し、クワッドフラットノーリードパッケージ体を得る工程と、を有し、
    前記予め設定された高さに到達するように前記バンプを加工する工程は、前記予め設定された高さのバンプを形成するように前記バンプの表面を電気めっきする電気めっき処理を施すことを有する、
    方法。
  2. 前記パッケージ体を形成するためにプラスチック内に前記加工された金属板をパッケージングし、トップリードを形成するために前記パッケージ体の上面上に前記加工されたバンプの表面を露出させる工程は、
    前記パッケージ体を形成するため、前記加工された金属板をプラスチック内にパッケージングすべく保護膜を用いたパッケージング加工を施す工程と、前記トップリードを形成するため、前記パッケージ体の前記上面上に前記加工されたバンプの表面を露出させるべく、プラスチックパッケージングの後、前記保護膜を除去する工程か、又は
    前記パッケージ体を形成するために前記加工された金属板をプラスチック内にパッケージングし、前記加工されたバンプの表面を露出させるために前記パッケージ体の前記上面をエッチングする工程と、前記バンプの該露出した表面上に溶融接合面を形成するために電気めっき処理を施し、前記溶融接合面上に半田ボールを搭載し、前記半田ボールが前記パッケージ体の前記上面上に前記トップリードを形成するように高温リフロー技術を用いる工程か、又は
    前記パッケージ体を形成するために前記加工された金属板をプラスチック内にパッケージングし、前記加工されたバンプの表面を露出させるために前記パッケージ体の前記上面をエッチングする工程と、前記バンプの露出した表面上に溶融接合面を形成するために電気めっき処理を施し、前記溶融接合面上に半田ペーストを印刷するためにステンシル半田印刷技術用い、前記半田ペーストが前記パッケージ体の前記上面上に前記トップリードを形成するように高温リフロー技術を用いる工程、を含む請求項に記載の方法。
  3. 前記コンポーネントベンチ上に部品を組み立て、前記部品と前記ボンドワイヤベンチとを接続する工程の前に、
    前記金属板上にチップ搭載及びワイヤ固定のために予め設定された厚さの金属層を電気めっきする電気めっき処理を施す工程を更に含む請求項1又は2に記載の方法。
JP2014528850A 2012-08-10 2013-04-25 クワッドフラットノーリードパッケージ体をパッケージングする方法、及びパッケージ体 Active JP5881829B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201210284822.8 2012-08-10
CN201210284822.8A CN102832139B (zh) 2012-08-10 2012-08-10 四侧无引脚扁平封装体的封装方法及封装体
PCT/CN2013/074736 WO2014023113A1 (zh) 2012-08-10 2013-04-25 四侧无引脚扁平封装体的封装方法及封装体

Publications (2)

Publication Number Publication Date
JP2014525689A JP2014525689A (ja) 2014-09-29
JP5881829B2 true JP5881829B2 (ja) 2016-03-09

Family

ID=47335211

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014528850A Active JP5881829B2 (ja) 2012-08-10 2013-04-25 クワッドフラットノーリードパッケージ体をパッケージングする方法、及びパッケージ体

Country Status (5)

Country Link
US (1) US9224620B2 (ja)
EP (1) EP2733727B1 (ja)
JP (1) JP5881829B2 (ja)
CN (1) CN102832139B (ja)
WO (1) WO2014023113A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102832139B (zh) * 2012-08-10 2015-05-06 华为技术有限公司 四侧无引脚扁平封装体的封装方法及封装体
CN105205301B (zh) * 2014-06-27 2019-01-18 中兴通讯股份有限公司 Qfn封装焊点形态的预测方法和装置
CN105161425A (zh) * 2015-07-30 2015-12-16 南通富士通微电子股份有限公司 半导体叠层封装方法
CN105097569A (zh) * 2015-07-30 2015-11-25 南通富士通微电子股份有限公司 半导体叠层封装方法
CN105161424A (zh) * 2015-07-30 2015-12-16 南通富士通微电子股份有限公司 半导体叠层封装方法
CN114093837B (zh) * 2021-10-14 2023-06-13 广东气派科技有限公司 exposed lead从顶部引出的QFN/LGA的封装结构及其制造方法
TWI814612B (zh) * 2022-10-12 2023-09-01 創新服務股份有限公司 基板之電子元件植入方法及裝置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7504716B2 (en) * 2005-10-26 2009-03-17 Texas Instruments Incorporated Structure and method of molded QFN device suitable for miniaturization, multiple rows and stacking
US9281218B2 (en) * 2006-08-30 2016-03-08 United Test And Assembly Center Ltd. Method of producing a semiconductor package
JP4533875B2 (ja) * 2006-09-12 2010-09-01 株式会社三井ハイテック 半導体装置およびこの半導体装置に使用するリードフレーム製品並びにこの半導体装置の製造方法
WO2008065896A1 (fr) * 2006-11-28 2008-06-05 Kyushu Institute Of Technology Procédé de fabrication d'un dispositif semi-conducteur ayant une structure d'électrode à double face et dispositif semi-conducteur fabriqué par le procédé
CN101325191B (zh) * 2007-06-13 2010-09-29 南茂科技股份有限公司 芯片上具有图案的四方扁平无引脚封装方法
CN101325190A (zh) * 2007-06-13 2008-12-17 南茂科技股份有限公司 导线架上具有图案的四方扁平无引脚封装结构
TW200924087A (en) * 2007-11-19 2009-06-01 Advanced Semiconductor Eng Chip structure, substrate structure, chip package structure and process thereof
CN101471307B (zh) * 2007-12-29 2012-07-04 三星电子株式会社 半导体封装体及其制造方法
US20110042794A1 (en) * 2008-05-19 2011-02-24 Tung-Hsien Hsieh Qfn semiconductor package and circuit board structure adapted for the same
CN101764127B (zh) * 2008-12-23 2012-01-04 日月光封装测试(上海)有限公司 无外引脚的半导体封装体及其堆迭构造
US8476775B2 (en) * 2009-12-17 2013-07-02 Stats Chippac Ltd. Integrated circuit packaging system with embedded interconnect and method of manufacture thereof
US20110163430A1 (en) * 2010-01-06 2011-07-07 Advanced Semiconductor Engineering, Inc. Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof
US8349658B2 (en) * 2010-05-26 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts and heat sink over semiconductor die using leadframe
US8076184B1 (en) * 2010-08-16 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming wafer-level multi-row etched leadframe with base leads and embedded semiconductor die
US8969136B2 (en) * 2011-03-25 2015-03-03 Stats Chippac Ltd. Integrated circuit packaging system for electromagnetic interference shielding and method of manufacture thereof
CN102832139B (zh) * 2012-08-10 2015-05-06 华为技术有限公司 四侧无引脚扁平封装体的封装方法及封装体

Also Published As

Publication number Publication date
US20140203432A1 (en) 2014-07-24
CN102832139B (zh) 2015-05-06
EP2733727A1 (en) 2014-05-21
JP2014525689A (ja) 2014-09-29
WO2014023113A1 (zh) 2014-02-13
EP2733727A4 (en) 2014-08-27
EP2733727B1 (en) 2016-08-24
CN102832139A (zh) 2012-12-19
US9224620B2 (en) 2015-12-29

Similar Documents

Publication Publication Date Title
JP5881829B2 (ja) クワッドフラットノーリードパッケージ体をパッケージングする方法、及びパッケージ体
JP5417572B2 (ja) チップ抵抗器とその製造方法
JP4814196B2 (ja) 回路基板
US9392691B2 (en) Multi-stacked electronic device with defect-free solder connection
JP4765098B2 (ja) 半導体装置およびその製造方法
JP2011171427A (ja) 積層型半導体装置
JP4557804B2 (ja) 半導体装置及びその製造方法
JP5058714B2 (ja) 半導体装置及びその製造方法
JP2015188004A (ja) パッケージ、半導体装置及び半導体モジュール
JP2007243118A (ja) 半導体装置
JP6504762B2 (ja) モジュールの製造方法
JP5560713B2 (ja) 電子部品の実装方法等
JP2008294390A (ja) モジュール構成
CN104465427A (zh) 封装结构及半导体工艺
JP2009099816A (ja) 半導体装置とその製造方法および半導体装置の実装方法
JP2008270303A (ja) 積層型半導体装置
JP2008218552A (ja) 電子部品の実装基板および実装方法
JP7136681B2 (ja) 電子制御装置
CN113394179B (zh) 具有多层载片结构的电子元件
JP5387616B2 (ja) 半導体装置、および半導体装置の製造方法
JP4899962B2 (ja) 電子デバイスの接続方法
KR101891594B1 (ko) 솔더일체형금속레이어, 이를 포함하는 솔더일체형pcb 및 솔더접합방법
JP2008147427A (ja) 電子部品装置及び電子部品の実装方法
CN103165558A (zh) 封装结构及其制造方法
JP5845105B2 (ja) 電子部品の実装用基板と電子部品を実装した基板

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150223

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150317

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150603

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160119

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160202

R150 Certificate of patent or registration of utility model

Ref document number: 5881829

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250