JP5881829B2 - クワッドフラットノーリードパッケージ体をパッケージングする方法、及びパッケージ体 - Google Patents
クワッドフラットノーリードパッケージ体をパッケージングする方法、及びパッケージ体 Download PDFInfo
- Publication number
- JP5881829B2 JP5881829B2 JP2014528850A JP2014528850A JP5881829B2 JP 5881829 B2 JP5881829 B2 JP 5881829B2 JP 2014528850 A JP2014528850 A JP 2014528850A JP 2014528850 A JP2014528850 A JP 2014528850A JP 5881829 B2 JP5881829 B2 JP 5881829B2
- Authority
- JP
- Japan
- Prior art keywords
- package body
- bump
- packaging
- lead
- metal plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 114
- 238000004806 packaging method and process Methods 0.000 title claims description 53
- 239000002184 metal Substances 0.000 claims description 61
- 229910000679 solder Inorganic materials 0.000 claims description 39
- 238000009713 electroplating Methods 0.000 claims description 38
- 230000001681 protective effect Effects 0.000 claims description 18
- 238000005516 engineering process Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 13
- 230000004927 fusion Effects 0.000 claims description 7
- 239000010410 layer Substances 0.000 claims description 7
- 239000011241 protective layer Substances 0.000 claims description 2
- 239000000155 melt Substances 0.000 description 13
- 230000001747 exhibiting effect Effects 0.000 description 7
- 230000017525 heat dissipation Effects 0.000 description 7
- 238000012858 packaging process Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000009434 installation Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 230000003796 beauty Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4828—Etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4828—Etching
- H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
- H01L2224/48249—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Packaging Of Annular Or Rod-Shaped Articles, Wearing Apparel, Cassettes, Or The Like (AREA)
- Packaging Frangible Articles (AREA)
Description
所望の溝を加工してボンドワイヤベンチ、コンポーネントベンチ、及びバンプを形成するために金属板の上面をエッチングする工程と、
予め設定された高さに到達するように前記バンプを加工し、前記コンポーネントベンチ上に部品を組み立て、前記部品と前記ボンドワイヤベンチとを接続する工程と、
パッケージ体を形成するためにプラスチック内に前記加工された金属板をパッケージングし、トップリードを形成するために前記パッケージ体の上面上に前記加工されたバンプの表面を露出させる工程と、
所望のボトムリードを加工し、クワッドフラットノーリードパッケージ体を得るために前記パッケージ体の下面をエッチングする工程と、を有する
前記第1の態様に関連して、前記第1の態様の第1の可能な実現形態において、前記予め設定された高さに到達するように前記バンプを加工する工程は、特に、
前記予め設定された高さのバンプを成長させるために前記バンプの前記表面を電気めっきする電気めっき処理を施す工程である。
前記バンプの前記表面上に溶融接合面を形成するために電気めっき処理を施し、前記溶融接合面上に半田ペーストを印刷し、前記バンプが前記予め設定された高さになるように金属棒を前記半田ペーストに溶融接合する工程である。
前記パッケージ体を形成するために前記加工された金属板をプラスチック内にパッケージングすべく保護膜を用いたパッケージング加工を施す工程と、前記トップリードを形成するために前記パッケージ体の前記上面上に前記加工されたバンプの前記表面を露出させるべく、プラスチックパッケージングの後、前記保護膜を除去する工程と、を有する。
前記パッケージ体を形成するために前記加工された金属板をプラスチック内にパッケージングし、前記加工されたバンプの前記表面を露出させるために前記パッケージ体の前記上面をエッチングする工程と、
前記バンプの前記露出した表面上に溶融接合面を形成するために電気めっき処理を施し、前記溶融接合面上に半田ボールを配置し、前記半田ボールが前記パッケージ体の前記上面上に前記トップリードを形成するように高温リフロー技術を用いる。
前記パッケージ体を形成するために前記加工された金属板をプラスチック内にパッケージングし、前記加工されたバンプの前記表面を露出させるために前記パッケージ体の前記上面をエッチングする工程と、
前記バンプの前記露出した表面上に溶融接合面を形成するために電気めっき処理を施し、前記溶融接合面上に半田ペーストを印刷するためにステンシル半田印刷技術用い、前記半田ペーストが前記パッケージ体の前記上面上に前記トップリードを形成するように高温リフロー技術を用いる。
前記バンプの前記表面を露出させるために前記バンプの前記表面を除く前記金属板の前記上面上に保護層を形成する工程を更に含む。
前記金属板上にチップ搭載及びワイヤ固定のために予め設定された厚さの金属層を電気めっきする電気めっき処理を施す工程を更に含む請求項1に記載の方法。
前記プラスチックパッケージ体は、前記金属板、前記コンポーネント、前記ボンドワイヤ、及び前記ボトムリードをプラスチック内にパッケージングして一体化させており、
前記コンポーネントは、前記ボンドワイヤに接続されているとともに前記パッケージ体の中で前記金属板上に溶融接合されており、
前記トップリードは、前記パッケージ体の上面上に露出しており、
前記ボトムリードは、前記パッケージ体の下面に露出している。
バンプの表面を露出させるため、バンプの表面を除く金属板の上面の上に保護膜を形成する工程。
予め設定された高さのバンプを成長させるため、バンプの表面を電気めっきする電気めっき処理を施す工程。
バンプの表面上に溶融接合面を形成するために電気めっき処理を施し、溶融接合面上に半田ペーストを印刷し、次いで、バンプを予め設定された高さにするために半田ペーストに金属棒を溶融接合する工程。
前記金属板上へのチップ搭載及びワイヤ固定のため予め設定された厚さの金属層を電気めっきするために電気めっき処理を施す工程。
パッケージ体を形成するため、プラスチック内に加工された金属板をパッケージングすべく保護膜を用いたパッケージング加工を施す工程と、トップリードを形成するため、パッケージ体の上面上に加工されたバンプの表面を露出させるべくプラスチックパッケージング後に保護膜を除去する工程。
パッケージ体を形成するためにプラスチック内に加工された金属をパッケージングし、加工されたバンプの表面を露出させるために該パッケージ体の上面をエッチングする工程と、
露出したバンプの表面上に溶融接合面を形成するため、電気めっき処理を施す工程と、該溶融接合面上に半田ボールを配置する工程と、及び該半田ボールがパッケージ体の上面のトップリードを形成するように高温リフロー技術を用いる工程。
パッケージ体を形成するためにプラスチック内に加工された金属をパッケージングし、加工されたバンプの表面を露出させるために該パッケージ体の上面をエッチングする工程と、
露出したバンプの表面上に溶融接合面を形成するために電気めっき処理を施し、該溶融接合面上に半田ペーストを印刷するためにステンシル半田印刷技術を用い、及び該半田ペーストがパッケージ体の上面上にトップリードを形成するように高温リフロー技術を用いる工程。
201.所望の溝を加工してボンドワイヤベンチ、コンポーネントベンチ、及びバンプを形成するため、金属板の上面をエッチングする。
プラスチックパッケージ体1004は、金属板1001、コンポーネント1002、ボンドワイヤ1003、トップリード1005、及びボトムリード1006をプラスチック内にパッケージングして一体となり、
コンポーネント1002はボンドワイヤ1003に接続されるとともに、パッケージ体内で金属板1001上に溶融接合され、及び、
トップリード1005はパッケージ体の上面上に露出され、ボトムリード1006はパッケージ体の下面上に露出される。
Claims (3)
- クワッドフラットノーリードパッケージ体をパッケージングする方法であって、
所望の溝を加工してボンドワイヤベンチ、コンポーネントベンチ、及びバンプを形成するために金属板の上面をエッチングする工程と、
前記バンプの表面を露出させるように、前記バンプの表面を除く前記金属板の前記上面上に保護層を形成する工程と、
予め設定された高さに到達するように前記バンプを加工し、前記コンポーネントベンチ上に部品を組み立て、前記部品と前記ボンドワイヤベンチとを接続する工程と、
パッケージ体を形成するためにプラスチック内に前記加工された金属板をパッケージングし、トップリードを形成するために前記パッケージ体の上面上に前記加工されたバンプの表面を露出させる工程と、
前記パッケージ体の下面をエッチングして、所望のボトムリードを加工し、クワッドフラットノーリードパッケージ体を得る工程と、を有し、
前記予め設定された高さに到達するように前記バンプを加工する工程は、前記予め設定された高さのバンプを形成するように前記バンプの表面を電気めっきする電気めっき処理を施すことを有する、
方法。 - 前記パッケージ体を形成するためにプラスチック内に前記加工された金属板をパッケージングし、トップリードを形成するために前記パッケージ体の上面上に前記加工されたバンプの表面を露出させる工程は、
前記パッケージ体を形成するため、前記加工された金属板をプラスチック内にパッケージングすべく保護膜を用いたパッケージング加工を施す工程と、前記トップリードを形成するため、前記パッケージ体の前記上面上に前記加工されたバンプの表面を露出させるべく、プラスチックパッケージングの後、前記保護膜を除去する工程か、又は
前記パッケージ体を形成するために前記加工された金属板をプラスチック内にパッケージングし、前記加工されたバンプの表面を露出させるために前記パッケージ体の前記上面をエッチングする工程と、前記バンプの該露出した表面上に溶融接合面を形成するために電気めっき処理を施し、前記溶融接合面上に半田ボールを搭載し、前記半田ボールが前記パッケージ体の前記上面上に前記トップリードを形成するように高温リフロー技術を用いる工程か、又は
前記パッケージ体を形成するために前記加工された金属板をプラスチック内にパッケージングし、前記加工されたバンプの表面を露出させるために前記パッケージ体の前記上面をエッチングする工程と、前記バンプの該露出した表面上に溶融接合面を形成するために電気めっき処理を施し、前記溶融接合面上に半田ペーストを印刷するためにステンシル半田印刷技術用い、前記半田ペーストが前記パッケージ体の前記上面上に前記トップリードを形成するように高温リフロー技術を用いる工程、を含む請求項1に記載の方法。 - 前記コンポーネントベンチ上に部品を組み立て、前記部品と前記ボンドワイヤベンチとを接続する工程の前に、
前記金属板上にチップ搭載及びワイヤ固定のために予め設定された厚さの金属層を電気めっきする電気めっき処理を施す工程を更に含む請求項1又は2に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210284822.8 | 2012-08-10 | ||
CN201210284822.8A CN102832139B (zh) | 2012-08-10 | 2012-08-10 | 四侧无引脚扁平封装体的封装方法及封装体 |
PCT/CN2013/074736 WO2014023113A1 (zh) | 2012-08-10 | 2013-04-25 | 四侧无引脚扁平封装体的封装方法及封装体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014525689A JP2014525689A (ja) | 2014-09-29 |
JP5881829B2 true JP5881829B2 (ja) | 2016-03-09 |
Family
ID=47335211
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014528850A Active JP5881829B2 (ja) | 2012-08-10 | 2013-04-25 | クワッドフラットノーリードパッケージ体をパッケージングする方法、及びパッケージ体 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9224620B2 (ja) |
EP (1) | EP2733727B1 (ja) |
JP (1) | JP5881829B2 (ja) |
CN (1) | CN102832139B (ja) |
WO (1) | WO2014023113A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102832139B (zh) * | 2012-08-10 | 2015-05-06 | 华为技术有限公司 | 四侧无引脚扁平封装体的封装方法及封装体 |
CN105205301B (zh) * | 2014-06-27 | 2019-01-18 | 中兴通讯股份有限公司 | Qfn封装焊点形态的预测方法和装置 |
CN105161425A (zh) * | 2015-07-30 | 2015-12-16 | 南通富士通微电子股份有限公司 | 半导体叠层封装方法 |
CN105097569A (zh) * | 2015-07-30 | 2015-11-25 | 南通富士通微电子股份有限公司 | 半导体叠层封装方法 |
CN105161424A (zh) * | 2015-07-30 | 2015-12-16 | 南通富士通微电子股份有限公司 | 半导体叠层封装方法 |
CN114093837B (zh) * | 2021-10-14 | 2023-06-13 | 广东气派科技有限公司 | exposed lead从顶部引出的QFN/LGA的封装结构及其制造方法 |
TWI814612B (zh) * | 2022-10-12 | 2023-09-01 | 創新服務股份有限公司 | 基板之電子元件植入方法及裝置 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7504716B2 (en) * | 2005-10-26 | 2009-03-17 | Texas Instruments Incorporated | Structure and method of molded QFN device suitable for miniaturization, multiple rows and stacking |
US9281218B2 (en) * | 2006-08-30 | 2016-03-08 | United Test And Assembly Center Ltd. | Method of producing a semiconductor package |
JP4533875B2 (ja) * | 2006-09-12 | 2010-09-01 | 株式会社三井ハイテック | 半導体装置およびこの半導体装置に使用するリードフレーム製品並びにこの半導体装置の製造方法 |
WO2008065896A1 (fr) * | 2006-11-28 | 2008-06-05 | Kyushu Institute Of Technology | Procédé de fabrication d'un dispositif semi-conducteur ayant une structure d'électrode à double face et dispositif semi-conducteur fabriqué par le procédé |
CN101325191B (zh) * | 2007-06-13 | 2010-09-29 | 南茂科技股份有限公司 | 芯片上具有图案的四方扁平无引脚封装方法 |
CN101325190A (zh) * | 2007-06-13 | 2008-12-17 | 南茂科技股份有限公司 | 导线架上具有图案的四方扁平无引脚封装结构 |
TW200924087A (en) * | 2007-11-19 | 2009-06-01 | Advanced Semiconductor Eng | Chip structure, substrate structure, chip package structure and process thereof |
CN101471307B (zh) * | 2007-12-29 | 2012-07-04 | 三星电子株式会社 | 半导体封装体及其制造方法 |
US20110042794A1 (en) * | 2008-05-19 | 2011-02-24 | Tung-Hsien Hsieh | Qfn semiconductor package and circuit board structure adapted for the same |
CN101764127B (zh) * | 2008-12-23 | 2012-01-04 | 日月光封装测试(上海)有限公司 | 无外引脚的半导体封装体及其堆迭构造 |
US8476775B2 (en) * | 2009-12-17 | 2013-07-02 | Stats Chippac Ltd. | Integrated circuit packaging system with embedded interconnect and method of manufacture thereof |
US20110163430A1 (en) * | 2010-01-06 | 2011-07-07 | Advanced Semiconductor Engineering, Inc. | Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof |
US8349658B2 (en) * | 2010-05-26 | 2013-01-08 | Stats Chippac, Ltd. | Semiconductor device and method of forming conductive posts and heat sink over semiconductor die using leadframe |
US8076184B1 (en) * | 2010-08-16 | 2011-12-13 | Stats Chippac, Ltd. | Semiconductor device and method of forming wafer-level multi-row etched leadframe with base leads and embedded semiconductor die |
US8969136B2 (en) * | 2011-03-25 | 2015-03-03 | Stats Chippac Ltd. | Integrated circuit packaging system for electromagnetic interference shielding and method of manufacture thereof |
CN102832139B (zh) * | 2012-08-10 | 2015-05-06 | 华为技术有限公司 | 四侧无引脚扁平封装体的封装方法及封装体 |
-
2012
- 2012-08-10 CN CN201210284822.8A patent/CN102832139B/zh active Active
-
2013
- 2013-04-25 EP EP13756799.6A patent/EP2733727B1/en active Active
- 2013-04-25 JP JP2014528850A patent/JP5881829B2/ja active Active
- 2013-04-25 WO PCT/CN2013/074736 patent/WO2014023113A1/zh active Application Filing
-
2014
- 2014-03-25 US US14/224,202 patent/US9224620B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20140203432A1 (en) | 2014-07-24 |
CN102832139B (zh) | 2015-05-06 |
EP2733727A1 (en) | 2014-05-21 |
JP2014525689A (ja) | 2014-09-29 |
WO2014023113A1 (zh) | 2014-02-13 |
EP2733727A4 (en) | 2014-08-27 |
EP2733727B1 (en) | 2016-08-24 |
CN102832139A (zh) | 2012-12-19 |
US9224620B2 (en) | 2015-12-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5881829B2 (ja) | クワッドフラットノーリードパッケージ体をパッケージングする方法、及びパッケージ体 | |
JP5417572B2 (ja) | チップ抵抗器とその製造方法 | |
JP4814196B2 (ja) | 回路基板 | |
US9392691B2 (en) | Multi-stacked electronic device with defect-free solder connection | |
JP4765098B2 (ja) | 半導体装置およびその製造方法 | |
JP2011171427A (ja) | 積層型半導体装置 | |
JP4557804B2 (ja) | 半導体装置及びその製造方法 | |
JP5058714B2 (ja) | 半導体装置及びその製造方法 | |
JP2015188004A (ja) | パッケージ、半導体装置及び半導体モジュール | |
JP2007243118A (ja) | 半導体装置 | |
JP6504762B2 (ja) | モジュールの製造方法 | |
JP5560713B2 (ja) | 電子部品の実装方法等 | |
JP2008294390A (ja) | モジュール構成 | |
CN104465427A (zh) | 封装结构及半导体工艺 | |
JP2009099816A (ja) | 半導体装置とその製造方法および半導体装置の実装方法 | |
JP2008270303A (ja) | 積層型半導体装置 | |
JP2008218552A (ja) | 電子部品の実装基板および実装方法 | |
JP7136681B2 (ja) | 電子制御装置 | |
CN113394179B (zh) | 具有多层载片结构的电子元件 | |
JP5387616B2 (ja) | 半導体装置、および半導体装置の製造方法 | |
JP4899962B2 (ja) | 電子デバイスの接続方法 | |
KR101891594B1 (ko) | 솔더일체형금속레이어, 이를 포함하는 솔더일체형pcb 및 솔더접합방법 | |
JP2008147427A (ja) | 電子部品装置及び電子部品の実装方法 | |
CN103165558A (zh) | 封装结构及其制造方法 | |
JP5845105B2 (ja) | 電子部品の実装用基板と電子部品を実装した基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150223 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150317 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150603 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160119 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160202 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5881829 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |