JP2007243118A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2007243118A
JP2007243118A JP2006067517A JP2006067517A JP2007243118A JP 2007243118 A JP2007243118 A JP 2007243118A JP 2006067517 A JP2006067517 A JP 2006067517A JP 2006067517 A JP2006067517 A JP 2006067517A JP 2007243118 A JP2007243118 A JP 2007243118A
Authority
JP
Japan
Prior art keywords
solder
semiconductor element
melting point
lead
surface portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006067517A
Other languages
English (en)
Inventor
Yoshinari Ikeda
良成 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Holdings Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Holdings Ltd filed Critical Fuji Electric Holdings Ltd
Priority to JP2006067517A priority Critical patent/JP2007243118A/ja
Publication of JP2007243118A publication Critical patent/JP2007243118A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83194Lateral distribution of the layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909Post-treatment of the layer connector or bonding area
    • H01L2224/83951Forming additional members, e.g. for reinforcing, fillet sealant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]

Abstract

【課題】鉛フリー半田で接合した半導体素子/絶縁基板間の半田接合部について、半田層に生じた熱劣化,亀裂を自己修復させてパワーサイクル耐性,信頼性の向上を図る。
【解決手段】絶縁基板2の銅回路パターン2bに半導体素子3を半田マウントした半導体装置において、半導体素子/銅回路パターン間の半田接合面域Aを半導体チップの中央部下に対応する中央面部Bと、該中央面部を取り囲む外周面部Cとに二分した上で、中央面部Bを融点が半導体素子3の最高保証温度以下(例えば、150℃)である鉛フリー半田8を選択して接合し、外周面部Cは融点が半導体素子3の最高保証温度よりも高い鉛フリー半田9にて接合するようにし、具体的には接合面域のパターンに合わせて裁断した鉛フリー半田8,9の板半田を挟んで絶縁基板,半導体素子を重ね合わせ、この状態で鉛フリー半田9の融点以上の温度でリフローし、中央,外周面部を同時に半田接合する。
【選択図】 図1

Description

本発明は、パワー用IGBTモジュールなどを対象とする半導体装置に関し、詳しくは絶縁基板/半導体素子,さらには半導体素子/配線部材の間を接合する鉛フリー半田の実装構造に係わる。
頭記したIGBTモジュールを例に、その従来構造を図2に示す。図において、1は放熱用銅ベース、2はセラミック板2aの上面,下面に銅回路パターン2b,銅箔2cを成層して銅ベース1に搭載した絶縁基板、3,4はIGBT,FWDの半導体素子、5は銅ベース1/絶縁基板の銅箔2c,および絶縁基板の銅回路パターン2b/半導体素子3,4の間を接合した半田接合層、6は銅ベース1の下面にサーマルコンパウンド7を挟んで伝熱的に接合し冷却体(ヒートシンク)であり、銅ベース1/銅箔2c,および銅回路パターン2b/半導体素子3,4の間を接合する半田材には板半田あるいはクリーム半田を使用し、リフロー法により接合して半田接合層5を形成している。なお、図2では半導体素子3の上面電極に接合した配線部材、モジュール外囲ケースなどは省略して描かれてない。
一方、最近では環境問題からSn−Pb系の半田の代替として鉛フリー半田が採用されるようになっており、前記のIGBTモジュール(パワーモジュール)に適用する半田材としては、現在知られている各種組成の鉛フリー半田の中でも、取りわけ接合性(半田濡れ性),機械的特性,伝熱抵抗などの面で比較的バランスがよく、かつ製品への実績もあるSn−Ag系の鉛フリー半田が多く使われている(例えば、非特許文献1参照)。
また、絶縁基板2に半田マウントした半導体素子3(IGBT)の上面電極に配線部材としてヒートスプレッダを兼ねたリードフレームを半田接合し、半導体素子3の発生熱をリードフレームに逃がして発熱密度の集中を防ぐようにした構造も知られている(例えば、特許文献1参照)。
両角,他2名,「パワー半導体モジュールにおける信頼性設計技術」,富士時報,富士電機株式会社,平成13年2月10日,第74巻,第2号,p145〜148 特開2005−116702号公報(第6頁、図5)
ところで、先記のようにSn−Ag系の鉛フリー半田にて半導体素子/絶縁基板間を接合した半導体モジュールについて、そのパワーサイクル寿命を明らかにするために行ったパワーサイクル試験(モジュールの実動作を模擬した断続通電試験)で半田接合部に発生した亀裂(欠陥)の進展形態を観察したところ、Pb系の半田とは亀裂発生の形態が異なりSn−Ag系の鉛フリー半田では、図3で表すように発熱密度が集中する半導体素子3の中央部下付近を起点としてほぼ同心円状に亀裂(符号Pで表す)が進展することが認められている。また、この亀裂の特徴は、半田層の厚さ方向に対して平行な縦割れ,または網目状を呈してSnの結晶粒界を選択的に進展している。このことから、Sn−Ag系の鉛フリー半田では熱劣化(組織変化)によって亀裂が進行するものと想定される(非特許文献1のp147参照)。
前記のように、半導体素子と絶縁基板との間をSn−Ag系の鉛フリー半田で接合した半導体装置では、実使用時のヒートサイクルにより半導体素子の中央部下付近の半田接合層が熱劣化(組織変化)して亀裂,割れが生じ、これが原因で半導体素子/絶縁基板間の熱抵抗が増加して半導体素子のジャンクション温度(Tj)が動作を保証する最高保証温度(最大定格)を超えるようになって素子機能がダウンするおそれがあり、このことが製品のパワーサイクル寿命を縮める要因になっている。
また、先記の特許文献1に開示されているパッケージ構造の半導体装置においても、半導体素子の上面電極とリードフレームとの間を鉛フリー半田にて接合した場合には、その半田接合部に前記と同様な熱劣化による亀裂発生の欠陥が発生する。
本発明は上記の点に鑑みなされたものであり、その目的は鉛フリー半田を適用した半導体素子/接合相手部材間の半田接合部について、実使用中に半導体素子の中央部付近を起点に発生する半田接合層の熱劣化,亀裂を巧みに自己修復させて、高いパワーサイクル耐性と信頼性の向上が図れるように改良した半導体装置を提供することにある。
上記目的を達成するために、本発明によれば、半導体素子を絶縁基板にマウントして電気配線を施した半導体装置で、半導体素子の裏面および上面電極と接合相手部材との間を鉛フリー半田により接合したものにおいて、
半導体素子の裏面電極と絶縁基板の回路パターンとの間の半田接合面域を、半導体素子の中央部下に対応する中央面部と該中央面部を取り囲む外周面部とに分けた上で、その中央面部には融点が半導体素子の最高保証温度以下である鉛フリー半田により接合し、外周面部には融点が半導体素子の最高保証温度よりも高い鉛フリー半田により接合するものとする(請求項1)。
また、半導体素子の上面電極とその電極面に積層して接合する配線部材との間の半田接合部についても、前記と同様に半田接合面域を中央面部と該中央面部を取り囲む外周面部とに二分した上で、その中央面部には融点が半導体素子の最高保証温度以下である鉛フリー半田で接合し、外周面部には融点が半導体素子の最高保証温度よりも高い鉛フリー半田で接合する(請求項2)。
ここで、前記接合面域の中央面部に適用する半田にはSn−Bi系またはSn−In系の低融点の鉛フリー半田を、外周面部に適用する半田にはSn−Ag系,Sn−Ag−Cu系,Sn−Cu系,Sn−Zn系,Sn−Sb系から選択した高融点の鉛フリー半田を用いるものとし(請求項3)、またその半田の形態としては、半田接合面域の中央面部,外周面部の各パターン形状に対応する板半田,もしくはクリーム半田を使用し、この半田を挟んで半導体素子と接合相手部材を重ねた上で高融点半田の融点以上の温度でリフロー接合するようにする(請求項4)。
前記構成のように、半導体素子と接合相手部材(絶縁基板,リードフレーム)との間の半田接合部について、その半田接合面域を中央面部と該中央面部を取り囲む外周面部とに二分した上で、その中央面部には融点が半導体素子の最高保証温度以下である鉛フリー半田で接合し、外周面部には融点が半導体素子の最高保証温度よりも高い鉛フリー半田で接合することにより、実使用時のヒートサイクルにより発生した半田接合層の熱劣化,亀裂が次記のような挙動で修復,再生される。
すなわち、パワーサイクルにより半導体素子の中央面部に対応する鉛フリー半田の接合層に亀裂が生じ、その亀裂の進展に伴い半田接合部の伝熱抵抗が増加して半導体素子のジャンクション温度(Tj)が最高保証温度付近まで上昇するようになると、中央面部の半田層(低融点の鉛フリー半田)は軟化,再溶融して半田組織に生じていた亀裂が消失する。そして、亀裂の消失により半田接合部の伝熱抵抗が当初の状態まで低下して半導体素子の温度が定常状態になると、一旦溶融した前記半田層は融点以下に戻って再凝固し、熱劣化,亀裂のない半田組織に再生されるようになる。
一方、半田接合面域の外周面部は高融点の鉛フリー半田で接合しているので、中央面部の半田層が再溶融した状態になっても、外周面部の半田は溶融することなく半導体素子/接合相手部材間を接合状態に保ち、同時にこの高融点の半田層が中央面部における低融点の半田層を周囲から封じ込めているので、再溶融した低融点の半田が半導体素子の外周側に漏出して濡れ広がる危惧は全くない。これにより半導体装置のパワーサイクル耐性,長期信頼性が大幅に向上する。
また、その半田接合工程では、前記接合面域の中央面部,外周面部のパターン形状に合わせて打ち抜き形成した板半田,あるいはクリーム半田を使用し、この半田を挟んで半導体素子と接合相手部材とを重ね合わせた上で高融点半田の融点以上の温度でリフロー接合することにより、同じリフロー工程で接合面域の中央面部および外周面部の半田接合を一括して同時に行えるようになる。
上記のように構成することにより、半田接合層の熱劣化,亀裂の進展を自己修復させてパワーサイクル寿命の長寿命化が図れる。
以下、本発明の実施の形態を図1(a)〜(c)に示す実施例に基づいて説明する。なお、図示実施例の図は半導体素子3の下面電極と絶縁基板2の銅回路パターン2bとの間の半田接合部について模式的に表している。
すなわち、銅回路パターン2bと半導体素子3の裏面電極との間の半田接合部において、図示実施例では接合面域Aを素子中央部の直下に対応する中央面部B(円形)と、該中央面部Bを取り囲む外周面部Cとに二分した上で、中央面部Bを融点が半導体素子3の最高保証温度(例えば、150℃)よりも低い鉛フリー半田8を選択して接合し、外周面部Cは融点が半導体素子3の最高保証温度よりも高い鉛フリー半田9にて接合する。
ここで、板半田を使用する場合には、図1(c)のように前記中央面部Bのパターン形状(円形)に合わせて裁断したSn−Bi系またはSn−In系の低融点(融点が150℃以下)の鉛フリー半田8と、外周輪郭を半導体素子3の外形(方形状)に合わせ、板面中央に前記中央面部Bの形状に対応した穴9aを打ち抜いて裁断したSn−Ag系,Sn−Ag−Cu系,Sn−Cu系,Sn−Zn系,Sn−Sb系から選択した高融点の鉛フリー半田9とを用意し、この板半田を図示のように内外に組合せて銅回路パターン2b上の所定位置に載せる。
一方、クリーム半田を使用する場合には、中央面部B,外周面部Cのパターン形状に対応したマスクを使ってクリーム半田を銅回路パターン2bに印刷する。なお、図示例では中央面部Bのパターン形状を円形としたが、これに限定されるものではなく、方形状あるいは多角形状としてもよい。
次に、前記のように回路パターン2bに配した鉛フリー半田8,9の上に半導体素子3を重ね合わせて保持した上で、この絶縁基板2,半導体素子3の仮組立体をリフロー炉に搬入し、高融点の鉛フリー半田9の融点を基準にした所定の炉内温度プロファイルでリフロー接合する。これにより、1回のリフロー工程で半導体素子の中央面部Bに配した低融点の鉛フリー半田8と外周面部Cに配した高融点の鉛フリー半田9のリフローが同時進行して、半導体素子3/銅回路パターン2bの間が半田接合される。なお、このリフロー工程では、低融点の鉛フリー半田8と高融点の鉛フリー半田9とが共に溶融状態となるため、その半田間の境界で半田組成の一部が拡散するようになるが、その拡散範囲に微小(高々150μm程度)であって接合強度,信頼性への影響は無視できることか確認されている。
また、実施例の図中には図示してないが、半導体素子3の上面電極にヒートスプレッダ,リードフレーム等の配線部材を半田接合する際にも、この半導体素子/配線部材間の接合面域を前記と同様に中央面部と外周面部に二分した上で、中央面部には融点が半導体素子の最高保証温度以下である鉛フリー半田で接合し、外周面部には融点が半導体素子の最高保証温度よりも高い鉛フリー半田で接合することにより、半田接合層の熱劣化,亀裂の進展を自己修復させてパワーサイクル寿命の長寿命化が図れる。
本発明の実施例による半導体素子/絶縁基板回路パターン間の半田接合部の模式図で、(a)は側視断面図、(b)は(a)の矢視X−X断面図、(c)は板半田を使用した場合の組合せパターンを表す図 本発明の実施対象となるIGBTモジュールの組立構造図 図2の半導体素子/絶縁基板間を接合したSn−Ag系の鉛フリー半田について、パワーサイクル試験により半田接合層に生じた亀裂の進展状況を模式的に表した図
符号の説明
2 絶縁基板
2b 銅回路パターン
3,4 半導体素子
5 半田接合層
8 低融点の鉛フリー半田
9 高融点の鉛フリー半田

Claims (4)

  1. 半導体素子を絶縁基板上にマウントして配線した半導体装置であって、半導体素子の裏面および上面電極と接合相手部材との間を鉛フリー半田により接合したものにおいて、
    半導体素子の裏面電極と絶縁基板の回路パターンとの間の半田接合面域を、半導体素子の中央部下に対応する中央面部と該中央面部を取り囲む外周面部とに分けた上で、その中央面部には融点が半導体素子の最高保証温度以下である鉛フリー半田で接合し、外周面部には融点が半導体素子の最高保証温度よりも高い鉛フリー半田で接合したことを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置において、半導体素子の上面電極とその電極面に接合する配線部材との間の半田接合面域を中央面部と該中央面部を取り囲む外周面部とに二分した上で、その中央面部には融点が半導体素子の最高保証温度以下である鉛フリー半田で接合し、外周面部には融点が半導体素子の最高保証温度よりも高い鉛フリー半田で接合したことを特徴とする半導体装置。
  3. 請求項1または2に記載の半導体装置において、接合面域の中央面部に適用する半田がSn−Bi系またはSn−In系の低融点の鉛フリー半田、外周面部に適用する半田がSn−Ag系,Sn−Ag−Cu系,Sn−Cu系,Sn−Zn系,Sn−Sb系から選択した高融点の鉛フリー半田であることを特徴とする半導体装置。
  4. 請求項1ないし3に記載の半導体装置において、低融点の鉛フリー半田および高融点の鉛フリー半田が、半田接合面域の中央面部,外周面部の各パターン形状に対応する板半田,もしくはクリーム半田であり、前記半田を挟んで半導体素子と接合相手部材を重ねた上で高融点半田の融点以上の温度でリフロー接合したことを特徴とする半導体装置。
JP2006067517A 2006-03-13 2006-03-13 半導体装置 Pending JP2007243118A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006067517A JP2007243118A (ja) 2006-03-13 2006-03-13 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006067517A JP2007243118A (ja) 2006-03-13 2006-03-13 半導体装置

Publications (1)

Publication Number Publication Date
JP2007243118A true JP2007243118A (ja) 2007-09-20

Family

ID=38588317

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006067517A Pending JP2007243118A (ja) 2006-03-13 2006-03-13 半導体装置

Country Status (1)

Country Link
JP (1) JP2007243118A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277335A (ja) * 2007-04-25 2008-11-13 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
CN105794094A (zh) * 2013-12-04 2016-07-20 三菱电机株式会社 半导体装置
WO2016132453A1 (ja) * 2015-02-17 2016-08-25 株式会社日立製作所 半導体装置
WO2016147252A1 (ja) * 2015-03-13 2016-09-22 株式会社日立製作所 半導体装置およびその製造方法
CN111373526A (zh) * 2017-11-28 2020-07-03 三菱电机株式会社 用于允许恢复电源模块的管芯的互连部的系统及方法
JPWO2019097790A1 (ja) * 2017-11-15 2020-10-08 パナソニックセミコンダクターソリューションズ株式会社 半導体モジュールおよびその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0242787A (ja) * 1988-08-02 1990-02-13 Nec Corp 電子デバイス用基板
JPH0347673A (ja) * 1989-07-17 1991-02-28 Hitachi Ltd 半田面接合方法およびそれを用いた半導体集積回路装置
JP2005254254A (ja) * 2004-03-09 2005-09-22 Toshiba Corp 無鉛はんだ、無鉛はんだの製造方法および電子部品
JP2006066716A (ja) * 2004-08-27 2006-03-09 Fuji Electric Holdings Co Ltd 半導体装置
JP2007109834A (ja) * 2005-10-13 2007-04-26 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0242787A (ja) * 1988-08-02 1990-02-13 Nec Corp 電子デバイス用基板
JPH0347673A (ja) * 1989-07-17 1991-02-28 Hitachi Ltd 半田面接合方法およびそれを用いた半導体集積回路装置
JP2005254254A (ja) * 2004-03-09 2005-09-22 Toshiba Corp 無鉛はんだ、無鉛はんだの製造方法および電子部品
JP2006066716A (ja) * 2004-08-27 2006-03-09 Fuji Electric Holdings Co Ltd 半導体装置
JP2007109834A (ja) * 2005-10-13 2007-04-26 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277335A (ja) * 2007-04-25 2008-11-13 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
CN105794094A (zh) * 2013-12-04 2016-07-20 三菱电机株式会社 半导体装置
CN105794094B (zh) * 2013-12-04 2018-09-28 三菱电机株式会社 半导体装置
WO2016132453A1 (ja) * 2015-02-17 2016-08-25 株式会社日立製作所 半導体装置
WO2016147252A1 (ja) * 2015-03-13 2016-09-22 株式会社日立製作所 半導体装置およびその製造方法
JPWO2019097790A1 (ja) * 2017-11-15 2020-10-08 パナソニックセミコンダクターソリューションズ株式会社 半導体モジュールおよびその製造方法
JP7201439B2 (ja) 2017-11-15 2023-01-10 ヌヴォトンテクノロジージャパン株式会社 半導体モジュールおよびその製造方法
CN111373526A (zh) * 2017-11-28 2020-07-03 三菱电机株式会社 用于允许恢复电源模块的管芯的互连部的系统及方法
CN111373526B (zh) * 2017-11-28 2023-08-11 三菱电机株式会社 用于允许恢复电源模块的管芯的互连部的系统及方法

Similar Documents

Publication Publication Date Title
JP4904767B2 (ja) 半導体装置
JP4817418B2 (ja) 回路装置の製造方法
KR20150133194A (ko) 접합체의 제조 방법 및 파워 모듈용 기판의 제조 방법
JP5881829B2 (ja) クワッドフラットノーリードパッケージ体をパッケージングする方法、及びパッケージ体
JP2005095977A (ja) 回路装置
JP4765098B2 (ja) 半導体装置およびその製造方法
JP2007243118A (ja) 半導体装置
JP2020109744A (ja) 保護素子用ヒューズ素子およびそれを利用した保護素子
JP2007281274A (ja) 半導体装置
JP4877046B2 (ja) 半導体装置およびその製造方法
JP5252024B2 (ja) 半導体装置
JP4557804B2 (ja) 半導体装置及びその製造方法
JP2009130117A (ja) 太陽電池セルおよび半導体装置連結体ならびにその接続配線
JP2006303392A (ja) プリント配線板と電子回路基板及びその製造方法
JP4211828B2 (ja) 実装構造体
JP2006303173A (ja) 回路基板デバイスおよびその製造方法
CN101119827B (zh) 用于具有不同基板的热可靠封装的方法和配置
JP2009283628A (ja) 半導体素子実装方法
JP4812429B2 (ja) 回路装置の製造方法
JP2004119944A (ja) 半導体モジュールおよび実装基板
JP2017168635A (ja) パワーモジュール用基板及びパワーモジュールの製造方法
JP2008091810A (ja) 半導体装置及び半導体パッケージ
JP2006041363A (ja) 樹脂封止型半導体装置
JP2007194495A (ja) チップ部品の製造方法
JP4457893B2 (ja) 基板接合構造の接合信頼性調査方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080204

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081211

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20081216

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20090219

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090501

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20091112

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20110422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110906

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111031

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111122