JP4904767B2 - 半導体装置 - Google Patents

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Description

本発明は、パワー用ＩＧＢＴモジュールなどを対象とする半導体装置に関し、詳しくは絶縁基板の回路パターン上にマウントした半導体チップの接合構造に係わる。
先ず、頭記のＩＧＢＴモジュールを例に、その組立構造を図４に示す。図において、１は放熱用銅ベース、２はセラミック板２ａの上面，下面に銅回路パターン２ｂ，銅箔２ｃを成層して銅ベース１に搭載した絶縁基板、３，４はＩＧＢＴ，ＦＷＤの半導体チップ、５は銅ベース１と絶縁基板２の裏面銅箔２ｃ，および絶縁基板２の回路パターン２ａと半導体チップ３，４との間を接合した半田接合層、６は銅ベース１の下面にサーマルコンパウンド７で伝熱的に接合し冷却体（ヒートシンク）である。なお、図２では配線リード、モジュールの外囲ケースなどは省略して描かれてない。
ここで、銅ベース１／絶縁基板２の裏面銅箔２ｃ，絶縁基板２の回路パターン２ａ／半導体チップ３，４を接合する半田材にはクリーム半田あるいは板半田を使用し、リフロー工程を経て半田接合層５を形成している。
一方、最近では環境問題からＳｎ−Ｐｂ系半田の代替として鉛成分を含まない鉛フリー半田が採用されるようになっており、前記のＩＧＢＴモジュール（パワーモジュール）に適用する半田材としては、現在知られている各種組成の鉛フリー半田の中でも取りわけ接合性（半田濡れ性），機械的特性，伝熱抵抗などの面で比較的バランスがよく、かつ製品への実績もあるＳｎ−Ａｇ系の鉛フリー半田が多く使われている（例えば、非特許文献１参照）。
また、鉛フリー半田として、Ｓｎ，ＡｇのほかにＮｉ，Ｃｕを添加した半田材を適用し、その半田材中に生成した金属間化合物の特性（高温強度）を有効に生かして半導体チップと半導体チップをマウントする放熱基板との間を接合するようにしたものも知られている（例えば、特許文献１参照）。
さらに、最近では半導体デバイスの製造技術分野でも金属ナノ粒子の量子サイズ効果による低温焼結現象および高い表面活性を利用した低温焼成形の導電性ペースト（以下、「ナノ金属ペースト」と称する）が開発，市販されており、このナノ金属ペーストを使って基板上に半導体チップを接合するなどの応用技術が提案されている（例えば、特許文献２）。
両角，他２名，「パワー半導体モジュールにおける信頼性設計技術」，冨士時報，富士電機株式会社，平成１３年２月１０日，第７４巻，第２号，p１４５〜１４８ 特開平１１−３４７７８５号公報 特開２００４−１３０３７１号公報
ところて、半導体チップ／絶縁基板の接合材にＳｎ−Ａｇ系の鉛フリー半田を適用した半導体モジュールについて、パワーサイクル試験（モジュールの実動作を模擬した断続通電試験）により半田接合部に発生した亀裂（欠陥）の進展形態を観察したところ、Ｓｎ−Ａｇ系の鉛フリー半田接合層には図５で表すように発熱密度が高い半導体チップ３の中央部下付近を起点としてほぼ同心円状に亀裂（符号Ａで表す）が進展することが認められた。また、この亀裂の特徴は、半田層の厚さ方向に平行な縦割れ，または網目状を呈してＳｎの結晶粒界を選択的に進展しており、このことからＳｎ−Ａｇ系の鉛フリー半田では熱劣化（組織変化）によって亀裂が進行するものと想定される（非特許文献１のｐ１４７参照）。
このように、半導体チップ／絶縁基板の接合にＳｎ−Ａｇ系の鉛フリー半田を適用して接合した半導体装置について、従来の接合構造では半導体チップの中央部下付近の半田接合層に熱劣化（組織変化）が発生して亀裂が生じるために、長期に亘り高い信頼性を確保することが難しい。
かかる点、例えば特許文献２に開示されている鉛フリー半田を適用し、その半田材中に生成した金属間化合物を半田層の全域に成長させて半導体チップ／回路パターン間を金属間化合物だけで接合するようにすれば、前記した半田層の熱劣化（組織変化）に起因して半導体チップの中央部下の接合層に亀裂が発生するのを防止できることが想定される。しかしながら、発明者が実験を通じて得た知見によれば、半導体チップ／絶縁基板の回路パターン間の接合面全域を全て半田材中に生成した金属間化合物で接合すると、半導体チップの中央部下の接合層に亀裂が発生するのを効果的に防止できるものの、外周側のフィレット部を起点として接合層の面方向に加わる剪断応力の作用方向に亀裂が発生，進展するのが認められた。これは、半導体チップ／絶縁基板の熱膨張係数差により熱サイクルで接合層に生じる熱応力（剪断応力）が半導体チップの中央部下よりもチップ外周のフィレット部付近に多く集中するのに対して、金属間化合物は半田層に比べて脆く、延性も低いために金属間化合物の接合層が疲労破壊して亀裂が発生するものと推測される。
また、半導体チップ／回路パターン間をナノ金属粒子で接合したパッケージについても、前記の金属間化合物による接合と同様に半導体チップ中央部下の亀裂発生を効果的に防止できるものの、半導体チップの外周縁を起点として接合層の外周部には剪断応力の作用方向に亀裂の発生が認められる。
本発明は上記の点に鑑みなされたものであり、その目的は半導体チップ／絶縁基板間の半田接合部について、半導体チップの中央部下付近の接合層に亀裂が発生するのを抑制し、併せて半導体チップ／絶縁基板間の伝熱性を向上させて高いパワーサイクル耐性と長期信頼性の向上が図れるように接合構造を改良した半導体装置を提供することにある。
上記目的は、本発明によれば、絶縁基板の回路パターン上にＳｎ−Ａｇ系半田を適用して半導体チップを半田マウントした半導体装置において、
下面にＮｉメッキされた半導体チップと、Ｃｕを含む回路パターンと、を備え、前記半導体チップと回路パターンとの間の半田接合面の半導体チップの中央部下に対応する中央面域に対応して、前記回路パターンに台形状の凸部が形成されており、前記半導体チップと回路パターンとの間に前記Ｓｎ−Ａｇ系半田を適用して半田層の厚さが５μｍ以下になるよう設定してリフローし、前記半導体チップの中央部と回路パターンの凸部との間がＳｎ−Ｎｉ化合物およびＳｎ−Ｃｕ化合物を含む金属間化合物で接合されている半導体装置により達成される。（請求項１）。
また、前記半導体チップと回路パターンとの間の前記中央面域を囲む外周面域において、前記Ｓｎ−Ａｇ系半田を適用して形成された半田層の厚さが、前記半導体チップの中央部と回路パターンの凸部との間に形成された半田層の厚さに比べて厚く、外周面域における半田層では前記金属間化合物の成長が一部に止まっている（請求項２）。
上記のように半導体チップ／回路パターン間の半田接合部について、チップ外周部に比べて通電に伴う発熱密度が大で高温となる半導体チップの中央部と向かい合う回路パターン上の部分に凸部を形成した上で、鉛フリー半田を適用して半導体チップ／回路パターン間を接合することにより、半導体チップの中央部下の半田接合層はチップ外周側に比べて厚さが薄く、したがってその部分の伝熱抵抗が小さくなって半導体チップからの放熱性も増す。これにより、半田接合層の中央面域については高温な温度上昇に伴う熱劣化（組織変化）が抑制されて該部分での亀裂発生を抑制できる。一方、熱膨張係数差に起因する剪断応力が集中する半田接合層の外周部には十分に厚い半田層が確保されているので、半田の塑性，延性を生かしてこの部分に作用する剪断応力を吸収緩和でき、その結果として半導体装置のパワーサイクル耐性，長期信頼性が向上する。
さらに、回路パターンの凸部／半導体チップ間の半田接合層の厚さを５μｍ以下に設定してリフローし、半導体チップの中央部と回路パターンの凸部との間をリフロー工程を含む熱履歴により生成した金属間化合物で接合するようにすれば、鉛フリー半田（Ｓｎ−Ａｇ系半田）の適用で従来問題となっていた半導体チップ中央部下の半田層に生じる熱劣化、およびその熱劣化に起因する亀裂の発生を防止しつつ、外周部側では層の厚い半田層が剪断応力に対する応力緩和層として有効に働き、これにより半導体装置の長期信頼性がより一層向上する。
以下、本発明の実施の形態を図１，図２，図３に示す各実施例に基づいて説明する。なお、図示実施例の図は半導体チップ３と絶縁基板２の回路パターン２ｂとの半田接合部を模式的に表しており、図中で図５に対応する部材には同じ符号を付している。
参考例１
図１（ａ），（ｂ）は本発明の参考例を示すものであり、半導体チップ３をマウントとする回路パターン２ａには、半導体チップ３の中央部下面と向かい合う面域に台形状の凸部２ｂ−１をエッチング加工，あるいはプレス加工により形成しておく。なお、凸部２ｂ−１の平面形状は図示のように円形とするほか、方形状あるいは多角形であってもよい。
そして、半導体チップ３／回路パターン２ｂ間の半田リフロー工程では、前記凸部２ｂ−１を含む回路パターン２ａ上の接合面域に鉛フリー半田（Ｓｎ−Ａｇ系半田）のクリーム半田を印刷するか、あるいは板半田を載せ、この半田の上に半導体チップ３を重ね合わせた上で、炉内に搬入してリフロー半田付けを行う。
これにより、半導体チップ３と回路パターン２ｂとの間には、図１（ａ）の断面図で表すように半導体チップ２の中央部下では層の厚さが薄く、外周域では層の厚さが厚い半田接合層５が形成される。
上記の接合構造によれば、通電に伴う発熱密度の高い半導体チップ３の中央部下では半田接合層５の厚さが薄くて熱抵抗が小さくなり、半導体チップ３から伝熱する熱の放熱性も高まって半田層に生じる熱劣化，および熱劣化に起因する半田接合層５の亀裂（図５参照）の発生が抑制される。一方、半田接合部の外周部では十分な厚さの半田接合層５が確保されているので、熱サイクルに伴いこの外周のフィレット部分に集中する剪断応力は厚い半田接合層５により効果的に吸収緩和される。その結果、半田接合部のパワーサイクル耐性，長期信頼性が向上する。
次に、先記参考例１をさらに発展させた本発明の請求項１に対応する実施例を図２に示す。この実施例では、先記参考例１で述べた回路パターン２ｂの凸部２ｂ−１／半導体チップ３間を接合する鉛フリー半田（Ｓｎ−Ａｇ系半田）の層厚さｄを５μｍ以下に縮小設定して半田リフローする。このリフロー工程でリフロー温度を約２５０℃，時間を約２分として半田接合を行うと、熱履歴により半導体チップ３（チップ下面はＮｉメッキされている）／半田の接合界面，および回路パターン２ｂ（Ｃｕ）／半田の接合界面に金属間化合物５ａ（Ｓｎ−Ｎｉ，Ｓｎ−Ｃｕ化合物）が生成し、その層厚さは２．５μｍ程度まで成長するようになる。これにより、回路パターン２ｂの凸部上面と半導体チップ３の中央部下面との間の領域が殆ど金属間化合物５ａだけで接合された状態となる。これにより、半導体チップ３の中央部下の半田接合層５に対する熱劣化，亀裂の発生をより効果的に抑制することができる。なお、半田リフローで金属間化合物５ａが十分に成長せずに半田層が残ったとしても、半導体装置の実使用時における熱履歴により金属間化合物５ａの成長が進んで半導体チップ３の中央部下の接合層が全て金属間化合物となる。
一方、前記凸部２ｂ−１の外周側接合部では、凸部２ｂ−１の上面域に比べて半田層が厚いので金属間化合物５ａの成長は半田接合層５の一部に止まる。したがって、実使用時の温度サイクルに伴い外周部に集中する熱応力（剪断応力）は、金属間化合物５ａに比べて延性の高い半田層で吸収緩和される。
参考例２
次に、本発明の参考例を図３に示す。この参考例では、回路パターン２ｂに形成した凸部２ｂ−１と半導体チップ３の中央部下面との接合にナノ金属ペーストを適用し、該接合部を囲む外周部の接合には鉛フリー半田を適用して接合している。
ここで、ナノ金属ペーストは、Ａｇ，Ｃｕなどの金属ナノ粒子，金属ナノ粒子が常温で凝集するのを抑制してナノ粒子を独立分散状態に保持する有機分散材（バインダ），加熱により有機分散材と反応して金属ナノ粒子を裸にする分散材捕捉材、および加熱により前記分散材と分散材捕捉材との反応物質を捕捉して揮散する揮発性有機成分（保護膜）を混合した組成であり、ペーストを加熱することによりバインダ−保護膜間で化学反応が進行してナノ金属粒子が裸の状態になり、その表面活性によりナノ金属粒子間，ナノ金属粒子／接合部の母材（回路パターン，半導体チップの金属メタライズ層）間で低温焼結が進行して最終的に金属同士で直接接合される。
そして、回路パターン２に半導体チップ３を接合する工程では、回路パターン２ｂの凸部２ｂ−１上面にナノ金属ペーストをスクリ−ン印刷法などにより均一厚さに塗布し、その外周側には鉛フリー半田（Ｓｎ−Ａｇ系半田）を凸部２ｂ−１の段差分を含めた厚さに塗布しておく。次いで、半導体チップ３を重ね合わせた状態で加熱（加熱温度：２００〜２５０℃程度）し、加圧力を加えることにより、図示のように半導体チップ３の中央部下面と回路パターン２ｂの凸部２ｂ−１との間がナノ金属粒子接合層８により、またその外周側が層の厚い半田接合層５で接合されるようになる。
この接合構造によれば、半導体チップ３の中央部と回路パターン２ｂの凸部２ｂ−１との間が伝熱抵抗の小さなナノ金属粒子接合層８を介して金属接合されるので、従来の半田接合構造で問題となっていた半導体チップ３の中央部下の半田接合層における熱劣化，亀裂の発生（図５参照）を防止し、また、その外周側は層厚の厚い半田接合層５で半導体チップ３／回路パターン２ｂ間が接合されるので、先記の実施例１と同様に熱サイクルでフィレット部に集中する熱応力（剪断応力）が効果的に吸収緩和される。これにより、半導体装置として長期信頼性がより一層向上する。
本発明の参考例１に対応する半導体チップ／回路パターン間の半田接合部の模式構造図で、（ａ）は断面側視図、（ｂ）は回路パターンの平面図 本発明の実施例１に対応する半導体チップ／回路パターン間の半田接合部の模式構造図 本発明の参考例２に対応する半導体チップ／回路パターン間の半田接合部の模式構造図 本発明の実施対象となるＩＧＢＴモジュールの組立構造図 図４において半導体チップ／回路パターン間を鉛フリー半田で接合した場合に半導体チップの中央部下の発生する半田接合層の熱劣化，亀裂発生の様子を表した模式図
１ 銅ベース
２ 絶縁基板
２ｂ 回路パターン
２ｂ−１ 凸部
３ 半導体チップ
５ 鉛フリー半田の半田接合層
５ａ 金属間化合物
８ ナノ金属粒子接合層

Claims (2)

  1. 絶縁基板の回路パターン上にＳｎ−Ａｇ系半田を適用して半導体チップを半田マウントした半導体装置において、
    下面にＮｉメッキされた半導体チップと、
    Ｃｕを含む回路パターンと、を備え、
    前記半導体チップと回路パターンとの間の半田接合面の半導体チップの中央部下に対応する中央面域に対応して、前記回路パターンに台形状の凸部が形成されており、
    前記半導体チップと回路パターンとの間に前記Ｓｎ−Ａｇ系半田を適用して半田層の厚さが５μｍ以下になるよう設定してリフローし、前記半導体チップの中央部と回路パターンの凸部との間がＳｎ−Ｎｉ化合物およびＳｎ−Ｃｕ化合物を含む金属間化合物で接合されていることを特徴とする半導体装置。
  2. 前記半導体チップと回路パターンとの間の前記中央面域を囲む外周面域において、前記Ｓｎ−Ａｇ系半田を適用して形成された半田層の厚さが、前記半導体チップの中央部と回路パターンの凸部との間に形成された半田層の厚さに比べて厚く、外周面域における半田層では前記金属間化合物の成長が一部に止まっていることを特徴とする請求項１記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9466632B2 (en) 2015-01-09 2016-10-11 Samsung Electronics Co., Ltd. Image sensor package and an image sensor module having the same

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201314A (ja) * 2006-01-30 2007-08-09 Toyota Central Res & Dev Lab Inc 半導体装置
JP4877046B2 (ja) * 2007-04-25 2012-02-15 富士電機株式会社 半導体装置およびその製造方法
JP5018250B2 (ja) * 2007-06-04 2012-09-05 富士電機株式会社 半導体装置およびその製造方法
JP4961398B2 (ja) * 2008-06-30 2012-06-27 株式会社日立製作所 半導体装置
JP2011054732A (ja) * 2009-09-01 2011-03-17 Toyota Motor Corp 半導体モジュール
JP5479181B2 (ja) * 2010-03-30 2014-04-23 株式会社豊田中央研究所 絶縁基板とその絶縁基板を有するモジュール
JP5659663B2 (ja) * 2010-09-28 2015-01-28 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP2013149695A (ja) * 2012-01-18 2013-08-01 Kobe Steel Ltd 熱伝導部材およびこれを備えた半導体装置
JP5968046B2 (ja) * 2012-04-26 2016-08-10 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2014154571A (ja) * 2013-02-05 2014-08-25 Nippon Steel & Sumikin Electronics Devices Inc パワーモジュール用基板
DE102013219642A1 (de) * 2013-09-27 2015-04-02 Siemens Aktiengesellschaft Verfahren zum Diffusionslöten unter Ausbildung einer Diffusionszone als Lötverbindung und elektronische Baugruppe mit einer solchen Lötverbindung
JP6265693B2 (ja) 2013-11-12 2018-01-24 三菱電機株式会社 半導体装置およびその製造方法
CN105814681B (zh) * 2013-11-29 2020-01-10 株式会社神户制钢所 底板以及具备底板的半导体装置
JP2018098219A (ja) * 2015-03-18 2018-06-21 株式会社日立製作所 半導体装置及びその製造方法。
WO2017077728A1 (ja) * 2015-11-05 2017-05-11 三菱電機株式会社 パワーモジュール及びパワーモジュールの製造方法
JP6917127B2 (ja) * 2016-08-23 2021-08-11 ローム株式会社 半導体装置及びパワーモジュール
JP6726821B2 (ja) * 2017-01-10 2020-07-22 株式会社デンソー 半導体装置の製造方法
DE112017007599T5 (de) 2017-06-02 2020-02-20 Mitsubishi Electric Corporation Halbleiterelement-Bondingplatine, Halbleitervorrichtung und Leistungsumwandlungsvorrichtung
DE102018131775A1 (de) * 2018-12-11 2020-06-18 Osram Opto Semiconductors Gmbh Elektronisches Bauelement und Verfahren zur Herstellung eines elektronischen Bauelements

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4471470B2 (ja) * 2000-07-25 2010-06-02 京セラ株式会社 半導体装置
JP2003142809A (ja) * 2001-11-05 2003-05-16 Denki Kagaku Kogyo Kk 金属ベース回路基板及びそれを用いたモジュール
JP2005064136A (ja) * 2003-08-08 2005-03-10 Sharp Corp 窒化物半導体レーザ装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9466632B2 (en) 2015-01-09 2016-10-11 Samsung Electronics Co., Ltd. Image sensor package and an image sensor module having the same

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