KR102527153B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조방법을 제공한다. 반도체 제조 방법은 캐리어 기판 상에 연결 기판을 제공하는 것; 상기 연결 기판 상에 제1 솔더볼을 형성하는 것; 상기 캐리어 기판 상에 반도체칩을 제공하는 것, 상기 반도체칩은 상기 연결 기판과 옆으로 이격 배치되고; 상기 연결 기판 및 상기 반도체칩 상에 몰딩막을 형성하여, 상기 제1 솔더볼을 덮는 것; 및 상기 몰딩막 내에 개구부를 형성하여, 상기 제1 솔더볼을 노출시키는 것을 포함할 수 있다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor packages and methods of manufacturing the same}
본 발명은 반도체 패키지 및 그 제조 방법, 보다 구체적으로 반도체 패키지의 솔더볼 및 그 형성 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 하나의 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다.
본 발명이 해결하고자 하는 일 과제는 높은 신뢰성을 갖는 반도체 패키지 및 그 제조방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 다른 과제는 간소화된 반도체 패키지의 제조방법을 제공하는 데에 있다.
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다. 본 발명에 따르면, 반도체 패키지의 제조 방법은 캐리어 기판 상에 연결 기판을 제공하는 것; 상기 연결 기판 상에 제1 솔더볼을 형성하는 것; 상기 캐리어 기판 상에 반도체칩을 제공하는 것, 상기 반도체칩은 상기 연결 기판과 이격되고; 상기 연결 기판 및 상기 반도체칩 상에 폴리머막을 형성하여, 상기 제1 솔더볼을 덮는 것; 및 상기 폴리머막 내에 개구부를 형성하여, 상기 제1 솔더볼을 노출시키는 것을 포함할 수 있다.
본 발명에 따르면, 반도체 패키지는 기판; 상기 기판 상에 배치되는 반도체칩; 상기 기판 상에서 상기 반도체칩과 이격된 연결 기판, 상기 연결 기판은 그 내부에 도전부를 포함하고; 상기 연결 기판 상에 제공되고, 상기 도전부와 전기적으로 연결되는 솔더볼; 상기 연결 기판 및 상기 반도체칩 상에 제공되며, 상기 솔더볼을 노출시키는 개구부를 갖는 폴리머막; 및 상기 솔더볼 내에 제공되며, 상기 폴리머막과 동일한 물질을 포함하는 폴리머 입자들을 포함할 수 있다.
본 발명에 따르면, 제1 솔더볼은 폴리머막 내의 개구부를 형성하기 이전에 형성될 수 있다. 제1 솔더볼의 낮은 녹는점으로 인해, 개구부의 형성 과정에서, 폴리머막의 잔여물이 제1 솔더볼 내로 유입되어, 폴리머 입자들을 형성할 수 있다. 폴리머막의 잔여물은 제1 솔더볼의 리플로우 공정에서, 제1 솔더볼 또는 연결 솔더 내로 더 유입될 수 있다. 폴리머 입자들은 제1 솔더볼 내에 분산되어 제공될 수 있다. 이에 따라, 폴리머 입자들이 제1 솔더볼의 전기적 특성에 영향을 미치지 않을 수 있다. 제1 솔더볼 상에 세정 공정이 수행되어, 폴리머막의 잔여물이 더 제거될 수 있다. 반도체 패키지는 향상된 신뢰성을 가질 수 있다.
도 1a는 실시예에 따른 제1 패키지를 도시한 평면도이다.
도 1b 내지 도 1f, 도 1h, 도 1i 및 도 1m는 실시예에 따른 반도체 패키지의 제조 과정을 설명하기 위한 단면도들이다.
도 1g 및 도 1h는 실시예에 따른 개구부의 형성 과정을 도시한 단면도들로, 도 1f의 Ⅱ영역을 확대 도시한 단면들에 대응된다.
도 1j는 도 1i의 Ⅱ영역을 확대한 단면이다.
도 1n은 도 1m의 Ⅱ영역을 확대한 단면이다.
도 2a는 실시예에 따른 제1 패키지를 도시한 평면도이다.
도 2b 내지 도 2g는 실시예에 따른 반도체 패키지의 제조 과정을 설명하기 위한 단면도들이다.
도 3a는 실시예에 따른 제1 패키지를 도시한 평면도이다.
도 3b는 도 3a의 Ⅳ-Ⅳ'선을 따라 자른 단면이다.
도 3c는 실시예에 따른 반도체 패키지를 도시한 단면도이다.
이하, 본 발명의 개념에 따른 반도체 패키지의 제조 방법을 설명한다.
도 1a는 실시예에 따른 제1 패키지를 도시한 평면도이다. 도 1b 내지 도 1f, 도 1i, 도 1k, 및 도 1m는 실시예에 따른 반도체 패키지의 제조 과정을 설명하기 위한 단면도들이다. 도 1b 내지 도 1f, 도 1i, 도 1k, 및 도 1m은 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면들에 대응된다. 도 1j 및 도 1n는 각각 도 1i 및 도 1m의 Ⅱ영역을 확대한 단면들이다.
도 1a 및 도 1b를 참조하면, 연결 기판(200)이 캐리어 기판(100) 상에 제공될 수 있다. 연결 기판(200)은 캐리어 접착층(110)에 의해 캐리어 기판(100) 상에 부착될 수 있다. 일 예로, 인쇄회로기판(PCB)이 연결 기판(200)으로 사용될 수 있다. 연결 기판(200)은 베이스층들(210) 및 상기 베이스층들(210) 내의 도전부(220)를 포함할 수 있다. 베이스층들(210)은 비전도성 물질을 포함할 수 있다. 예를 들어, 베이스층들(210)은 탄소함유물질(예를 들어, 그라파이트 또는 그래핀), 세라믹, 또는 폴리머(예를 들어, 나일론, 폴리카보네이트, 또는 고밀도 폴리에틸렌(high-density polyethylene, HDPE)을 포함할 수 있다. 도전부(220)는 제1 패드(221), 배선 패턴(222), 및 비아들(223)을 포함할 수 있다. 제1 패드(221)는 연결 기판(200)의 하면(200b) 상에 배치될 수 있다. 비아들(223)은 베이스층들(210)을 관통할 수 있다. 배선 패턴(222)은 베이스층들(210) 사이에 개재되며, 비아들(223)과 접속할 수 있다. 도전부(220)는 구리, 니켈, 알루미늄, 금, 은, 스테인레스 스틸, 또는 이들의 합금을 포함할 수 있다. 도전부(220)의 녹는점은 1100℃, 상세하게는 450℃보다 더 높을 수 있다.
솔더 패드(300)가 연결 기판(200)의 상면(200a) 상에 제공되며, 비아들(223) 중에서 어느 하나와 접속할 수 있다. 솔더 패드(300)는 구리, 니켈, 알루미늄, 금, 은, 스테인레스 스틸, 또는 이들의 합금을 포함할 수 있다. 솔더 패드(300)는 높은 녹는점을 가질 수 있다. 예를 들어, 솔더 패드(300)의 녹는점은 1100℃, 상세하게는 450℃보다 더 높을 수 있다.
마스크 패턴(150)이 연결 기판(200)의 상면(200a) 상에 형성될 수 있다. 연결 기판(200)은 솔더 패드(300)를 노출시키는 마스크 개구부(151)를 가질 수 있다.
제1 솔더볼(SB1)이 솔더 패드(300) 상에 형성되어, 도전부(220)와 전기적으로 연결될 수 있다. 예를 들어, 솔더 페이스트(미도시)가 마스크 개구부(151) 내의 솔더 패드(300) 상에 제공될 수 있다. 솔더 페이스트가 리플로우되어, 제1 솔더볼(SB1)이 마스크 개구부(151) 내의 솔더 패드(300) 상에 형성될 수 있다. 제1 솔더볼(SB1)은 도전부(220)의 녹는점 및 솔더 패드(300)의 녹는점보다 더 낮은 온도에서 형성될 수 있다. 예를 들어, 제1 솔더볼(SB1)은 450℃ 미만, 상세하게 170℃ 내지 230℃에서 형성될 수 있다. 이에 따라, 솔더 패드(300)는 제1 솔더볼(SB1)의 형성 과정에서 녹지 않고, 고체 상태일 수 있다. 제1 솔더볼(SB1)의 녹는점은 450℃ 미만, 상세하게 170℃ 내지 230℃일 수 있다. 제1 솔더볼(SB1)은 금속, 예를 들어, 주석(Sn), 납(Pb), 인듐(In), 또는 이들의 합금을 포함할 수 있다. 솔더 페이스트의 리플로우 이후, 제1 솔더볼(SB1)은 상온(약 15℃ 내지 25℃)에 제공되며, 고체 상태일 수 있다. 마스크 패턴(150)은 제거될 수 있다.
도 1a 및 도 1c를 참고하면, 연결 기판(200) 내에 홀(290)이 형성될 수 있다. 예를 들어, 연결 기판(200)의 일부가 제거되어, 홀(290)이 형성될 수 있다. 평면적 관점에서, 홀(290)은 연결 기판(200)의 센터 부분에 형성될 수 있다.
도 1a 및 도 1d를 참조하면, 제1 반도체칩(400) 및 제1 폴리머막(500)이 캐리어 기판(100) 상에 제공될 수 있다. 제1 반도체칩(400)은 연결 기판(200)의 홀(290) 내에 제공되며, 평면적 관점에서 연결 기판(200)에 의해 둘러싸일 수 있다. 제1 반도체칩(400)은 그 하면 상에 제공된 칩 패드(410)를 포함할 수 있다.
제1 폴리머막(500)이 연결 기판(200) 및 제1 반도체칩(400) 상에 형성되어, 제1 솔더볼(SB1)을 덮을 수 있다. 제1 폴리머막(500)은 연결 기판(200)과 제1 반도체칩(400) 사이의 갭에 제공될 수 있다. 제1 폴리머막(500)은 절연성 폴리머, 예를 들어, 에폭시계 폴리머를 포함할 수 있다. 제1 폴리머막(500)은 몰딩막일 수 있다. 일 예로, 폴리머 시트를 사용하여, 제1 폴리머막(500)이 제조될 수 있으나, 이에 제한되지 않는다. 이 후, 캐리어 기판(100) 및 캐리어 접착층(110)이 제거되어, 제1 반도체칩(400)의 하면 및 연결 기판(200)의 하면(200b)이 노출될 수 있다.
도 1a 및 도 1e를 참조하면, 절연 패턴들(610) 및 재배선부(621, 622)가 제1 반도체칩(400)의 하면 및 연결 기판(200)의 하면(200b) 상에 형성되어, 제1 기판(600)이 형성될 수 있다. 제1 기판(600)은 재배선 기판일 수 있다. 재배선부(621, 622)는 절연 패턴들(610) 사이의 도전 패턴(621) 및 절연 패턴들(610)을 관통하는 도전 비아(622)를 포함할 수 있다. 재배선부(621, 622)는 구리 또는 알루미늄을 포함할 수 있고, 1100℃, 상세하게는 450℃보다 더 높은 녹는점을 가질 수 있다. 재배선부(621, 622)는 제1 반도체칩(400)의 칩 패드(410) 및 연결 기판(200)의 제1 패드(221)와 접속할 수 있다. 보호층(630)이 제1 기판(600)의 하면 상에 형성될 수 있다. 보호층(630)은 절연물질을 포함할 수 있다. 일 예로, 보호층(630)은 제1 폴리머막(500)과 동일할 물질을 포함할 수 있다. 다른 예로, 보호층(630)은 생략될 수 있다. 재배선 기판이 제1 기판(600)으로 사용되므로, 제1 기판(600)은 얇은 두께를 가질 수 있다.
도 1a 및 도 1f를 참조하면, 개구부(550)가 제1 폴리머막(500) 내에 형성되어, 제1 솔더볼(SB1)을 노출시킬 수 있다. 예를 들어, 제1 폴리머막(500)이 드릴링 공정에 의해 제거되어, 개구부(550)를 형성할 수 있다. 일 예로, 상기 드릴링 공정은 레이저 드릴링에 의해 진행될 수 있다. 이하, 도 1g 및 도 1h를 참조하여, 개구부(550)의 형성에 대하여 보다 상세하게 설명한다.
도 1g 및 도 1h는 실시예에 따른 개구부의 형성 과정을 도시한 단면도들로, 도 1f의 Ⅱ영역을 확대 도시한 단면들에 대응된다.
도 1g를 참조하면, 제1 솔더볼(SB1)이 개구부(550)에 의해 공기 중에 노출되어, 산화막(700)이 제1 솔더볼(SB1) 상에 형성될 수 있다. 산화막(700)은 도 1d의 제1 폴리머막(500) 형성 이전 또는 개구부(550)의 형성 이후에 형성될 수 있다. 도시된 바와 달리, 산화막(700)은 제1 솔더볼(SB1) 및 제1 폴리머막(500) 사이에 더 개재될 수 있다. 산화막(700)의 형상 및 두께는 다양하게 변형될 수 있다. 개구부(550)의 형성 과정에서, 제거된 제1 폴리머막(500)의 일부가 제1 솔더볼(SB1) 상에 남아, 잔여물(501)을 형성할 수 있다. 잔여물(501)은 제1 솔더볼(SB1) 상에 제공되며, 산화막(700)을 덮을 수 있다. 다른 예로, 산화막(700)은 잔여물(501)과 제1 솔더볼(SB1) 사이에 개재되지 않을 수 있다. 잔여물(501)의 형상은 다양할 수 있다. 잔여물(501)은 제1 폴리머막(500)과 동일한 물질을 포함할 수 있다.
도 1f에서 개구부(550)가 형성된 이후 제1 솔더볼(SB1)이 형성되면, 개구부(550)는 솔더 패드(300)을 노출시키고, 제1 폴리머막(500)의 잔여물이 솔더 패드(300) 상에 제공될 수 있다. 솔더 패드(300)는 높은 녹는점을 가져, 상기 드릴링 공정에서 발생하는 열 의해 녹지 않을 수 있다. 따라서, 제1 폴리머막(500)의 잔여물은 솔더 패드(300)를 덮는 막(미도시)을 형성할 수 있다. 이 경우, 제1 솔더볼(SB1)은 제1 폴리머막(500)의 잔여물 상에 형성될 수 있다. 제1 솔더볼(SB1)의 형성은 솔더 패드(300)의 녹는점보다 더 낮은 온도에서 수행되므로, 제1 폴리머막(500)의 잔여물은 솔더 패드(300) 및 제1 솔더볼(SB1) 사이에 남아 있을 수 있다. 이에 따라, 솔더 패드(300) 및 제1 솔더볼(SB1) 사이의 전기적 특성이 저하될 수 있다. 솔더 패드(300) 상에 제1 폴리머막(500)의 잔여물 제거 공정이 수행되면, 반도체 패키지의 공정 수가 증가할 수 있다. 더불어, 상기 제1 폴리머막(500)의 잔여물 제거 공정에서 솔더 패드(300) 또는 제1 폴리머막(500)이 손상될 수 잇다.
실시예들에 따르면, 제1 솔더볼(SB1)이 형성된 후, 개구부(550)가 형성되므로, 잔여물(501)은 솔더 패드(300) 상에 형성되지 않을 수 있다. 이에 따라, 제1 솔더볼(SB1)는 솔더 패드(300)와 양호하게 접속할 수 있다.
도 1g 및 도 1h를 차례로 참조하면, 상기 드릴링 공정에서 열이 발생할 수 있다. 상기 열은 제1 솔더볼(SB1)로 전달될 수 있다. 제1 솔더볼(SB1)은 비교적 낮은 녹는점을 가져, 제1 솔더볼(SB1)의 적어도 일부가 상기 열에 의해 녹을 수 있다. 예를 들어, 제1 솔더볼(SB1)의 상부가 녹아, 제1 솔더볼(SB1)의 상부는 액체 상태일 수 있다. 도 1g에서 화살표로 표시한 바와 같이 잔여물(501)이 제1 솔더볼(SB1) 내로 유입되어, 도 1h의 폴리머 입자들(502)을 형성할 수 있다. 산화막(700)은 잔여물(501)의 유입에 영향을 미치지 않을 수 있다. 폴리머 입자들(502)은 제1 솔더볼(SB1) 내에 분산되어 제공될 수 있다. 폴리머 입자들(502)은 원형 또는 타원형 등 다양한 형상을 가질 수 있다. 예를 들어, 폴리머 입자들(502)은 2μm미만, 상세하게, 1 μm미만의 평균 직경을 가질 수 있다. 드릴링 공정 이후, 제1 솔더볼(SB1)은 상온에 제공되며, 융융되었던 제1 솔더볼(SB1)의 일부는 고체 상태로 될 수 있다. 이 때, 솔더볼(SB1) 내로 유입되지 않은 잔여물(501)의 일부는 제1 솔더볼(SB1) 상에 남아 있을 수 있다. 다른 예로, 잔여물(501)은 제1 솔더볼(SB1) 상에 남아있지 않을 수 있다.
다시 도 1f를 참조하면, 외부 단자들(650)이 제1 기판(600)의 하면 상에 형성될 수 있다. 예를 들어, 하부 개구부들(631)이 보호층(630) 내에 형성되어, 재배선부(621, 622)를 노출시킬 수 있다. 외부 단자들(650)은 하부 개구부들(631) 내에 형성되어, 재배선부(621, 622)와 접속할 수 있다. 외부 단자(650)는 금속을 포함하며, 솔더볼의 형상을 가질 수 있다. 외부 단자들(650)은 재배선부(621, 622) 및 도전부(220)에 의해 제1 솔더볼(SB1)과 전기적으로 연결될 수 있다. 외부 단자들(650)은 제1 솔더볼(SB1)과 제3 방향(D3)으로 정렬되지 않을 수 있다. 외부 단자들(650)의 개수는 솔더 패드(300)의 개수와 다를 수 있다. 지금까지 설명한 예에 의해, 제1 패키지(10)의 제조가 완성될 수 있다. 제1 패키지(10)는 웨이퍼 레벨로 제조될 수 있다.
도 1a, 도 1i, 및 도 1j를 참조하면, 세정 공정이 제1 솔더볼(SB1) 상에 수행되어, 산화막(700)이 제거될 수 있다. 세정 공정은 플럭스 용액을 사용하여 수행될 수 있다. 일 예로, 플럭스 용액은 할로겐 원소를 포함할 수 있다. 이 때, 잔여물(501)이 산화막(700)과 함께 제거될 수 있다. 잔여물(501)을 제거하기 위한 별도의 공정이 수행되지 않아, 제1 패키지(10)의 제조가 간소화될 수 있다. 세정 공정 이후, 잔여물(501)의 일부가 제거되지 않고, 제1 솔더볼(SB1) 상에 남아 있을 수 있다. 다른 예로, 세정 공정 후, 잔여물(501)은 제1 솔더볼(SB1) 상에 남아있지 않을 수 있다.
도 1k 및 도 1l를 참조하면, 제2 패키지(20)가 제1 패키지(10) 상에 제공될 수 있다. 제2 패키지(20)는 제2 기판(800), 제2 반도체칩(810), 및 몰딩막(820)을 포함할 수 있다. 제2 기판(800)은 인쇄회로기판 또는 재배선 기판일 수 있다. 제2 반도체칩(810)은 제2 기판(800) 상에 배치되며, 본딩 외어어(811)에 의해 제2 기판(800)과 전기적으로 연결될 수 있다. 제2 반도체칩(810)의 개수, 실장 방법, 및 배치는 다양할 수 있다. 제2 솔더볼(SB2)이 제2 기판(800)의 하면 상에 제공될 수 있다. 제2 솔더볼(SB2)은 제2 반도체칩(810)과 전기적으로 연결될 수 있다. 제2 기판(800) 내의 점선은 제2 기판(800)의 전기적 연결의 일 예를 간략하게 도시한 것이다. 제2 솔더볼(SB2)이 제1 솔더볼(SB1)과 정렬되도록, 제2 패키지(20)가 제1 패키지(10) 상에 배치될 수 있다.
도 1m 및 도 1n을 도 1l과 함께 참조하면, 리플로우 공정에 의해 제2 솔더볼(SB2)이 제1 솔더볼(SB1)과 접속하여, 연결 솔더(SB)가 형성될 수 있다. 연결 솔더(SB)는 솔더 패드(300) 및 제2 기판(800) 사이에 형성될 수 있다. 상기 리플로우 공정은 제2 솔더볼(SB2)의 녹는점 및 제1 솔더볼(SB1)의 녹는점과 동일하거나 더 높고, 도전부(220) 및 솔더 패드(300)의 녹는점보다 더 낮은 온도에서 진행될 수 있다. 예를 들어, 리플로우 공정은 대략 450℃ 이하, 상세하게, 170℃ 내지 230℃의 온도에서 진행될 수 있다. 도전부(220) 및 솔더 패드(300)는 상기 리플로우 공정에서 녹지 않을 수 있다. 즉, 도전부(220) 및 솔더 패드(300)는 상기 리플로우 공정에서 손상되지 않을 수 있다.
리플로우 공정에서 잔여물(501)이 제1 솔더볼(SB1) 상에 일부 남아있더라도, 도 1g 및 도 1l에 도시된 바와 같이 잔여물(501)이 연결 솔더(SB) 내로 유입되어, 폴리머 입자들(502)을 형성할 수 있다. 폴리머 입자들(502)은 연결 솔더(SB) 내에 분산되어 제공되므로, 연결 솔더(SB)의 전기적 특성에 영향을 미치지 않을 수 있다. 이에 따라, 제2 패키지(20)가 연결 솔더(SB)를 통해 제1 패키지(10)와 양호하게 전기적으로 연결될 수 있다. 반도체 패키지(1)는 향상된 신뢰성을 가질 수 있다. 실시예에 따르면, 상기 리플로우 공정 이전에, 도 1i 및 도 1j의 세정 공정이 수행되어, 리플로우 공정에서 남아 있는 잔여물(501)이 더 감소될 수 있다. 이에 따라, 제2 솔더볼(SB2)이 제1 솔더볼(SB1)과 더 양호하게 접속하며, 반도체 패키지(1)의 신뢰성이 더욱 향상될 수 있다.
도 2a는 실시예에 따른 제1 패키지를 도시한 평면도이다. 도 2b 내지 도 2g는 실시예에 따른 반도체 패키지의 제조 과정을 설명하기 위한 단면도들이다. 도 2b 내지 도 2e는 도 1a의 Ⅲ-Ⅲ'선을 따라 자른 단면들에 대응된다, 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a 및 도 2b를 참조하면, 연결 기판(200), 제1 반도체칩(400), 및 제1 폴리머막(500)이 캐리어 기판(100) 상에 제공될 수 있다. 연결 기판(200), 제1 반도체칩(400), 및 제1 폴리머막(500)은 도 1b 내지 도 1d에서 설명한 바와 같이 제조될 수 있다. 다만, 제1 솔더볼들(SB1)은 형성되지 않을 수 있다. 복수의 제2 패드들(240)이 연결 기판(200)의 상면(200a) 상에 제공되어, 비아들(223)과 전기적으로 연결될 수 있다. 제1 폴리머막(500)은 연결 기판(200) 및 제1 반도체칩(400) 상에 형성될 수 있다.
연결 비아들(900)이 제1 폴리머막(500) 내에 형성될 수 있다. 연결 비아들(900)은 제2 패드들(240) 상에 배치되며, 제2 패드들(240)과 접속할 수 있다. 연결 비아들(900)은 구리, 니켈, 알루미늄, 금, 은, 스테인레스 스틸, 또는 이들의 합금을 포함할 수 있다. 연결 비아들(900)은 1100℃, 상세하게는 450℃ 보다 더 높은 녹는점을 가질 수 있다.
연결 패턴들(910) 및 복수의 솔더 패드들(300')이 제1 폴리머막(500) 상에 형성될 수 있다. 연결 패턴들(910)은 제1 폴리머막(500)의 상면을 따라 연장되며, 연결 비아들(900) 및 솔더 패드들(300')과 전기적으로 연결될 수 있다. 솔더 패드들(300')은 연결 패턴들(910)을 통해 연결 비아들(900)과 전기적으로 연결될 수 있다. 솔더 패드들(300') 중 적어도 하나는 중 그와 전기적으로 연결된 도전부(220)와 제3 방향(D3)으로 정렬되지 않을 수 있다. 이 때, 제1 방향(D1) 및 제2 방향(D2)은 연결 기판(200)의 하면(200b)과 평행하고, 서로 교차할 수 있다. 제3 방향(D3)는 제1 방향(D1) 및 제2 방향(D2)에 수직할 수 있다. 솔더 패드들(300')은 연결 기판(200) 상에 뿐만 아니라, 제1 반도체칩(400) 상에 형성될 수 있다. 연결 패턴들(910)이 제공되어, 솔더 패드들(300')의 배치 자유도가 증가될 수 있다. 솔더 패드들(300') 및 연결 패턴들(910)은 구리, 니켈, 알루미늄, 금, 은, 스테인레스 스틸, 또는 이들의 합금을 포함할 수 있다. 솔더 패드들(300')의 녹는점 및 연결 패턴들(910)의 녹는점은 1000℃, 상세하게는 450 ℃보다 더 높을 수 있다.
제1 솔더볼(SB1)은 복수로 제공될 수 있다. 제1 솔더볼들(SB1)이 솔더 패드들(300') 상에 형성될 수 있다. 제1 솔더볼들(SB1)은 앞서 도 1b에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 제1 솔더볼들(SB1)의 녹는점 및 물질은 도 1b의 예에서 설명한 바와 동일할 수 있다. 제1 솔더볼들(SB1)은 솔더 패드들(300')과 각각 전기적으로 연결될 수 있다. 제1 솔더볼들(SB1)은 연결 기판(200) 상에 뿐만 아니라, 제1 반도체칩(400) 상에 형성될 수 있다.
도 2a 및 도 2c를 참고하면, 제2 폴리머막(510)이 제1 폴리머막(500) 상에 형성되어, 제1 솔더볼들(SB1) 및 연결 패턴들(910)을 덮을 수 있다. 제2 폴리머막(510)은 절연성 폴리머, 예를 들어, 에폭시계 폴리머를 포함할 수 있다. 제2 폴리머막(510)은 몰딩막일 수 있으나, 이에 제한되지 않는다. 이 후, 캐리어 기판(100) 및 캐리어 접착층(110)이 제거되어, 제1 반도체칩(400)의 하면 및 연결 기판(200)의 하면(200b)이 노출될 수 있다.
도 2a 및 도 2d를 참조하면, 절연 패턴들(610) 및 재배선부(621, 622)가 제1 반도체칩(400)의 하면 및 연결 기판(200)의 하면(200b) 상에 형성되어, 제1 기판(600)이 제조될 수 있다. 보호층(630)이 제1 기판(600)의 하면 상에 형성될 수 있다. 다른 예로, 보호층(630)은 형성되지 않을 수 있다.
도 2a 및 도 2e 도 1g 및 도 1h와 함께 참조하면, 복수의 개구부들(550')이 드릴링 공정(예를 들어, 레이저 드릴링)에 의해 제2 폴리머막(510) 내에 형성될 수 있다. 개구부들(550')은 제1 솔더볼들(SB1)을 각각 노출시킬 수 있다. 제2 폴리머막(510)의 제거 과정에서, 제2 폴리머막(510)의 잔여물들(501')이 제1 솔더볼들(SB1) 상에 제공될 수 있다. 드릴링 공정에서 발생하는 열에 의해, 제1 솔더볼들(SB1)이 녹을 수 있다. 잔여물들(501')은 제1 솔더볼들(SB1) 내로 유입되어, 폴리머 입자들(502')을 형성할 수 있다. 드릴링 공정 후, 잔여물들(501')의 일부는 제1 솔더볼들(SB1) 상에 남아 있을 수 있다. 외부 단자들(650)이 제1 기판(600)의 하면 상에 형성되어, 제1 패키지(11)가 제조될 수 있다.
도 2a 및 도 2f를 도 1j와 함께 참조하면, 세정 공정이 제1 솔더볼들(SB1) 상에 수행되어, 잔여물들(501')이 제거될 수 있다. 이 때, 제1 솔더볼들(SB1)의 산화막(도 1h에서 700)이 잔여물들(501')과 함께 제거될 수 있다. 잔여물들(501')의 일부는 제거되지 않고 남아 있을 수 있다.
도 2a 및 도 2g를 참조하면, 제2 솔더볼들(SB2)이 제1 솔더볼들(SB1)과 정렬되도록, 제2 패키지(21)가 제1 패키지(11) 상에 배치될 수 있다. 제1 솔더볼들(SB1)이 제1 반도체칩(400) 상에 배치되어, 제2 솔더볼들(SB2) 및 제2 기판(800) 내의 회로 패턴(미도시)의 배치 자유도가 증가될 수 있다.
제2 반도체칩(810)은 범프(812)에 의해 플립칩 실장될 수 있다. 다른 예로, 제2 반도체칩(810)은 직접 본딩될 수 있다. 예를 들어, 범프(812)가 생략되고, 제2 반도체칩(810)의 칩 패드들(813)이 제2 기판(800)의 상면 상의 패드들(803)과 직접 접촉할 수 있다. 제3 반도체칩(815)이 제2 반도체칩(810) 상에 적층될 수 있으며, 제2 반도체칩(810) 내의 관통 비아들(814)를 통해 제2 기판(800)과 전기적으로 연결될 수 있다. 그러나, 반도체칩들(810, 815)의 개수, 배치, 및 실장 방법은 다양하게 변형될 수 있다.
도 2a 및 도 2h를 참조하면, 리플로우 공정에 의해 제2 솔더볼들(SB2)이 제1 솔더볼들(SB1)과 접속하여, 복수의 연결 솔더들(SB)이 형성될 수 있다. 잔여물들(도 1g에서 511)이 제1 솔더볼들(SB1) 상에 일부 남아있더라도, 잔여물들(501')은 도 1n에서 설명한 바와 같이, 리플로우 공정에서 연결 솔더(SB) 내로 유입되어, 폴리머 입자들(502')을 형성할 수 있다. 이에 따라, 폴리머 입자들(502')은 연결 솔더들(SB) 내에 분산되어 제공되어, 반도체 패키지(2)의 전기적 특성이 폴리머 입자들(502')에 의해 저하되지 않을 수 있다.
도 3a는 실시예에 따른 제1 패키지를 도시한 평면도이다. 도 3b는 도 3a의 Ⅳ-Ⅳ'선을 따라 자른 단면이다.
도 3a 및 도 3b를 참조하면, 제1 패키지(12)는 제1 기판(600), 연결 기판(201), 제1 반도체칩(400), 제1 폴리머막(500), 솔더 패드들(300), 및 제1 솔더볼들(SB1)을 포함할 수 있다. 제1 기판(600), 제1 반도체칩(400), 제1 폴리머막(500), 솔더 패드들(300), 및 제1 솔더볼들(SB1)은 앞서 도 1b 내지 1f에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다.
연결 기판(201)은 복수로 제공될 수 있다. 도 3a에 도시된 바와 같이, 연결 기판들(201)은 제1 반도체칩(400)을 둘러쌀 수 있다. 도 3b와 같이, 연결 기판들(201) 각각은 베이스층(210) 및 도전부(220)를 포함할 수 있다. 도 1a 및 도 1f의 연결 기판(201)과 달리, 베이스층(210)은 단수로 제공되며, 배선 패턴들(222)은 생략될 수 있다. 비아들(223)은 베이스층(210)을 관통하며, 제1 패드들(221) 및 솔더 패드들(300)과 각각 직접 접속할 수 있다.
폴리머 입자들(502)이 제1 솔더볼들(SB1)의 내에 제공될 수 있다. 도 1h에서 설명한 바와 같이, 폴리머 입자들(502)은 개구부들(550)의 형성 과정에서 형성된 제1 폴리머막(500)의 잔여물일 수 있다. 폴리머 입자들(502)은 제1 폴리머막(500)과 동일한 물질을 포함할 수 있다. 잔여물(501)이 제1 솔더볼들(SB1) 상에 제공될 수 있다. 다른 예로, 잔여물(501)은 제공되지 않을 수 있다. .
도 3c는 실시예에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3c를 참조하면, 제2 패키지(20)가 도 3a 및 도 3b의 제1 패키지(12) 상에 실장되어, 반도체 패키지(3)가 제조될 수 있다. 제2 패키지(20)는 도 1k 및 도 1n에서 설명한 바와 실질적으로 동일한 방법에 의해 제1 패키지(12) 상에 실장될 수 있다. 예를 들어, 리플로우 공정에 의해 제2 솔더볼들(SB2)이 제1 솔더볼들(SB1)과 접속하여, 연결 솔더(SB)가 형성될 수 있다. 제2 패키지(20)의 실장 이전에, 세정 공정이 제1 솔더볼들(SB1) 상에 수행되어, 잔여물(501)이 제거될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 캐리어 기판 상에 연결 기판을 제공하는 것;
    상기 연결 기판 상에 제1 솔더볼을 형성하는 것;
    상기 캐리어 기판 상에 반도체칩을 제공하는 것, 상기 반도체칩은 상기 연결 기판과 이격되고;
    상기 연결 기판 및 상기 반도체칩 상에 폴리머막을 형성하여, 상기 제1 솔더볼을 덮는 것;
    상기 폴리머막 내에 개구부를 형성하여, 상기 제1 솔더볼을 노출시키는 것; 및
    상기 제1 솔더볼 내에 폴리머 입자들을 형성하는 것을 포함하되, 상기 폴리머 입자들은 상기 폴리머막과 동일한 물질을 포함하는 반도체 패키지 제조방법.
  2. 제 1항에 있어서,
    상기 연결 기판 상에 솔더 패드를 형성하는 것을 더 포함하되,
    상기 제1 솔더볼은 상기 솔더 패드 상에서 상기 솔더 패드와 접속하고, 상기 솔더 패드보다 더 낮은 녹는점을 갖는 반도체 패키지 제조방법.
  3. 삭제
  4. 제 1항에 있어서.
    상기 폴리머 입자들은 상기 개구부를 형성하는 동안 형성되는 반도체 패키지 제조방법.
  5. 제 1항에 있어서,
    제2 솔더볼을 포함하는 상부 패키지를 상기 폴리머막 상에 더 제공하는 것; 및
    상기 제1 솔더볼 및 상기 제2 솔더볼을 리플로우하는 것을 더 포함하는 반도체 패키지 제조방법.
  6. 제 5항에 있어서,
    상기 개구부를 형성하는 동안, 상기 제1 솔더볼 상에 상기 폴리머막의 잔여물이 제공되고,
    상기 리플로우하는 것 이전에, 상기 제1 솔더볼을 플럭스 용액을 사용하여 세정하여, 상기 폴리머막의 상기 잔여물을 제거하는 것을 더 포함하는 반도체 패키지 제조방법.
  7. 제 1항에 있어서,
    상기 연결 기판은 베이스층들 및 상기 베이스층들 내의 도전부를 포함하며, 상기 제1 솔더볼은 상기 도전부와 전기적으로 연결되는 반도체 패키지 제조 방법.
  8. 기판;
    상기 기판 상에 배치되는 반도체칩;
    상기 기판 상에서 상기 반도체칩과 이격된 연결 기판, 상기 연결 기판은 그 내부에 도전부를 포함하고;
    상기 연결 기판 상에 제공되고, 상기 도전부와 전기적으로 연결되는 솔더볼;
    상기 연결 기판 및 상기 반도체칩 상에 제공되며, 상기 솔더볼을 노출시키는 개구부를 갖는 폴리머막; 및
    상기 솔더볼 내에 제공되며, 상기 폴리머막과 동일한 물질을 포함하는 폴리머 입자들을 포함하는 반도체 패키지.
  9. 제 8항에 있어서,
    상기 연결 기판 및 상기 솔더볼 사이에 제공되는 솔더 패드를 더 포함하되,
    상기 솔더볼은 상기 솔더 패드보다 더 낮은 녹는점을 갖는 반도체 패키지.
  10. 제 8항에 있어서,
    상기 솔더볼 상에 제공되고, 상기 폴리머막과 동일한 물질을 포함하는 잔여물을 더 포함하는 반도체 패키지.
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