TWI529881B - The structure and method of composite carrier board for chip - scale wafer - level package - Google Patents

The structure and method of composite carrier board for chip - scale wafer - level package Download PDF

Info

Publication number
TWI529881B
TWI529881B TW102121661A TW102121661A TWI529881B TW I529881 B TWI529881 B TW I529881B TW 102121661 A TW102121661 A TW 102121661A TW 102121661 A TW102121661 A TW 102121661A TW I529881 B TWI529881 B TW I529881B
Authority
TW
Taiwan
Prior art keywords
flip
substrate
contact point
wafer
conductor
Prior art date
Application number
TW102121661A
Other languages
English (en)
Other versions
TW201501258A (zh
Inventor
ding-hao Lin
yi-fan Gao
shuo-xun Zhang
Yu-De Lu
guo-jun Huang
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to TW102121661A priority Critical patent/TWI529881B/zh
Publication of TW201501258A publication Critical patent/TW201501258A/zh
Application granted granted Critical
Publication of TWI529881B publication Critical patent/TWI529881B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Description

覆晶晶片級封裝之複合式載板結構及其製法
本發明係有關一種覆晶晶片級封裝之複合式載板結構及製法，係以複合式載板結構提升機械強度及強化散熱。
按，如圖1A~圖1D及圖2A~圖2D所示，係揭示習用二種製造覆晶晶片級封裝的方法之示意圖，其覆晶晶片級封裝(Flip chip-Chip scale package,FC-CSP)為三次元封裝技術，朝向高功率、高密度、輕薄微小化來符合通訊產品之需求，然而基本上可分成載板、封裝流程兩個階段，當晶片經由兩個階段完成後，形成一個封裝結構，該封裝結構亦可為疊接封裝件(Package on Package,POP)的主要結構，可上承或下接其他封裝結構或印刷電路板。
承上，如圖1A~圖1D所示，其覆晶晶片級封裝步驟方法，如下：1.載板：a)圖1A所示，提供一具有大於或等於150um之載板10，其上表面設有複數第一及複數第二接觸點11、12，該第二接觸點12係環設於該第一接觸點11周圍，又其下表面設有複數第三接觸點13；2.封裝流程：b)圖1B所示，提供至少一晶片(die)14，其具有相對之主動及非主動表面141、142，並於該主動表面141設有複數凸塊143，該凸塊143黏著於該第一接觸點11，再由承載該晶片14之載板10透過助焊劑進行迴焊(reflow)，使該晶片14能固定於該載板10上，當迴焊(reflow)完成後，則可去除該載板10上的助焊劑(deflux)，並利用毛細(capillary)現象流動，而使一底 膠15能於該晶片14與載板10之間進行底部填充(underfill)；c)圖1C所示，提供一第一錫球(ball)16黏著於該第二接觸點12，以一封裝成型材料17覆蓋該第一錫球16及晶片14，據以封裝成型(molding)；以及d)圖1D所示，提供一第二錫球(ball)18黏著於該第三接觸點13，最後以雷射於該封裝成型材料17上之預定處進行模膠通孔(Through Mold Via,TMV)，使該第一錫球16上方呈裸露狀態。
承上，如圖2A~圖2D所示，其覆晶晶片級封裝步驟方法，如下：1.載板：a)圖2A所示，提供一具有大於或等於150um之載板10，其上表面設有複數第一及複數第二接觸點11、12，該第二接觸點12係環設於該第一接觸點11周圍，又其下表面設有複數第三接觸點13，並由載板廠預先植第一錫球16於該第二接觸點12；2.封裝流程：b)圖2B所示，提供至少一晶片14，其具有相對之主動及非主動表面141、142，並於該主動表面141設有複數凸塊143，該凸塊143黏著於該第一接觸點11，再由承載該晶片14之載板10透過助焊劑進行迴焊，使該晶片14固定於該載板10上，當迴焊完成後，則可去除該載板10上的助焊劑；c)圖2C所示，提供一封裝成型材料17覆蓋該第一錫球16，同時黏附該晶片14之兩側及該晶片14與載板10之間，使該晶片14之上表面呈現裸露狀態，據以封裝成型；以及d)圖2D所示，提供第二錫球18黏著於該第三接觸點13，最後以雷射於該封裝成型材料17上之預定處進行模膠通孔，使該第一錫球16上方呈裸露狀態。
是以，上述的二種製造覆晶晶片級封裝的方法，係屬於覆晶封 裝產品主流所採用的模膠通孔結構，其載板10本身需肩負著迴焊時的支撐作用及考量封裝成品彎翹(warpage)問題，因此，該載板10需使用150um以上之核心厚度或更厚，致使該載板10總厚度無法降低，使覆晶晶片級封裝的方法所成型的模膠通孔結構，將阻礙疊接封裝件的封裝產品的總厚度持續下降，而無法因應未來薄型化需求，因此，尚有改善之空間。
本發明之主要目的，係以複合式結構提升機械強度，進而減少載板彎翹之功效。
本發明之另一目的，係改良基板設計來強化複合式結構的散熱，進而減少載板彎翹之功效。
為達上述目的，本發明之覆晶晶片級封裝之複合式載板結構，係包含：一載板，其上表面設有複數第一及複數第二接觸點，該第二接觸點係環設於該第一接觸點周圍；一基板，係設有複數貫穿的電性導通體，該電性導通體上、下端裸露其上、下表面，該電性導通體上、下端係分別電性連接複數第一電極墊之下表面與複數第二電極墊之上表面，且其挖開一貫穿開口之覆晶區域，並以一絕緣膜之上表面貼合於其下表面，再者，該第二電極墊之下表面相對於該第二接觸點的位置，而使該第二接觸點電性連接該第二電極墊之下表面，又該第一接觸點相對於該覆晶區域的位置，而使該第一接觸點位於該覆晶區域內，形成該絕緣膜之下表面結合該載板之上表面。
依據前揭特徵，該電性導通體可為通孔形狀；該通孔形狀亦可為對稱型錐台，其上、下端較寬；該基板具有一第一及第二層組合所成 型；該電性導通體具有一盲孔形狀的上導體、埋孔形狀的中導體及盲孔形狀的下導體組合所成型，該上導體與中導體位於該第一層及該下導體位於該第二層；該電性導通體具有一盲孔形狀的第一導體、半通孔形狀的第二導體組合所成型，該第一導體位於該第一層及該第二導體介於該第一及第二層。
依據前揭特徵，更包括至少一晶片，其具有相對之主動及非主動表面，並於該主動表面設有複數凸塊，該凸塊接合該第一接觸點，再將一封膠材料填入於該覆晶區域與該晶片之間的間隙，使該晶片能固定於該覆晶區域內，形成該非主動表面呈裸露狀態。
一種用以製造覆晶晶片級封裝之複合式載板結構的方法，係包括有下列步驟：a)提供一載板，該載板之上表面設有複數第一及複數第二接觸點，該第二接觸點係環設於該第一接觸點周圍；b)提供一基板，該基板設有複數貫穿的電性導通體，該電性導通體上、下端裸露該基板之上、下表面，並以該電性導通體上、下端係分別電性連接複數第一電極墊之下表面與複數第二電極墊之上表面，且該基板挖開一貫穿開口之覆晶區域，並提供一絕緣膜之上表面貼合於該基板之下表面，再者，該第二電極墊之下表面相對於該第二接觸點的位置，而使該第二接觸點電性連接該第二電極墊之下表面，又該第一接觸點相對於該覆晶區域的位置，而使該第一接觸點位於該覆晶區域內，形成該絕緣膜之下表面結合該載板之上表面。
依據前揭特徵，更包括c)步驟，提供至少一晶片，該晶片具有相對之主動及非主動表面，並於該主動表面設有複數凸塊，該凸塊接合該第一接觸點，再將一封膠材料填入於該覆晶區域與該晶片之間的間隙，使該晶片能固定於該覆晶區域內，形成該非主動表面呈裸露狀態。
藉助上揭技術手段，本發明使用具有散熱功能之基板，該基板透過該電性導通體之第一及第二電極墊，使該基板具有導通、疊接接合之功能，同時減少模膠通孔流程，然，該基板設有覆晶區域能進行散熱，又該載板、絕緣膜及基板形成具有機械強度之複合式結構，進一步，當該晶片植入於該覆晶區域進行封裝流程的迴焊時，將不易使薄型之載板於支撐時造成彎翹問題，進而具有薄型化、提升機械強度、強化散熱及減少彎翹之功效。
20‧‧‧載板
21‧‧‧第一接觸點
22‧‧‧第二接觸點
23‧‧‧第三接觸點
30‧‧‧絕緣膜
40‧‧‧基板
401‧‧‧第一層
402‧‧‧第二層
41‧‧‧電性導通體
411‧‧‧上導體
412‧‧‧中導體
413‧‧‧下導體
41a‧‧‧第一導體
41b‧‧‧第二導體
42‧‧‧第一電極墊
43‧‧‧第二電極墊
44‧‧‧覆晶區域
50‧‧‧晶片
51‧‧‧主動表面
52‧‧‧非主動表面
53‧‧‧凸塊
60‧‧‧封膠材料
B‧‧‧錫球
圖1A係習用載板之示意圖。
圖1B係習用黏著晶片之示意圖。
圖1C係習用封裝成型之示意圖。
圖1D係習用雷射模膠通孔之示意圖。
圖2A係習用預先植球的載板之示意圖。
圖2B係習用黏著晶片之示意圖。
圖2C係習用封裝成型之示意圖。
圖2D係習用雷射模膠通孔之示意圖。
圖3A係本發明載板與基板結合前之示意圖。
圖3B係本發明載板與基板結合後之示意圖。
圖3C係本發明封裝成型之示意圖。
圖3D係本發明可行實施例之結構示意圖。
圖4係本發明封裝晶片熱傳導、熱對流之示意圖。
圖5係本發明又一可行實施例之結構示意圖。
圖6係本發明再一可行實施例之結構示意圖。
圖7係本發明另一可行實施例之結構示意圖。
首先，請參閱圖3A~圖3D所示，本發明一種覆晶晶片級封裝(Flip chip-Chip scale package,FC-CSP)之複合式載板結構，其製造方法分成載板流程、封裝流程兩階段：承上，如圖3A、圖3B所示之載板與基板結合前後之示意圖，其屬於載板流程：a)提供一載板20，該載板20其上表面設有複數第一及複數第二接觸點21、22，該第二接觸點22係環設於該第一接觸點21周圍，又其下表面設有複數第三接觸點23；b)提供一基板40，該基板設有複數貫穿的電性導通體41，該電性導通體41上、下端裸露該基板之上、下表面，該電性導通體41上、下端係分別電性連接複數第一電極墊42之下表面與複數第二電極墊43之上表面，且該基板40挖開一貫穿開口之覆晶區域44，並提供一絕緣膜30之上表面貼合於其下表面，再者，該第二電極墊43之下表面相對於該第二接觸點22的位置，而使該第二接觸點22電性連接該第二電極墊43之下表面，又該第一接觸點21相對於該覆晶區域44的位置，而使該第一接觸點21位於該覆晶區域44內，形成該絕緣膜30(Non-conductive Film,NCF)之下表面結合該載板20之上表面。
承上，如圖3C、圖3D所示之封裝成型與結構之示意圖，其屬於封裝流程：c)提供至少一晶片50，該晶片50具有相對之主動及非主動表面51、52，並於該主動表面51設有複數凸塊53，該凸塊53接合該第一接觸點21，再將一封膠材料60填入於該覆晶區域44與該晶片50之間的間隙，使該晶 片50能固定於該覆晶區域44內，形成該非主動表面52呈裸露狀態，並提供錫球B黏著於該第三接觸點23。
承上，在本實施例中，經由載板流程後呈現具有強度機械的複合式載板結構，該複合式載板結構為一載板20，其上表面設有複數第一及複數第二接觸點21、22，該第二接觸點22係環設於該第一接觸點21周圍，又其下表面設有複數第三接觸點23；一基板40，係設有複數貫穿的電性導通體41，該電性導通體41上、下端裸露其上、下表面，該電性導通體41上、下端係分別電性連接複數第一電極墊42之下表面與複數第二電極墊43之上表面，且其挖開一貫穿開口之覆晶區域44，並提供一絕緣膜30之上表面貼合於其下表面，再者，該第二電極墊43之下表面相對於該第二接觸點22的位置，而使該第二接觸點22電性連接該第二電極墊43之下表面，又該第一接觸點21相對於該覆晶區域44的位置，而使該第一接觸點21位於該覆晶區域44內，形成該絕緣膜30之下表面結合該載板20之上表面。
承上，在一可行實施例中，提供複合式載板結構及配合基板40材料為低熱膨脹係數(Coefficient of thermal expansion,CTE)，亦可為碳纖維基板(Carbon Composite Substrate)或陶瓷基板(Ceramic Substrate)，使150um以下的薄型載板20經封裝流程而不易受到熱應力產生彎翹現象，該複合式載板結構之覆晶區域44植入一晶片50，其具有相對之主動及非主動表面51、52，並於該主動表面51設有複數凸塊53，該凸塊53接合該第一接觸點21，再將一封膠材料60填入於該覆晶區域44與該晶片50之間的間隙，使該晶片50能固定於該覆晶區域44內，形成該非主動表面52呈裸露狀態，並提供錫球B黏著於該第三接觸點23。
如圖4所示之封裝晶片熱傳導、熱對流之示意圖，當該晶 片50經由封裝流程的熱壓，則使該覆晶區域44內產生熱，透過該低熱膨脹係數的基板40能承受熱傳導所造成的熱應力，即可避免熱傳導集中於該載板20產生熱膨脹，且該基板40、絕緣膜30及載板20複合結構強度也能承受熱應力，同時，該覆晶區域44上方為開放區域能加速熱對流，如此一來，該晶片50覆於該載板20時，透過良好熱傳導、熱對流，亦可使該載板20於封裝流程所產生的熱能迅速消除，即可解決熱應力造成該載板20上、下彎翹的熱應變問題。
承上，在一可行實施例中，該基板40為點矩陣板(Dot-Matrix Board)，但不僅能為單一層，更能利用不同材料呈現多層堆疊；該基板40內部經由鑽頭、雷射加工可產生通孔、盲孔、埋孔、半通孔等形狀，再以電鍍方式將該電性導通體41填入於各該孔的形狀，且該電性導通體41可為銅結構，並呈現無空泡(void free)狀態，故該電性導通體41可為通孔形狀，也可利用盲孔、埋孔及半通孔的形狀進行不同的堆疊組合，如此一來，該電性導通體41與基板40能互配合而呈現不同的結構，但不以此為限。
如圖5所示之又一可行實施例結構示意圖，該電性導通體41的通孔形狀亦可為對稱型錐台，其上、下端較寬。
如圖6所示之再一可行實施例結構示意圖，該基板40具有一第一及第二層401、402組合所成型，該電性導通體41具有一盲孔形狀的上導體411、埋孔形狀的中導體412及盲孔形狀的下導體413組合所成型，該上導體411與中導體412位於該第一層401及該下導體413位於該第二層402。
如圖7所示之另一可行實施例結構示意圖，該電性導通體41具有一盲孔形狀的第一導體41a、半通孔形狀的第二導體41b組合所成型， 該第一導體41a位於該第一層401及該第二導體41b介於該第一及第二層401、402，且該第一及第二層401、402總厚度大於250um，但不以此為限。
藉助上揭技術手段，本發明得以覆晶晶片級封裝之複合式載板結構及其製法，其具有如下之功效增進需再闡明者：
1.係以該載板20、絕緣膜30及基板40的形成複合式載板結構而提升機械強度，讓該載板20能使用小於150um的薄核心(core)增層法的傳統型載板或任一增層(All Layer Build Up)工法製成的無核心(coreless)載板都能以薄型化進行具有熱應力的封裝流程。
2.係以該點矩陣板的基板40為低熱膨脹係數材料，避免熱應力造成該載板20熱膨脹產生彎翹，使該載板20能藉由該基板40將熱應力分散傳導，使複合式載板結構能強化散熱的功效。
3.係以該基板40改良設計，不僅保有疊接封裝件接合功能之外，也能簡化封裝流程取代複雜模膠通孔流程，綜合上述，使本發明實現薄型化、強化散熱及提升機械強度。
綜上所述，本發明所揭示之構造，為昔所無，且確能達到功效之增進，並具可供產業利用性，完全符合發明專利要件，祈請 鈞局核賜專利，以勵創新，無任德感。
惟，上述所揭露之圖式、說明，僅為本發明之較佳實施例，大凡熟悉此項技藝人士，依本案精神範疇所作之修飾或等效變化，仍應包括在本案申請專利範圍內。
20‧‧‧載板
21‧‧‧第一接觸點
22‧‧‧第二接觸點
23‧‧‧第三接觸點
30‧‧‧絕緣膜
40‧‧‧基板
41‧‧‧電性導通體
42‧‧‧第一電極墊
43‧‧‧第二電極墊
44‧‧‧覆晶區域
50‧‧‧晶片
51‧‧‧主動表面
52‧‧‧非主動表面
53‧‧‧凸塊
60‧‧‧封膠材料
B‧‧‧錫球

Claims (9)

  1. 一種覆晶晶片級封裝之複合式載板結構，係包含：一載板，其上表面設有複數第一及複數第二接觸點，該第二接觸點係環設於該第一接觸點周圍；一基板，該基板為點矩陣板、低熱膨脹係數基板、碳纖維基板及陶瓷基板其中之一所構成，係設有複數貫穿的電性導通體，該電性導通體上、下端裸露其上、下表面，該電性導通體上、下端係分別電性連接複數第一電極墊之下表面與複數第二電極墊之上表面，且其挖開一貫穿開口之覆晶區域，並以一絕緣膜之上表面貼合於其下表面，再者，該第二電極墊之下表面相對於該第二接觸點的位置，而使該第二接觸點電性連接該第二電極墊之下表面，又該第一接觸點相對於該覆晶區域的位置，而使該第一接觸點位於該覆晶區域內，形成該絕緣膜之下表面結合該載板之上表面。
  2. 如申請專利範圍第1項所述之覆晶晶片級封裝之複合式載板結構，其中，該電性導通體為通孔形狀。
  3. 如申請專利範圍第2項所述之覆晶晶片級封裝之複合式載板結構，其中，該通孔形狀為對稱型錐台，其上、下端較寬。
  4. 如申請專利範圍第1項所述之覆晶晶片級封裝之複合式載板結構，其中，該基板具有一第一及第二層組合所成型。
  5. 如申請專利範圍第4項所述之覆晶晶片級封裝之複合式載板結構，其中，該電性導通體具有一盲孔形狀的上導體、埋孔形狀的中導體及盲孔形狀的下導體組合所成型，該上導體與中導體位於該第一層及該下導體位於該第二層。
  6. 如申請專利範圍第4項所述之覆晶晶片級封裝之複合式載板結 構，其中，該電性導通體具有一盲孔形狀的第一導體、半通孔形狀的第二導體組合所成型，該第一導體位於該第一層及該第二導體介於該第一及第二層。
  7. 如申請專利範圍第1項所述之覆晶晶片級封裝之複合式載板結構，更包括至少一晶片，其具有相對之主動及非主動表面，並於該主動表面設有複數凸塊，該凸塊接合該第一接觸點，再將一封膠材料填入於該覆晶區域與該晶片之間的間隙，使該晶片能固定於該覆晶區域內，形成該非主動表面呈裸露狀態。
  8. 一種用以製造申請專利範圍第1項所述之覆晶晶片級封裝之複合式載板結構的方法，係包括有下列步驟：a)提供一載板，該載板之上表面設有複數第一及複數第二接觸點，該第二接觸點係環設於該第一接觸點周圍；以及b)提供一基板，該基板為點矩陣板、低熱膨脹係數基板、碳纖維基板及陶瓷基板其中之一所構成，且該基板設有複數貫穿的電性導通體，該電性導通體上、下端裸露該基板之上、下表面，並以該電性導通體上、下端係分別電性連接複數第一電極墊之下表面與複數第二電極墊之上表面，且該基板挖開一貫穿開口之覆晶區域，並提供一絕緣膜之上表面貼合於該基板之下表面，再者，該第二電極墊之下表面相對於該第二接觸點的位置，而使該第二接觸點電性連接該第二電極墊之下表面，又該第一接觸點相對於該覆晶區域的位置，而使該第一接觸點位於該覆晶區域內，形成該絕緣膜之下表面結合該載板之上表面。
  9. 如申請專利範圍第8項所述之製造覆晶晶片級封裝之複合式載板結構的方法，其中，更包括c)步驟，提供至少一晶片，該晶片具有相對之主動及非主動表面，並於該主動表面設有複數凸塊，該凸塊接合 該第一接觸點，再將一封膠材料填入於該覆晶區域與該晶片之間的間隙，使該晶片能固定於該覆晶區域內，形成該非主動表面呈裸露狀態。
TW102121661A 2013-06-19 2013-06-19 The structure and method of composite carrier board for chip - scale wafer - level package TWI529881B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW102121661A TWI529881B (zh) 2013-06-19 2013-06-19 The structure and method of composite carrier board for chip - scale wafer - level package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102121661A TWI529881B (zh) 2013-06-19 2013-06-19 The structure and method of composite carrier board for chip - scale wafer - level package

Publications (2)

Publication Number Publication Date
TW201501258A TW201501258A (zh) 2015-01-01
TWI529881B true TWI529881B (zh) 2016-04-11

Family

ID=52718047

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102121661A TWI529881B (zh) 2013-06-19 2013-06-19 The structure and method of composite carrier board for chip - scale wafer - level package

Country Status (1)

Country Link
TW (1) TWI529881B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102527153B1 (ko) * 2016-03-02 2023-05-03 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
TW201501258A (zh) 2015-01-01

Similar Documents

Publication Publication Date Title
JP4551255B2 (ja) 半導体装置
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
US20140295620A1 (en) Method of manufacturing semiconductor device having plural semiconductor chips stacked one another
JP2010251347A (ja) 半導体装置の製造方法
US9831167B1 (en) Compound carrier board structure of flip-chip chip-scale package and manufacturing method thereof
US20150214207A1 (en) Chip stack, semiconductor devices having the same, and manufacturing methods for chip stack
JP2010245384A (ja) 切断前支持基板、半導体装置および半導体装置の製造方法
JP2011129684A (ja) 半導体装置及びその製造方法
US9406641B2 (en) Compound carrier board structure of flip-chip chip-scale package and manufacturing method thereof
JP6242231B2 (ja) 半導体装置及びその製造方法
JP2012069903A (ja) 半導体装置及びその製造方法
JP2012109437A (ja) 半導体装置及びその製造方法
JP2012212786A (ja) 半導体装置の製造方法
JP2013021058A (ja) 半導体装置の製造方法
TWI553788B (zh) Modified composite wafer carrier structure
US10734322B2 (en) Through-holes of a semiconductor chip
JP2009049218A (ja) 半導体装置及び半導体装置の製造方法
JP2012146853A (ja) 半導体装置の製造方法
TWI469310B (zh) 覆晶堆疊封裝結構及其封裝方法
KR20120058118A (ko) 적층 패키지의 제조 방법, 및 이에 의하여 제조된 적층 패키지의 실장 방법
JP2011243724A (ja) 半導体装置およびその製造方法
TWI529881B (zh) The structure and method of composite carrier board for chip - scale wafer - level package
TW201448071A (zh) 晶片堆疊、具有晶片堆疊之半導體裝置及晶片堆疊之製造方法
TW201611218A (zh) 覆晶晶片級封裝之複合式載板結構及其製法
TW201415602A (zh) 封裝堆疊結構之製法