JP2022056314A - フレキシブル回路基板の配線構造 - Google Patents

フレキシブル回路基板の配線構造 Download PDF

Info

Publication number
JP2022056314A
JP2022056314A JP2021033709A JP2021033709A JP2022056314A JP 2022056314 A JP2022056314 A JP 2022056314A JP 2021033709 A JP2021033709 A JP 2021033709A JP 2021033709 A JP2021033709 A JP 2021033709A JP 2022056314 A JP2022056314 A JP 2022056314A
Authority
JP
Japan
Prior art keywords
inner lead
bump
lead joint
line segment
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021033709A
Other languages
English (en)
Other versions
JP7116209B2 (ja
Inventor
宇珍 馬
Yu-Chen Ma
信豪 ▲黄▼
Hsin-Hao Huang
文復 周
Wen-Fu Chou
國賢 許
Gwo-Shyan Sheu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chipbond Technology Corp
Original Assignee
Chipbond Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chipbond Technology Corp filed Critical Chipbond Technology Corp
Publication of JP2022056314A publication Critical patent/JP2022056314A/ja
Application granted granted Critical
Publication of JP7116209B2 publication Critical patent/JP7116209B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/118Printed elements for providing electric connections to or between printed circuits specially for flexible printed circuits, e.g. using folded portions
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0271Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/189Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/09445Pads for connections not located at the edge of the PCB, e.g. for flexible circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0979Redundant conductors or connections, i.e. more than one current path between two points
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10674Flip chip
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10734Ball grid array [BGA]; Bump grid array

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Structure Of Printed Boards (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】フレキシブル回路基板の配線構造を提供する。【解決手段】フレキシブル基板110は、ウェハー設定エリア111a及び回路設定エリア111bを有している上面111を含む。チップ120は、ウェハー設定エリア111aに設置し、第一バンプ121と第二バンプ122との間には間隔Sを有し、第一バンプ121と第二バンプ122との間には他のバンプを有していない。回路層130の、第一インナーリード接合部131は第一バンプ121に電気的に接続し、第一ダミー回線133は第一インナーリード接合部131に接続していると共に第一バンプ121に隣接し、第二インナーリード接合部132は第二バンプ122に電気的に接続し、第二ダミー回線134は第二インナーリード接合部132に接続していると共に第二バンプ122に隣接している。【選択図】図4

Description

本発明は、フレキシブル回路基板に関し、特に、フレキシブル回路基板の配線構造に関する。
図1は従来のフレキシブル回路基板200の上面図である。前記フレキシブル回路基板200はフレキシブル基板210と、チップ220と、回路層230とを有し、前記フレキシブル基板210は上面211を有し、前記チップ及び前記回路層は前記上面に位置している。前記回路層は微細な複数の回路で構成され、前記チップを外部の電子素子に電気的に接続するために用いている。また、図2は従来の前記フレキシブル回路基板の部分拡大図である。図中では220の横線が前記チップの端部を示し、前記チップは第一バンプ221及び第二バンプ222を有し、前記回路層は第一インナーリード接合部231及び第二インナーリード接合部232を有し、前記第一インナーリード接合部及び前記第二インナーリード接合部は前記第一バンプ及び前記第二バンプにそれぞれ電気的に接続している。
しかし、従来の技術では、前記第一バンプと前記第二バンプとの間のピッチが大きく、他のバンプを有していない場合、前記第一バンプ、前記第二バンプの間は図示されるような支持が欠乏している空白領域であるため、前記チップを前記フレキシブル基板にフリップチップ実装する場合、前記第一インナーリード接合部及び前記第二インナーリード接合部の温度変化が過大になって引っ張られ、擦過痕や断裂が発生した。
本発明は、第一インナーリード接合部及び第二インナーリード接合部の第一ダミー回線及び第二ダミー回線を接続することで支持を提供し、チップのフリップチップ実装時に発生する第一インナーリード接合部及び第二インナーリード接合部の擦過痕や断裂の問題を解決する。
本発明は、上述に鑑みてなされたものであり、その目的は、フレキシブル回路基板の配線構造を提供することにある。
本発明のフレキシブル回路基板の配線構造は、ウェハー設定エリア(111a)及び前記ウェハー設定エリアを包囲している回路設定エリア(111b)を有している上面(111)を含むフレキシブル基板(110)と、前記ウェハー設定エリアに設置し、第一バンプ(121)及び第二バンプ(122)を有し、前記第一バンプと前記第二バンプとの間には200μm超である間隔(space)(S)を有し、前記第一バンプと前記第二バンプとの間には他のバンプを有していないチップ(120)と、第一インナーリード接合部(131)と、第二インナーリード接合部(132)と、第一ダミー回線(133)と、第二ダミー回線(134)と、伝送部(135)と、応力解放部(136)とを有し、前記第一インナーリード接合部、前記第二インナーリード接合部、前記第一ダミー回線、及び前記第二ダミー回線は前記ウェハー設定エリア中に位置し、前記第一インナーリード接合部は前記第一バンプに電気的に接続し、前記第一ダミー回線は前記第一インナーリード接合部に接続していると共に前記第一バンプに隣接し、前記第二インナーリード接合部は前記第二バンプに電気的に接続し、前記第二ダミー回線は前記第二インナーリード接合部に接続していると共に前記第二バンプに隣接し、前記伝送部及び前記応力解放部は前記回路設定エリアに位置し、前記伝送部は前記第一インナーリード接合部及び前記第二インナーリード接合部に電気的に接続し、前記応力解放部は前記伝送部に接続していると共に前記伝送部と前記チップの端部(E)との間に位置し、前記応力解放部は櫛状構造である回路層(130)と、を備えている。
本発明は、第一ダミー回線及び第二ダミー回線が第一インナーリード接合部及び第二インナーリード接合部に支持を提供し、応力解放部が伝送部の影響を減じることにより、フリップチッププロセス中に第一インナーリード接合部及び第二インナーリード接合部に擦過痕や断裂を発生させないようにし、フレキシブル回路基板のプロセスの歩留まりを高めている。
従来のフレキシブル回路基板の上面図である。 従来のフレキシブル回路基板の部分拡大図である。 本発明の第一実施形態に係るフレキシブル回路基板の上面図である。 本発明の第一実施形態に係るフレキシブル回路基板の部分拡大図である。
以下、本発明の実施形態によるフレキシブル回路基板の配線構造を図面に基づいて説明する。
(第一実施形態)
本発明の第一実施形態について図3から図4に基づいて説明する。
図3を参照する。フレキシブル回路基板100はフレキシブル基板110と、チップ120と、回路層130とを有し、チップ120及び回路層130はチップ120の上面111に設置している。上面111のチップ120を設置する領域はウェハー設定エリア111aと定義し、残りの領域は回路設定エリア111bと定義し、回路設定エリア111bはウェハー設定エリア111aを包囲している。
図4を参照する。チップ120は熱圧着のフリップチッププロセスによりフレキシブル基板110に設置していると共に回路層130に共晶接合している。チップ120は第一バンプ121及び第二バンプ122を有し、第一バンプ121と第二バンプ122との間には200μm超である間隔(space)Sを有し、第一バンプ121と第二バンプ122との間には他のバンプを有していない。
回路層130はフレキシブル基板110に圧着または電気めっきされている銅層にパターン化エッチングを施すことにより形成し、本実施形態では、回路層130は第一インナーリード接合部131と、第二インナーリード接合部132と、第一ダミー回線133と、第二ダミー回線134とを有している。第一インナーリード接合部131、第二インナーリード接合部132、第一ダミー回線133、及び第二ダミー回線134はウェハー設定エリア111a中に位置し、第一インナーリード接合部131は第一バンプ121に電気的に接続し、第一ダミー回線133は第一インナーリード接合部131に接続していると共に第一バンプ121に隣接し、第二インナーリード接合部132は第二バンプ122に電気的に接続し、第二ダミー回線134は第二インナーリード接合部132に接続していると共に第二バンプ122に隣接している。第一ダミー回線133及び第二ダミー回線134は第一インナーリード接合部131と第二インナーリード接合部132との間に位置し、第一インナーリード接合部131と第二インナーリード接合部132との間の空白を補填している。
図4に示すように、第一ダミー回線133及び第二ダミー回線134はバンプに未接続であり、フリップチップの熱圧着プロセスの影響を受けにくく、第一インナーリード接合部131及び第二インナーリード接合部132付近にあるフレキシブル基板110の変形を軽減させ、フリップチッププロセス中に第一インナーリード接合部131及び第二インナーリード接合部132に擦過痕や断裂が発生しないようにしている。
本実施形態では、第一ダミー回線133は第一インナーリード接合部131に接続している第一線分133a及び第二線分133bを有し、第一線分133aは第一インナーリード接合部131と第二線分133bとの間に位置し、第一インナーリード接合部131、第一線分133a、及び第二線分133bは平行に配列している。第一インナーリード接合部131は第一側辺S1を有し、第一ダミー回線133の第二線分133bは第二側辺S2を有している。第一側辺S1と第二側辺S2との間の距離Dは0.1mm未満であり、第一ダミー回線133を第一インナーリード接合部131に隣接させて好ましい支持効果を有している。第二ダミー回線134は第三線分134a及び第四線分134bを有し、第三線分134a及び第四線分134bは第二インナーリード接合部132に接続し、第三線分134aは第二インナーリード接合部132と第四線分134bとの間に位置している。第二インナーリード接合部132、第三線分134a、及び第四線分134bは平行に配列し、第二インナーリード接合部132の側辺と第四線分134bの側辺との距離Dも0.1mm未満であり、第二ダミー回線134を第二インナーリード接合部132に隣接させて好ましい支持効果を有している。
また、第一ダミー回線133及び第二ダミー回線134は第一幅W1を有し、第一インナーリード接合部131及び第二インナーリード接合部132は第二幅W2を有している。第一幅W1は第二幅W2の0.5倍から3倍であり、第一ダミー回線133及び第二ダミー回線134の支持力をさらに増加させている。
図4に示すように、本実施形態では、第一ダミー回線133及び第二ダミー回線134により第一インナーリード接合部131及び第二インナーリード接合部132にそれぞれ支持を提供することで、チップ120をフレキシブル基板110にフリップチップ実装する際に第一インナーリード接合部131段及び第二インナーリード接合部132に対する引張力に抵抗し、第一インナーリード接合部131及び第二インナーリード接合部132に擦過痕や断裂が生じるのを防いでいる。
本実施形態のフレキシブル回路基板100は回路設定エリア111bに位置している伝送部135及び応力解放部136を有し(図4参照)、伝送部135は第一インナーリード接合部131及び第二インナーリード接合部132に電気的に接続し、応力解放部136は伝送部135に接続していると共に伝送部135とチップ120の端部Eとの間に位置している。応力解放部136は櫛状構造である。
本実施形態では、応力解放部136が第一インナーリード接合部131及び第二インナーリード接合部132に蓄積している応力をさらに解放し、第一インナーリード接合部131及び第二インナーリード接合部132に応力が集中して断裂する事象を回避している。
本実施形態では、応力解放部136は複数のフィンガーライン136aを有し、各フィンガーライン136aの間には16μm未満ではないピッチ(pitch)Pを有し、ピッチPはチップ120に隣接する端部Eの銅層の面積を減少させ、応力を解放するために用いている。これらフィンガーライン136aはウェハー設定エリア111a中に未延伸であり、アンダーフィル(Underfill)がチップ120と上面111との間の空間を流動することに影響を与えないようにしている。
本発明は第一ダミー回線133及び第二ダミー回線134により第一インナーリード接合部131及び第二インナーリード接合部132に支持を提供し、応力解放部136により伝送部135の影響を軽減させ、フリップチッププロセス中に第一インナーリード接合部131及び第二インナーリード接合部132に擦過痕や断裂が生じる事象を回避し、フレキシブル回路基板100のプロセスの歩留まりを高めている。
以上、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の形態で実施可能である。
100 フレキシブル回路基板、
110 フレキシブル基板、
111 上面、
111a ウェハー設定エリア、
111b 回路設定エリア、
120 チップ、
121 第一バンプ、
122 第二バンプ、
130 回路層、
131 第一インナーリード接合部、
132 第二インナーリード接合部、
133 第一ダミー回線、
133a 第一線分、
133b 第二線分、
134 第二ダミー回線、
134a 第三線分、
134b 第四線分、
135 伝送部、
136 応力解放部、
136a フィンガーライン、
S 間隔、
P ピッチ、
S1 第一側辺、
S2 第二側辺、
D 距離、
E 端部、
200 フレキシブル回路基板、
210 フレキシブル基板、
220 チップ、
221 第一バンプ、
222 第二バンプ、
230 回路層、
231 第一インナーリード接合部、
232 第二インナーリード接合部。

Claims (9)

  1. ウェハー設定エリア(111a)及び前記ウェハー設定エリアを包囲している回路設定エリア(111b)を有している上面(111)を含むフレキシブル基板(110)と、
    前記ウェハー設定エリアに設置し、第一バンプ(121)及び第二バンプ(122)を有し、前記第一バンプと前記第二バンプとの間には200μm超である間隔(space)(S)を有し、前記第一バンプと前記第二バンプとの間には他のバンプを有していないチップ(120)と、
    第一インナーリード接合部(131)と、第二インナーリード接合部(132)と、第一ダミー回線(133)と、第二ダミー回線(134)と、伝送部(135)と、応力解放部(136)とを有し、前記第一インナーリード接合部、前記第二インナーリード接合部、前記第一ダミー回線、及び前記第二ダミー回線は前記ウェハー設定エリア中に位置し、前記第一インナーリード接合部は前記第一バンプに電気的に接続し、前記第一ダミー回線は前記第一インナーリード接合部に接続していると共に前記第一バンプに隣接し、前記第二インナーリード接合部は前記第二バンプに電気的に接続し、前記第二ダミー回線は前記第二インナーリード接合部に接続していると共に前記第二バンプに隣接し、前記伝送部及び前記応力解放部は前記回路設定エリアに位置し、前記伝送部は前記第一インナーリード接合部及び前記第二インナーリード接合部に電気的に接続し、前記応力解放部は前記伝送部に接続していると共に前記伝送部と前記チップの端部(E)との間に位置し、前記応力解放部は櫛状構造である回路層(130)と、を備えていることを特徴とするフレキシブル回路基板の配線構造。
  2. 前記第一ダミー回線及び前記第二ダミー回線は何れか1つのバンプに未接続であることを特徴とする請求項1に記載のフレキシブル回路基板の配線構造。
  3. 前記第一ダミー回線及び前記第二ダミー回線は前記第一インナーリード接合部と前記第二インナーリード接合部との間に位置していることを特徴とする請求項1に記載のフレキシブル回路基板の配線構造。
  4. 前記第一ダミー回線は第一線分(133a)及び第二線分(133b)を有し、前記第一線分及び前記第二線分は前記第一インナーリード接合部に接続し、前記第一線分は前記第一インナーリード接合部と前記第二線分との間に位置し、前記第一インナーリード接合部、前記第一線分、及び前記第二線分は平行に配列していることを特徴とする請求項1に記載のフレキシブル回路基板の配線構造。
  5. 前記第一インナーリード接合部は第一側辺(S1)を有し、前記第一ダミー回線の前記第二線分は第二側辺(S2)を有し、前記第一側辺と前記第二側辺との間の距離(D)は0.1mm未満であることを特徴とする請求項4に記載のフレキシブル回路基板の配線構造。
  6. 前記第二ダミー回線は第三線分(134a)及び第四線分(134b)を有し、前記第三線分及び前記第四線分は前記第二インナーリード接合部に接続し、前記第三線分は前記第二インナーリード接合部と前記第四線分との間に位置し、前記第二インナーリード接合部、前記第三線分及び前記第四線分は平行に配列していることを特徴とする請求項4または請求項5に記載のフレキシブル回路基板の配線構造。
  7. 前記応力解放部は複数のフィンガーライン(136a)を有し、各前記フィンガーラインの間には16μm未満ではないピッチ(pitch)(P)を有していることを特徴とする請求項1に記載のフレキシブル回路基板の配線構造。
  8. これら前記フィンガーラインは前記ウェハー設定エリア中に未延伸であることを特徴とする請求項7に記載のフレキシブル回路基板の配線構造。
  9. 前記第一ダミー回線及び前記第二ダミー回線は第一幅を有し、前記第一インナーリード接合部及び前記第二インナーリード接合部は第二幅を有し、前記第一幅は前記第二幅の0.5倍から3倍であることを特徴とする請求項1に記載のフレキシブル回路基板の配線構造。
JP2021033709A 2020-09-29 2021-03-03 フレキシブル回路基板の配線構造 Active JP7116209B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW109133774A TWI748668B (zh) 2020-09-29 2020-09-29 軟性電路板之佈線結構
TW109133774 2020-09-29

Publications (2)

Publication Number Publication Date
JP2022056314A true JP2022056314A (ja) 2022-04-08
JP7116209B2 JP7116209B2 (ja) 2022-08-09

Family

ID=80680875

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021033709A Active JP7116209B2 (ja) 2020-09-29 2021-03-03 フレキシブル回路基板の配線構造

Country Status (5)

Country Link
US (1) US11812554B2 (ja)
JP (1) JP7116209B2 (ja)
KR (1) KR102480094B1 (ja)
CN (1) CN114340148A (ja)
TW (1) TWI748668B (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135896A (ja) * 1999-11-02 2001-05-18 Sanyo Electric Co Ltd Cof基板
US20050139963A1 (en) * 2003-12-30 2005-06-30 Lg.Philips Lcd Co., Ltd. Chip-mounted film package
KR20080001512A (ko) * 2006-06-29 2008-01-03 엘지.필립스 엘시디 주식회사 액정표시소자
TW201007912A (en) * 2008-08-01 2010-02-16 Himax Tech Ltd Chip on film trace routing method for electrical magnetic interference reduction and structure thereof
TWI705748B (zh) * 2019-11-21 2020-09-21 頎邦科技股份有限公司 雙面銅之軟性電路板及其佈線結構

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW437019B (en) * 1998-08-19 2001-05-28 Kulicke & Amp Soffa Holdings I Improved wiring substrate with thermal insert
JP4416373B2 (ja) * 2002-03-08 2010-02-17 株式会社日立製作所 電子機器
JP4024773B2 (ja) * 2004-03-30 2007-12-19 シャープ株式会社 配線基板、半導体装置およびその製造方法並びに半導体モジュール装置
KR101070897B1 (ko) * 2004-07-22 2011-10-06 삼성테크윈 주식회사 응력 집중을 완화하는 구조를 가지는 회로기판 및 이를구비한 반도체 소자 패키지
TWM457965U (zh) * 2013-03-18 2013-07-21 Unidisplay Inc 軟性電路板及覆晶薄膜
KR102455258B1 (ko) * 2017-11-20 2022-10-14 엘지디스플레이 주식회사 유연성 인쇄 기판 및 이를 포함하는 디스플레이 장치
US20190197936A1 (en) * 2017-12-26 2019-06-27 Novatek Microelectronics Corp. Display panel

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135896A (ja) * 1999-11-02 2001-05-18 Sanyo Electric Co Ltd Cof基板
US20050139963A1 (en) * 2003-12-30 2005-06-30 Lg.Philips Lcd Co., Ltd. Chip-mounted film package
KR20080001512A (ko) * 2006-06-29 2008-01-03 엘지.필립스 엘시디 주식회사 액정표시소자
TW201007912A (en) * 2008-08-01 2010-02-16 Himax Tech Ltd Chip on film trace routing method for electrical magnetic interference reduction and structure thereof
TWI705748B (zh) * 2019-11-21 2020-09-21 頎邦科技股份有限公司 雙面銅之軟性電路板及其佈線結構

Also Published As

Publication number Publication date
TWI748668B (zh) 2021-12-01
US20220104354A1 (en) 2022-03-31
KR102480094B1 (ko) 2022-12-21
US11812554B2 (en) 2023-11-07
KR20220043823A (ko) 2022-04-05
TW202214053A (zh) 2022-04-01
JP7116209B2 (ja) 2022-08-09
CN114340148A (zh) 2022-04-12

Similar Documents

Publication Publication Date Title
US8123965B2 (en) Interconnect structure with stress buffering ability and the manufacturing method thereof
US9666450B2 (en) Substrate and assembly thereof with dielectric removal for increased post height
US7214604B2 (en) Method of fabricating ultra thin flip-chip package
TWI670824B (zh) 封裝結構
TWI615934B (zh) 半導體裝置、顯示面板總成、半導體結構
TW201312710A (zh) 用於晶片封裝的環狀結構及積體電路結構
KR102051533B1 (ko) 연성회로기판의 레이아웃 구조
JP7116209B2 (ja) フレキシブル回路基板の配線構造
TWI673845B (zh) 薄膜覆晶封裝結構
TWI635782B (zh) 線路板堆疊結構及其製作方法
JP2007067129A (ja) 半導体装置の実装構造
TWI612632B (zh) 封裝結構、晶片結構及其製法
CN108633175B (zh) 线路板堆叠结构及其制作方法
US11309238B2 (en) Layout structure of a flexible circuit board
US11373968B2 (en) Via structure for semiconductor dies
JP2011091091A (ja) 電子部品の実装構造及び実装方法
KR20040089399A (ko) 볼 그리드 어레이 스택 패키지
KR20030064998A (ko) 칩 스케일 패키지
KR20070118941A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210428

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20211210

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220531

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20220601

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220728

R150 Certificate of patent or registration of utility model

Ref document number: 7116209

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150