JP4648505B1 - 電子装置および電子システム - Google Patents

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Abstract

本発明の電子装置は、メインボードと、それぞれ複数のはんだ接合部を有し、前記複数のはんだ接合部を介して前記メインボードに搭載された複数の電子基板と、すべての前記電子基板に渡って前記はんだ接合部を一続きに接続した第1チェーンと、前記第1チェーンの電気抵抗値、および前記第1チェーンの一部であり前記電子基板毎の前記はんだ接合部を一続きに接続した複数の第2チェーンの電気抵抗値を測定する測定部と、前記測定部を用いて前記第1チェーンの電気抵抗値を取得し、前記第1チェーンの電気抵抗値が閾値以上であるとき、前記測定部を用いて、前記電子基板にそれぞれ対応する前記第2チェーンのうち前記電気抵抗値が前記閾値以上である第2チェーンを検出する制御部と、を備える。
【選択図】図５

Description

本発明は、電子装置および電子システムに関する。
SSD(Solid State Disk)を初めとする半導体記憶装置では、多数のNANDフラッシュメモリパッケージがはんだ接続により基板と電気的に接続される。近年大容量化、高機能化が進み、フラッシュメモリのパッケージ形態は高密度実装に適したBGA（Ball Grid Array）等をとることが多い。しかしながら、使用環境下におけるBGAのはんだ接合部には、部品の線膨張率差による熱負荷、外部からの振動や衝撃による負荷などの多数の外力が加えられ、常に破断の危険性がある。特に、BGAの外周部のバンプは、熱や振動、衝撃などの負荷による破断が最も懸念される場所である。これらの外周のバンプは、破断によって容易にパッケージの機能が失われることを防ぐため、ダミーバンプとして信号線や電力供給には使用されないことが多い。このダミーバンプを利用して、ダミーバンプの破断を検出することにより、メモリパッケージの危険性を診断するヘルスモニタリングへの適用が期待されている。特許文献1には、BGAパッケージを対象として、4角のダミーバンプの破断を検出する技術が開示されている。また特許文献2にはBGA基板の抵抗値を測定し、測定結果に基づいてBGA基板の接合部におけるストレス進行状態を検出する技術が開示されている。
特開10-93297号 特開2002−76187号公報
前述の通り、SSDなどの半導体記憶装置は多数の半導体メモリパッケージによって構成されるため、基板上のレイアウトによって受ける機械的負荷の強度がパッケージによって異なる。パッケージに相当程度の負荷が蓄積されると、信号線や電力供給線などに接続される、機能上不可欠なはんだ接合部が破断し、パッケージ内部に蓄えられていた情報が失われてしまう。破断の兆候を事前に検知することが可能であれば、危険水準に達した段階でパッケージ内部の情報を他の情報記憶媒体に移動することにより、情報が失われる前にバックアップをとることができる。
しかしながら、パッケージの数が多数になるに従い、ダミーバンプの数も増加し、検出に要する時間や負荷が増大する。また、SSDを複数使用したRAID(Redundant Arrays of Inexpensive Disks)構成等を用いると、さらに構成が複雑化するため不良箇所の検出のために大きな負荷がかり、多大な時間を要する。
本発明は、複数の電子基板を搭載したメインボードにおいて、各電子基板のはんだ接合部の破断検査を短時間で行うことを可能とした電子装置および電子システムを提供する。
本発明の第1の態様としての電子装置は、
メインボードと、
それぞれ複数のはんだ接合部を有し、前記複数のはんだ接合部を介して前記メインボードに搭載された複数の電子基板と、
すべての前記電子基板に渡って前記はんだ接合部を一続きに接続した第1チェーンと、
前記第1チェーンの電気抵抗値、および前記第1チェーンの一部であり前記電子基板毎の前記はんだ接合部を一続きに接続した複数の第2チェーンの電気抵抗値を測定する測定部と、
前記測定部を用いて前記第1チェーンの電気抵抗値を取得し、前記第1チェーンの電気抵抗値が閾値以上であるとき、前記測定部を用いて、前記電子基板にそれぞれ対応する前記第2チェーンのうち前記電気抵抗値が前記閾値以上である第2チェーンを検出する制御部と、
を備える。
本発明の第2の態様としての電子システムは、
前記第1の態様に記載の複数の電子装置と、
前記複数の電子装置を制御する制御装置と、を備え、
前記制御装置は、前記複数の電子装置のそれぞれに検査指示信号を送信し、
前記電子装置は、
前記検査指示信号に応じて、前記第1チェーンの電気抵抗値を測定し、
前記第1チェーンの電気抵抗値が前記閾値未満のときは、前記電子装置におけるはんだ接合部に破断はないことを示す第1の検査結果情報を前記制御装置に送信し、
前記第1チェーンの電気抵抗値が前記閾値以上のときは、前記閾値以上の電気抵抗値を有する第２チェーンを検出し、検出した第２チェーンに対応する電子基板の前記はんだ接合部の少なくとも１つに破断が発生していることを示す第２の検査結果情報を前記制御装置に送信する
ことを特徴とする。
本発明により、複数の電子基板を搭載したメインボードにおいて、各電子基板のはんだ接合部の破断検査を短時間で行うことが可能になる。
本発明の電子装置の一実施形態としてのSSD（Solid State Disk）の機能ブロック図である。 SSDの構造を模式的に示す平面図である。 1つのNANDフラッシュパッケージの裏面に備え付けられたバンプ群を示す。 チェーンの階層構造を説明する図である。 すべてのNANDフラッシュパッケージを一巡する全体一巡チェーンを模式的に示す。 NANDフラッシュパッケージにおける最外周チェーンおよびその1つ内側のチェーンの構成例を示す。 図6とは別のNANDフラッシュパッケージにおける最外周チェーンおよびその1つ内側のチェーンの構成例を示す。 最外周チェーンの1つ下の階層のチェーンの構成例を示す。 最外周チェーンの2つ下の階層のチェーンの構成例を示す。 チェーン構造の一例を示す。 ダミーバンプの破断（チェーンの破断）の様子を示す。 データベースの構成例を示す。 図1の電子装置において行うヘルスモニタリングの流れを示すフローチャートである。 図13に続くフローチャートである。 複数のSSDを用いたRAID構成を備えた電子システムを示す。 多層構造型NANDフラッシュパッケージを複数、メインボード上に搭載したSSDを示す斜視図である。 図16のSSDにおける1つの多層構造型NANDフラッシュパッケージの側面図を示す。 図17の多層構造型NANDフラッシュパッケージにおける一番下の基板のチェーン構造の一例を示す。 図17の多層構造型NANDフラッシュパッケージにおける中間の基板のチェーン構造の一例を示す。 図17の多層構造型NANDフラッシュパッケージにおける一番上の基板のチェーン構造の一例を示す。
本発明の実施形態は、メインボード上に搭載された各電子基板（パッケージ）のダミーバンプを一巡する全体一巡チェーンを設け、さらに当該全体一巡チェーンの一部であり各電子基板毎のダミーバンプを一巡する複数のチェーン、さらに当該チェーンのさらに一部分のチェーンと、順次短くなるように、階層構造状のチェーン群を配置する。検査の際は、全体一巡チェーンの電気抵抗値を測定し、全体一巡チェーンの電気抵抗値が閾値未満のときは、すべての電子基板の接合に異常（破断）はないと判断する。一方、閾値以上のときは、接合に異常がある電子基板が存在すると判断し、電気抵抗値が閾値以上となるチェーンを、下位階層へ向けて段階的に特定することで、破断バンプが存在する箇所（たとえば最下層のチェーン）を狭い範囲に短時間で絞り込む。
以下、図面を参照しながら、本発明の実施形態について説明する。
（第1の実施形態）
図1は、本発明の電子装置の一実施形態としてのSSD（Solid State Disk）の機能ブロック図である。
図2は、当該SSDの構造を模式的に示す平面図である。
図1の電子装置は、メインボード11（図2参照）、NANDフラッシュメモリのパッケージ装置（以下、NANDフラッシュパッケージ）1〜m、SSDコントローラ（制御部）15、通信インターフェース（IF：InterFace）12、電気特性測定部17、電気特性・接続状況データベース18、各NANDフラッシュパッケージのダミーバンプを接続する階層構造状のチェーン群を備える。図2の例では、NANDフラッシュパッケージの個数は8（m＝8）である。図2において、符号13はボス穴、符号16はコンデンサを示す。
NANDフラッシュパッケージ1〜8は、本発明の電子基板に対応する。本発明の対象とする電子基板は、NANDフラッシュメモリパッケージに限定されず、他の種類の半導体メモリのパッケージでもよいし、あるいは、メモリパッケージでなく、演算装置等のチップでもよい。
NANDフラッシュパッケージ1〜8は、それぞれ裏面にBGA等の複数のはんだ接合部（はんだバンプ）を有する。メインボード11上にははんだ接合部を受ける保持パッド（図示せず）が形成されている。NANDフラッシュパッケージ1〜8のはんだ接合部が、メインボード11上の保持パッドに位置合わせされて接合されることにより、NANDフラッシュパッケージ1〜8はメインボード11上に実装される。すなわちNANDフラッシュパッケージ1〜8が、メインボード11に物理的に固定され、かつ、メインボード11と電気的に接続される。
NANDフラッシュパッケージ1〜8のはんだバンプは、信号線または電力線等の導電線として使用されるメインバンプと、信号線や電源線として使用されないダミーバンプとを含む。
図3に、1つのNANDフラッシュパッケージの裏面に備え付けられたバンプ群を示す。ハッチングが施された領域に存在するはんだバンプがダミーバンプ、ハッチングが施されていない領域に存在するはんだバンプがメインバンプである。
各NANDフラッシュパッケージ1〜8の最外周のダミーバンプを用いて、ダミーバンプを直列につなぐ（一筆書きの要領でつなぐ）チェーンが組まれている。当該チェーンは、パッケージに対応する部分チェーン、当該部分チェーンのさらに一部のチェーンと、階層構造状に展開される。
同様に、各NANDフラッシュパッケージ1〜8の最外周の1つ内側のダミーバンプを用いて、ダミーバンプを直列につなぐ（一筆書きの要領でつなぐ）チェーンが組まれてもよい。その場合、当該チェーンも、パッケージに対応する部分チェーン、当該部分チェーンのさらに一部のチェーンと、階層構造状に展開される。
図4〜図10を用いてチェーンの構成および階層構造について説明する。各階層のチェーンは電気特性測定部17に接続され、そのインピーダンス（ここでは電気抵抗値）が測定可能になっている。
図4に示すように、すべてのパッケージ1〜m（ここではm=8とする）のダミーバンプのうち最外周に位置するバンプを銅線等の導電性の配線により一続きに（直列に）接続するSSDチェーン1（第1チェーン）が組まれている。SSDチェーン1の模式図を図5として示す（ただし図1とはメインボード11上の配置レイアウトが異なっている）。バンプの破断は通常、最外周のものから起こることが多く、このような最外周のバンプをSSDチェーン1に含める。
また、すべてのパッケージのダミーバンプのうち最外周の1つ内側に位置するものを導電性の配線により一続きに接続するSSDチェーン2（第1チェーン）が組まれてもよい。最外周の次には通常その1つ内側のバンプから破断が起こる。同様にして、最外周のJ個内側に位置するダミーバンプをすべてのパッケージに渡って導電性の配線により一続きに接続するSSDチェーンJを組むことが可能である。
図5に示されるNANDフラッシュパッケージ1のN1-1チェーン1は、SSDチェーン1のうちNANDフラッシュパッケージ1に対応する部分のチェーン（第２チェーン）である。より詳細には、N1-1チェーン1はNANDフラッシュパッケージ1の最外周のダミーバンプを一続きに接続する（一巡する）チェーンである。
同様にSSDチェーン1のうちNANDフラッシュパッケージ2〜8にそれぞれ対応するN2-1チェーン1〜N8-1チェーン1（第２チェーン）も存在する（図5参照）。N2-1チェーン1〜N8-1チェーン1は、NANDフラッシュパッケージ2〜8の最外周のダミーバンプを一続きに接続するチェーンである。
これらのN1-1チェーン1〜N8-1チェーン1は、SSDチェーン1の一部に相当し、SSDチェーン1の1つ下位の階層に属する（図4参照）。
図4において、NANDフラッシュパッケージ1のN1-1チェーン2は、SSDチェーン2のうちNANDフラッシュパッケージ1に対応する部分のチェーン（第２チェーン）である。具体的にN1-1チェーン2はNANDフラッシュパッケージ1の最外周の1つ内側のダミーバンプを一続きに接続するチェーンである。
同様にSSDチェーン2のうちNANDフラッシュパッケージ2〜8にそれぞれ対応するN2-1チェーン2〜N8-1チェーン2（第２チェーン）（図示せず）が存在する。N1-1チェーン2〜N8-1チェーン2は、NANDフラッシュパッケージ2〜8のそれぞれの最外周の1つ内側のダミーバンプを一続きに接続するチェーンである。
これらのN1-1チェーン2〜N8-1チェーン2は、SSDチェーン2の一部に相当し、SSDチェーン2の1つ下位の階層に属する。
図4のN1-2チェーン1〜N1-2チェーン4は、それぞれN1-1チェーン1のうち異なる範囲に対応するチェーン（第３チェーン）であり、それぞれ角バンプを含む（後述する図8参照）。N1-1チェーン1の中で、角バンプは最も先に破損する可能性が高い特徴がある。N1-2チェーン1〜4は、N1-1チェーン1の1つ下の階層に属する。同様に、他のパッケージ2〜8におけるN1-1チェーン1と同一階層のチェーン（N2-1チェーン1〜Nm-1チェーン1）の下位、およびN1-1チェーン2等の下位にも、複数のチェーンが存在する（図示せず）。
N1-3チェーン1は、N1-2チェーン1の一部の範囲に対応する短いチェーン（第３チェーン）である。N1-3チェーン1は、N1-2チェーン1の1つ下の階層に属する。N1-3チェーン1は、N1-2チェーン1内の角バンプを含む（後述する図9参照）。
N1-3チェーン2〜4もそれぞれN1-2チェーン2〜4の一部の範囲に対応する短いチェーン（第３チェーン）であり、N1-2チェーン2〜4内の角バンプを含む。N1-3チェーン2〜4は、N1-2チェーン2〜4の1つ下の階層に属する。同様に、N1-2チェーン1〜4と同一階層に位置する他のパッケージ2〜8のチェーン群に対して、角バンプを含む短いチェーンが存在する。
このようにチェーンを階層構造状に組むことにより、階層が下のチェーンを調査するほど、詳細な破断位置がわかり、本実施形態はこれを利用して短時間での検査を行なう。
たとえばまず最上位のSSDチェーン1の電気抵抗値を測定し、測定した電気抵抗値が閾値未満であるときは各NANDフラッシュパッケージ1〜8とメインボード11との接合は正常であると判断する。より詳細に、SSDチェーン1に含まれるダミーバンプの破断は発生していない（SSDチェーンに切断は発生していない）と判断する。
一方、SSDチェーン1の電気抵抗値が閾値以上であるときは、破損したダミーバンプが当該SSDチェーン1内に存在すると判断し、破損したダミーバンプが存在する箇所を絞り込む。具体的に、SSDチェーン1の1つ下位の階層のチェーン（N1-1チェーン1〜N8-1チェーン1）から電気抵抗値が閾値以上となるチェーンを検出し、以降、検出したチェーンの1つ下の階層のチェーンのうち電気抵抗値が閾値以上となるチェーンを検出することを繰り返す。これにより最下層のチェーン（図4の例ではN1-3チェーン1と同じ階層のチェーン）まで絞りこみを行う。このようにして破損したダミーバンプが存在する箇所を限られた範囲に絞り込む。
このとき、各チェーンは、破断の生じやすい角に近い部分のダミーバンプを含むことが望ましい。最終的には、角に極めて近い場所のバンプ周辺のみの最下層チェーンを特定することにより、破断バンプの位置を限られた範囲に特定することが可能になる。
図6はNANDフラッシュパッケージ1におけるN1-1チェーン1（最外周チェーン）およびN1-1チェーン2（1つ内側のチェーン）の構成例を示す。
N1-1チェーン1の両端はNANDフラッシュパッケージ2における最外周チェーンにつながり（図5参照）、N1-1チェーン2の両端もNANDフラッシュパッケージ2における最外周の1つ内側のチェーンにつながる。
図10にチェーン構造の詳細を示す。各チェーンは、パッケージ側に設けられる銅配線、メインボード11側に設けられる銅配線を交互に用いて、ダミーバンプを一続きに接続する。
図6においては、実線が、パッケージ側に設けられる銅配線、破線がメインボード11側に設けられる銅配線を表している。このようにパッケージ側およびメインボード11側に交互に配置される銅配線によりダミーバンプを接続することで、ダミーバンプが図11のように破断したとき、チェーンの電気抵抗値が大きく上昇し、破断を検出できる。
図6においてたとえばN1-1チェーン1の電気抵抗値を測定する際は、たとえば当該チェーンの両側の測定ポイントとなるダミーバンプを用い電気特性測定部17により測定を行う。測定ポイントとなるダミーバンプには配線P1,P1が接続され、配線P1,P1は電気特性測定部17に接続される。電気特性測定部17はたとえば内部のスイッチを切り換えて、測定するべきチェーンを選択し、選択したチェーンの電気抵抗値またはインピーダンスを測定する。N1-1チェーン2の電気抵抗値も同様に両側の測定ポイントとなるダミーバンプを用いて測定する。N1-1チェーン2における当該ダミーバンプには配線P2,P2が接続されている。なお配線P1,P1,P2,P2のレイアウトは、途中でチェーンと接続しないように行う。
図7は、NANDフラッシュパッケージ2におけるN2-1チェーン1（最外周チェーン）およびN2-1チェーン2（1つ内側のチェーン）の構成例を示す。NANDフラッシュパッケージ3〜8の最外周および1つ内側のチェーンも同様の構成を有する。
N2-1チェーン1は2つに分離して存在する（図5参照）。N2-1チェーン1の電気抵抗値を測定する場合は、2つのN2-1チェーン1の電気抵抗値をそれぞれ別個に測定する。つまり、それぞれのチェーンにおいて、測定ポイントとなるダミーバンプ間で測定する。本例では、一方のチェーンの両側のダミーバンプに配線P11、P11が、他方のチェーンの両側のダミーバンプに配線P12,P12が接続されている。
なお当該2つのチェーンの各々の1つの測定ポイント（ダミーバンプ）同士を一時的に接続するための回路を電気特性測定部17内に設け、当該2つのチェーンを接続した1つのチェーンの電気抵抗値を測定してもよい。
最外周の1つ内側のN2-1チェーン2も同様に2つに分離して存在し、それぞれのチェーンの両側におけるダミーバンプ間で電気抵抗値を測定する。一方のチェーンの両側のダミーバンプには配線P13、P13が、他方のチェーンの両側のダミーバンプには配線P14,P14が接続されている。
図8は、N1-2チェーン1〜N1-2チェーン4の構成例を示す。N1-2チェーン1〜N1-2チェーン4と同一階層に位置する他のチェーン（他のNANDフラッシュパッケージの同一階層に位置するチェーン、N1-1チェーン2の1つ下位のチェーン等）も同様の構成を有する。
N1-2チェーン1〜N1-2チェーン4はそれぞれ、両側の測定ポイントとなるダミーバンプにおいて電気抵抗値が測定される。測定ポイントとなるダミーバンプは配線P21,P21,P22,P22,P23,P23,P24,P24により電気特性測定部17と接続されている。
図9は、N1-3チェーン1〜N1-3チェーン4の構成例を示す。各チェーンは短く、先に破損する可能性が高い角バンプ近傍のみを含む。N1-3チェーン1〜N1-3チェーン4と同一階層に位置する他のチェーンも同様の構成を有する。N1-3チェーン1〜N1-3チェーン4はそれぞれ、両側の測定ポイントとなるダミーバンプにおいて電気抵抗値が測定される。測定ポイントとなるダミーバンプは配線P31,P31,P32,P32,P33,P33,P34,P34により電気特性測定部17と接続されている。
図1の電気特性測定部17は、SSDコントローラ15の指示にしたがって、指定されたチェーンの電気抵抗値を測定し、測定した電気抵抗値を、当該チェーンの識別子（ID）とともに、電気特性・接続状況データベース18に格納する。この際、電気抵抗値が閾値以上であるか閾値未満であるかを示すフラグを設定し、フラグもデータベース18に格納してもよい。フラグはたとえば電気抵抗値が閾値以上のときは「NG」、閾値未満のときは「OK」である。図12にデータベース18の構造の一例を示す。
電気特性測定部17は、測定した電気抵抗値および設定したフラグを、測定したチェーンの番号（識別子）とともに、SSDコントローラ15に返す。
また、電気特性測定部17は、SSDコントローラ15からデータベース18の読み出し指示を受けたときは、指定されたデータ（たとえば指定されたチェーンの電気抵抗値およびフラグなど）をデータベース18から読み出して、SSDコントローラ15に返してもよい。
SSDコントローラ15は、電気特性測定部17の制御、および各NANDフラッシュパッケージに対するアクセス制御（たとえばデータ書き込み、消去、更新）を行う。
またSSDコントローラ15は通信インターフェース（IF）12を介して外部のホスト機器21と通信する。ホスト機器21は、たとえばホストCPU、またはパーソナルコンピュータなどである。
SSDコントローラ15は、外部のホスト機器21からヘルスモニタリングの実行指示信号を受信する。SSDコントローラ15は、当該指示信号を受けると、すなわちヘルスモニタリングの検査イベントを検出すると、電気特性測定部17を用いて、最上位のチェーン（たとえばSSDチェーン1またはSSDチェーン2）にダミーバンプの破損が発生しているか否かを検査する。破損が発生していないときは、ヘルスモニタリングの検査結果情報として、ダミーバンプの破損は発生していないことを示す信号を外部のホスト機器21に返す。破損が発生している場合には破損したダミーバンプの箇所の絞り込みを行い、ヘルスモニタリングの検査結果情報として、絞り込んだ箇所（特定したパッケージ、特定したチェーン）を識別する信号を、外部のホスト機器21に返す。
SSDコントローラ15は、ヘルスモニタリングの検査結果情報を、たとえばSMART（Self-Monitoring Analysis and Reporting Technology）形式で、外部のホスト機器21に返す。ホスト機器21は受け取った検査結果情報を、表示装置またはプリンタ等の出力装置に出力して、作業者に検査結果を確認させてもよい。またはホスト機器21は、この検査結果情報を元に、製品の寿命予測及び修正を行っても良い。たとえば信号線または電力供給線に接続されたメインバンプはダミーの内側に配置しており、最外周から内側に向かってバンプ破断の進行を監視することで、メインバンプの破断までの製品の寿命を予測および修正することができる。
図13および図14は、図1の電子装置において行うヘルスモニタリングの流れを示すフローチャートである。
SSDコントローラ15がヘルスモニタリングの検査イベントを検出すると（S101）、SSDコントローラ15は電気特性測定部17を用いて、全NANDフラッシュパッケージの最外周ダミーバンプを一巡するSSDチェーン1（第1チェーン）の電気抵抗値を測定する（S102）。
SSDコントローラ15はSSDチェーン1の電気抵抗値が閾値以上か否かを判断し（S103）、閾値未満のときは（NO）、異常はないと判断して、ヘルスモニタリングを終了する。
一方、SSDチェーン1の電気抵抗値が閾値以上のときは（YES）、SSDチェーン1の下位の階層のチェーンを検査し、破断箇所の絞り込みを行う。まず各NANDフラッシュパッケージのそれぞれにおける最外周チェーン（第２チェーン）の破断をチェックし、バンプ破断が発生したNANDフラッシュパッケージを絞り込む。具体的に、SSDコントローラ15は、まず1番目のNANDフラッシュパッケージの最外周を一巡するチェーン（N1−1チェーン1）の電気抵抗値を測定する（S104）。
SSDコントローラ15は、電気抵抗値が閾値未満のときは（S105のNO）、NANDフラッシュパッケージ1の接合に異常はないと判断する。一方、電気抵抗値が閾値以上のときは、当該NANDフラッシュパッケージ（あるいは当該最外周チェーン）の番号を特定する（S105のYES，S106）。SSDコントローラ15は、同様にして、2〜m番目のNANDフラッシュパッケージについても最外周チェーンの電気抵抗値を測定し、電気抵抗値が閾値以上のときは、NANDフラッシュパッケージ（あるいは当該最外周チェーン）の番号を特定する（S105のYES，S106）。
SSDコントローラ15は、破断の発生したNANDフラッシュパッケージをすべて特定したら、それぞれのパッケージに対し、最外周チェーンのさらに下位の層のチェーン（N1-2 チェーン1など）をチェックすることにより，さらに破断箇所を絞り込んでいく。
具体的に、まず特定したNANDフラッシュパッケージにおける最外周チェーンの1つ下位層のL個（Lは1以上の整数）のチェーン（第３チェーン）について、順番に電気特性測定部17を用いて順次電気抵抗値を測定し、電気抵抗値が閾値以上となったチェーンを特定する（S108のYES、S109）。特定したチェーンのさらに下位のチェーン（第３チェーン）についても同様に測定および特定を行うことを繰り返す（つまり新たにチェーンが特定されごとに図14のフローを繰り返す）（S110のNO、S111）。なお、電気抵抗値が閾値未満のチェーンの下位のチェーンの測定は行わない。
最下層のチェーン群まで測定および特定を完了したら（S110のYES）、最終的に特定した最下層のチェーンの番号を含むヘルスモニタリング検査結果情報を出力して、本ヘルスモニタリングを終了する。当該検査結果情報は、当該最終的に特定したチェーンに含まれるはんだバンプの少なくとも１つに切断が発生してことを示す。なお、当該検査結果情報にS106で特定したNANDフラッシュパッケージの番号を含めてもよい。
なお通常は最下層のチェーンは角バンプを含み、かつ破損は角バンプから発生するため、最下層のチェーンが少なくとも1つ特定されると考えられるが、最下層より上位の層の測定において電気抵抗値が閾値以上のチェーンが検出されない可能性もあり得る。この場合、その段階で測定処理を終了し、当該上位の層のチェーンが、最終的に特定されるチェーンとなる。したがって、当該チェーンの番号を含むヘルスモニタリング検査結果情報を出力する。なお、当該検査結果情報にS106で特定したNANDフラッシュパッケージ番号を含めても良い。
上述したフローではSSDチェーン1の検査を行う例を示したが、順次、内側のSSDチェーン2，3，・・についても検査を行ってもよい。特に、SSDチェーン1に破断バンプが含まれていたときは、次にその1つ内側のSSDチェーン2についても検査することが好ましい。つまりバンプの破断は通常、最外周から始まるため、最外周にバンプ破断が発生したときは、SSDチェーン2にもバンプ破断が起こっている可能性があるからである。このように、あるSSDチェーンJに破断が発生したときは、その1つ内側のSSDチェーンJ＋1も検査することが好ましい。
上記フローでは、SSDチェーンの破断を検出した場合は、破断したパッケージの絞り込みを行なったが、単にダミーバンプの破断が発生しているか否かを検査するためだけであれば、SSDチェーンのみの検査を行なってもよい。さらに、上記フローでは、破断したNANDフラッシュパッケージを検出した場合、検出したパッケージ内でのさらに細かい破断箇所の絞り込みを行ったが、NANDフラッシュパッケージの特定だけで十分であれば、その時点で処理を終了してもよい。
以上、第1の実施形態によれば、すべてのパッケージにおける最外周バンプを一巡する全体一巡チェーンを設けるとともに当該全体一巡チェーンを階層状に下位に展開し、検査の際は、全体一巡チェーンを起点として階層を下位にたどりながら検査を行うことで、切断位置を短時間で検出することができる。すなわち、診断時はまず全体一巡チェーンのみをチェックし、破断が発生した際のみ階層構造をたどって、絞込みを行うことにより、診断負荷を低下させることができる。よって、破断検出のための処理を現実的な時間で済ませることが可能になり、診断負荷が低減される。これにより、メンテナンスや保守管理を容易化できるとともに、はんだ接合部の破断によるデータ消失のリスクを低減させることが可能になる。
（第2の実施形態）
図15は、複数のSSDを用いたRAID構成を備えた電子システムを示す。RAID（1）〜RAID（N1）は、RAID構成を示すラベルである。本図ではRAID(1)の構成のみが具体的に示されているが、RAIDコントローラ31に、他のRAID（2）〜RAID(N1)の構成が接続されてもよい。
以下RAID（1）の構成および動作を説明するが、他のRAID（2）〜RAID（N1）の動作も同様である。
RAID（1）構成は、SSD（1）1〜SSD（H）を含み、RAIDコントローラ31に接続されている。
各SSDは、図1および図2と同様の構成を有する。各SSDは、RAIDコントローラ31に接続される。RAIDコントローラ31は、あらかじめ定めたRAID方式に従って、各SSDを制御する。
RAIDコントローラ31はRAID(1)の各SSDに検査指示信号を送る。各SSDはそれぞれヘルスモニタリングを実行し、ヘルスモニタリングの検査結果情報（SMART情報）をRAIDコントローラに出力する。
ヘルスモニタリングにより破断の発生していなかったSSDは、はんだバンプに破断が発生していないことを示す第1の検査結果情報を出力する。一方、破断の発生していたSSDは、破断が検出されたSSD、当該SSDにおいて破断した箇所（パッケージの識別子、またはチェーンの識別子）を特定する第２の検査結果情報を出力する。
各SSDのSMART情報はRAIDコントローラ31で一括して管理し、RAIDコントローラ31側で適切な処理を行う。
以上、本実施形態によれば、SSDを複数用いてRAID(Redundant Arrays of Inexpensive Disks)を構成した場合でも、不良箇所の検出（不良SSDの検出、および当該不良SSDにおいて接合破断のあるパッケージおよびチェーンの検出）を、短時間で行うことができる。
（第3の実施形態）
図16は、多層構造型NANDフラッシュパッケージ41を複数、メインボード上に搭載したSSDを示す斜視図である。このSSDは、図1の各NANDフラッシュパッケージをそれぞれ多層構造型NANDフラッシュパッケージに置換したものに相当する。SSDコントローラおよび電気特性測定部等の要素の図示は、簡単のため省略している。
多層構造型NANDフラッシュパッケージ41は、メインボード11の厚み方向（垂直方向）に積み重ねられた複数のNANDフラッシュ基板を含む。積み重ねられたNANDフラッシュ基板間の電気的な接続は、NANDフラッシュ基板内のスルーホールによって行う。スルーホールはNANDフラッシュ基板に形成したホールに銅などの導電性金属によるめっきを施したものである。また、別の方法として、NANDフラッシュ基板に多層配線基板を用いている場合には、IVH（Interstitial Via Hole）などのビア接続と銅配線による層間接続を用いてもよい。接続がNANDフラッシュ基板内部の半導体を貫通する場合には、TSV(Through-Silicon Via)などのシリコン貫通電極を用いる方法をとることも可能である。
本実施形態では、スルーホールと、各NANDフラッシュ基板における接続パターンとによって、積み重ねられたNANDフラッシュ基板のダミーバンプを一続きに接続したチェーンを構成し、さらにこのチェーンをすべての多層構造型パッケージ間で直列状に接続することで、すべての多層構造型パッケージを一巡する全体一巡チェーンを作成しておく。これにより、基本的には、第1の実施形態と同様のルーチンを行うことで、破断を検出することができる。
図17は、図16のSSDにおける1つの多層構造型NANDフラッシュパッケージ41の側面図を示す。3つのNANDフラッシュ基板（電子基板）51〜53が積み重ねられている。符号1−Aはメインボード11の表面層、1−BはNANDフラッシュ基板51の下面層、2−AはNANDフラッシュ基板51の上面層、2−BはNANDフラッシュ基板52の下面層、3−AはNANDフラッシュ基板52の上面層、3−BはNANDフラッシュ基板53の下面層を示す。
図18〜図20は、図17における特定の多層構造型NANDフラッシュパッケージにおけるチェーン構造の一例を示す。当該特定の多層構造型NANDフラッシュパッケージは、図3に示したSSDにおけるNANDフラッシュパッケージ1に対応する位置に配置されたものである。
図18に示すように、NANDフラッシュ基板51のダミーバンプは、1−A層に形成した配線と、1−B層に形成した配線を交互に用いて接続されてチェーンが形成されている。このチェーンは、ダミーバンプ61a,61aにおいて、NANDフラッシュ基板51内のスルーホール61,61に接続され、スルーホール61,61は、1つ上のNANDフラッシュ基板52のダミーバンプに接続されている。符号71は最外周チェーン、符号72は最外周の1つの内側のチェーンを示す。
図19に示すように、NANDフラッシュ基板51の上に置かれたNANDフラッシュ基板52のダミーバンプは、2−A層に形成した配線と、2−B層に形成した配線を交互に用いて接続され、チェーンが形成されている。このチェーンは、ダミーバンプ62a,62aにおいて1つ下のNANDフラッシュ基板51のスルーホール61,61と接続され、ダミーバンプ62b,62bにおいてNANDフラッシュ基板52内のスルーホール62,62と接続される。スルーホール62,62は、1つ上のNANDフラッシュ基板53のダミーバンプに接続されている。
図20に示すように、NANDフラッシュ基板52の上に置かれたNANDフラッシュ基板53のダミーバンプは、3−A層に形成した配線と、3−B層に形成した配線を交互に用いて接続され、チェーンが形成されている。このチェーンは、ダミーバンプ63a,63aにおいて1つ下のNANDフラッシュ基板52のスルーホール62,62と接続される。
図18〜図20において、スルーホールに接続するバンプの位置は，角部から離れている方が望ましい。なぜなら、角部付近のバンプをスルーホールに接続してしまうと、さらに下層の破断位置を検出するためのチェーンと衝突して、破断検出チェーンをレイアウトできない可能性があるためである。
以上のように、積み重ねられたNANDフラッシュ基板51〜53間をつなぐ1つのチェーンが組まれて、1つのパッケージを一巡するチェーンとされている。このようなチェーンがさらにすべてのパッケージで一続きにつながることで、すべてのパッケージを一巡チェーンが形成される。
ヘルスモニタリングの際は、すべてのパッケージをつなぐ全体一巡チェーンの抵抗を測定し、電気抵抗値が閾値以上であれば、電気抵抗値が閾値以上のチェーンをもつパッケージを特定する。さらに必要に応じて、特定したパッケージにおいて電気抵抗値が閾値以上のチェーンをもつNANDフラッシュ基板を特定し、以降、特定した基板において第1の実施形態と同様にして検査を行えばよい。
以上、第3の実施形態によれば、複数の多層構造型NANDフラッシュパッケージを搭載したSSDの場合も、全体一巡チェーンと部分チェーンとの検査を組み合わせて、第1の実施形態と同様のルーチンで、破断検出および破断箇所の特定を、短時間で検出することができる。
1〜8：NANDフラッシュパッケージ（電子基板）
11・・・メインボード（実装基板）
12・・・コネクタ（通信インターフェース（IF））
13・・・ボス穴
15・・・SSDコントローラ（制御部）
16・・・コンデンサ
17・・・電気特性測定部
41：多層構造型NANDフラッシュパッケージ

Claims (7)

  1. メインボードと、
    それぞれ複数のはんだ接合部を有し、前記複数のはんだ接合部を介して前記メインボードに搭載された複数の電子基板と、
    すべての前記電子基板に渡って前記はんだ接合部を一続きに接続した第1チェーンと、
    前記第1チェーンの電気抵抗値、および前記第1チェーンの一部であり前記電子基板毎の前記はんだ接合部を一続きに接続した複数の第2チェーンの電気抵抗値を測定する測定部と、
    前記測定部を用いて前記第1チェーンの電気抵抗値を取得し、前記第1チェーンの電気抵抗値が閾値以上であるとき、前記測定部を用いて、前記電子基板にそれぞれ対応する前記第2チェーンのうち前記電気抵抗値が前記閾値以上である第2チェーンを検出する制御部と、
    を備えた電子装置。
  2. 前記測定部は、前記検出された第2チェーンのうちそれぞれ異なる範囲の部分である複数の第3チェーンの電気抵抗値をそれぞれ測定し、
    前記制御部は、前記測定部を用いて、前記複数の第3チェーンのうち前記電気抵抗値が閾値以上の第3チェーンを検出する
    ことを特徴とする請求項1に記載の電子装置。
  3. 前記電子基板が前記メインボードの厚さ方向に積み重ねられ、
    前記電子基板は前記はんだ接合部を介して互いに接合され、
    前記第1チェーンは、積み重ねられた電子基板の前記はんだ接合部を一続きに接続した、
    ことを特徴とする請求項2に記載の電子装置。
  4. 前記第1チェーンは、前記メインボード側の配線と、前記電子基板側の配線を交互に用いて前記はんだ接合部を接続する
    ことを特徴とする請求項1に記載の電子装置。
  5. 前記第1チェーンにより接続される前記はんだ接合部は、前記電子基板のはんだ接合部のうち最外周に位置する接合部である
    ことを特徴とする請求項1に記載の電子装置。
  6. 前記第1チェーンにより接続される前記はんだ接合部はダミー接合部である
    ことを特徴とする請求項1に記載の電子装置。
  7. 請求項1に記載の複数の電子装置と、
    前記複数の電子装置を制御する制御装置と、を備え、
    前記制御装置は、前記複数の電子装置のそれぞれに検査指示信号を送信し、
    前記電子装置は、
    前記検査指示信号に応じて、前記第1チェーンの電気抵抗値を測定し、
    前記第1チェーンの電気抵抗値が前記閾値未満のときは、前記電子装置におけるはんだ接合部に破断はないことを示す第1の検査結果情報を前記制御装置に送信し、
    前記第1チェーンの電気抵抗値が前記閾値以上のときは、前記閾値以上の電気抵抗値を有する第２チェーンを検出し、検出した第２チェーンに対応する電子基板の前記はんだ接合部の少なくとも１つに破断が発生していることを示す第２の検査結果情報を前記制御装置に送信する
    ことを特徴とする電子システム。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012063279A (ja) * 2010-09-16 2012-03-29 Toshiba Corp はんだ接合部の寿命予測方法、はんだ接合部の寿命予測装置、及び電子機器
JP2013083619A (ja) * 2011-09-27 2013-05-09 Elpida Memory Inc 半導体チップ、半導体装置、及びその測定方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6081055B2 (ja) 2011-11-16 2017-02-15 株式会社東芝 電子部品および測定方法
JP2013247244A (ja) * 2012-05-25 2013-12-09 Toshiba Corp 電子装置、破損推定方法、寿命推定方法
JP5894515B2 (ja) * 2012-09-28 2016-03-30 株式会社東芝 半導体装置、寿命推定装置、寿命推定方法
JP6076208B2 (ja) * 2013-06-21 2017-02-08 株式会社日本マイクロニクス 配線基板の検査装置および配線基板の検査方法
US9619381B2 (en) 2013-12-24 2017-04-11 International Business Machines Corporation Collaborative health management in a storage system
KR102252380B1 (ko) * 2014-04-24 2021-05-14 삼성전자주식회사 테이프 배선 기판, 반도체 패키지 및 상기 반도체 패키지를 포함한 디스플레이 장치
KR102269914B1 (ko) * 2015-02-13 2021-06-29 삼성디스플레이 주식회사 구동 칩 및 구동 칩을 포함하는 표시 장치
JP6139619B2 (ja) * 2015-09-09 2017-05-31 株式会社東芝 電子部品および測定方法
JP6520640B2 (ja) * 2015-10-23 2019-05-29 富士ゼロックス株式会社 画像形成システム
WO2017109974A1 (ja) * 2015-12-25 2017-06-29 株式会社日立製作所 半導体装置及び半導体破断予兆システム
KR20210072178A (ko) 2019-12-06 2021-06-17 삼성전자주식회사 테스트 범프들을 포함하는 반도체 패키지
US11755223B2 (en) 2020-09-29 2023-09-12 EMC IP Holding Company LLC Systems for modular hybrid storage devices
US11586508B2 (en) 2020-09-29 2023-02-21 EMC IP Holding Company LLC Systems and methods for backing up volatile storage devices
US11550506B2 (en) * 2020-09-29 2023-01-10 EMC IP Holding Company LLC Systems and methods for accessing hybrid storage devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61190955A (ja) * 1985-02-20 1986-08-25 Hitachi Chiyou Lsi Eng Kk 配線パタ−ンの検査方法及びその検査装置
JPH1187003A (ja) * 1997-07-16 1999-03-30 Sharp Corp 実装検査システム
JP2006165325A (ja) * 2004-12-08 2006-06-22 Toyota Motor Corp Ｉｃパッケージを実装した基板の配線構造、及び電気接続不良検査方法
JP2010093231A (ja) * 2008-09-11 2010-04-22 Yokogawa Electric Corp 半導体装置の実装構造

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6002177A (en) * 1995-12-27 1999-12-14 International Business Machines Corporation High density integrated circuit packaging with chip stacking and via interconnections
JP3265197B2 (ja) 1996-09-12 2002-03-11 株式会社東芝 半導体装置
US6452502B1 (en) * 1998-10-15 2002-09-17 Intel Corporation Method and apparatus for early detection of reliability degradation of electronic devices
US6564986B1 (en) * 2001-03-08 2003-05-20 Xilinx, Inc. Method and assembly for testing solder joint fractures between integrated circuit package and printed circuit board
US6940288B2 (en) * 2003-06-04 2005-09-06 Hewlett-Packard Development Company, L.P. Apparatus and method for monitoring and predicting failures in system interconnect
US6895353B2 (en) * 2003-06-04 2005-05-17 Hewlett-Packard Development Company, L.P. Apparatus and method for monitoring high impedance failures in chip interconnects
JP4063796B2 (ja) * 2004-06-30 2008-03-19 日本電気株式会社 積層型半導体装置
JP4577839B2 (ja) 2005-07-26 2010-11-10 レノボ・シンガポール・プライベート・リミテッド 半田ボールを有するパッケージを用いた電子機器、および半田ボールを有するパッケージの異常状態検知方法
US7573282B2 (en) * 2006-04-26 2009-08-11 Hewlett-Packard Development Company, L.P. Ball grid array connection monitoring system and method
JP4187022B2 (ja) * 2006-08-23 2008-11-26 ソニー株式会社 半導体装置、半導体集積回路およびバンプ抵抗測定方法
JP4776703B2 (ja) 2009-01-23 2011-09-21 株式会社東芝 半導体記憶装置を用いたｒａｉｄシステム及びその制御方法
JP5025676B2 (ja) 2009-03-25 2012-09-12 株式会社東芝 監視装置および監視方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61190955A (ja) * 1985-02-20 1986-08-25 Hitachi Chiyou Lsi Eng Kk 配線パタ−ンの検査方法及びその検査装置
JPH1187003A (ja) * 1997-07-16 1999-03-30 Sharp Corp 実装検査システム
JP2006165325A (ja) * 2004-12-08 2006-06-22 Toyota Motor Corp Ｉｃパッケージを実装した基板の配線構造、及び電気接続不良検査方法
JP2010093231A (ja) * 2008-09-11 2010-04-22 Yokogawa Electric Corp 半導体装置の実装構造

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012063279A (ja) * 2010-09-16 2012-03-29 Toshiba Corp はんだ接合部の寿命予測方法、はんだ接合部の寿命予測装置、及び電子機器
US8965712B2 (en) 2010-09-16 2015-02-24 Kabushiki Kaisha Toshiba Life predicting method for solder joint, life predicting apparatus for solder joint and electronic device
JP2013083619A (ja) * 2011-09-27 2013-05-09 Elpida Memory Inc 半導体チップ、半導体装置、及びその測定方法

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