KR102252380B1

KR102252380B1 - 테이프 배선 기판, 반도체 패키지 및 상기 반도체 패키지를 포함한 디스플레이 장치

Info

Publication number: KR102252380B1
Application number: KR1020140049462A
Authority: KR
Inventors: 정재민; 신나래
Original assignee: 삼성전자주식회사
Priority date: 2014-04-24
Filing date: 2014-04-24
Publication date: 2021-05-14
Also published as: US20150311148A1; KR20150123058A; US9922921B2

Abstract

본 발명의 기술적 사상은 테이프 배선 기판을 이용하는 반도체 패키지에 있어서, 더미 칩 영역을 포함하여 폭이 증가한 반도체 칩을 적용하면서도 테이프 배선 기판의 사이즈 증가를 최소화할 수 있는 배선 패턴을 갖는 테이프 배선 기판, 반도체 패키지 및 상기 반도체 패키지를 포함한 디스플레이 장치를 제공한다. 그 반도체 패키지는, 중앙 부분에 배치되고 칩 배선들에 연결된 패드들이 형성된 유효 칩 영역과, 상기 유효 칩 영역의 측면에 배치되고 상기 칩 배선들에 연결되지 않은 패드들이 형성된 더미 칩 영역을 구비한 반도체 칩; 상기 반도체 칩이 실장되는 칩 실장부를 구비하는 베이스 필름; 및 상기 베이스 필름 상에 형성되고 상기 반도체 칩의 상기 칩 배선들에 전기적으로 연결된 다수의 배선 패턴들;을 포함하고, 상기 다수의 배선 패턴들 중 일부인 제1 배선 패턴들은 상기 더미 칩 영역 하부의 상기 칩 실장부의 제1 부분을 통과한다.

Description

테이프 배선 기판, 반도체 패키지 및 상기 반도체 패키지를 포함한 디스플레이 장치{Tape substrate, semiconductor package and display apparatus comprising the same package}

본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 특히 테이프 배선 기판을 구비한 반도체 패키지 및 그 반도체 패키지를 포함한 디스플레이 장치에 관한 것이다.

최근 전자 제품의 소형화, 박형화 및 경량화 추세에 대응하기 위하여, 고밀도 반도체 칩 실장 기술로서, 가요성(flexible) 필름 기판을 이용한 칩 온 필름(chip on film; COF) 패키지 기술이 제안된 바 있다. 상기 COF 패키지 기술은 반도체 칩이 플립-칩 본딩 방식으로 상기 필름 기판에 직접 본딩 되고 짧은 리드에 의해 외부 회로에 접속될 수 있으며, 조밀한 배선 패턴의 형성이 가능하기 때문에 고집적 패키지 기술로서 주목받고 있다. 상기 COF 패키지는 셀룰러 폰 및 피디에이와 같은 휴대용 단말 장치, 랩탑 컴퓨터 또는 디스플레이 장치의 패널 등에 적용될 수 있다.

본 발명의 기술적 사상이 해결하고자 하는 과제는 테이프 배선 기판을 이용하는 반도체 패키지에 있어서, 더미 칩 영역을 포함하여 폭이 증가한 반도체 칩을 적용하면서도 테이프 배선 기판의 사이즈 증가를 최소화할 수 있는 배선 패턴을 갖는 테이프 배선 기판, 반도체 패키지 및 상기 반도체 패키지를 포함한 디스플레이 장치를 제공하는 데에 있다.

상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 반도체 칩이 실장되는 칩 실장부를 구비하는 베이스 필름; 및 상기 베이스 필름 상에 형성된 다수의 배선 패턴들;을 포함하고, 상기 다수의 배선 패턴들 중 일부가 상기 칩 실장부의 일부를 통과하는 테이프 배선기판을 제공한다.

본 발명의 일 실시예에 있어서, 상기 반도체 칩은 칩 배선들에 연결된 패드들이 형성되고 중앙 부분에 배치된 유효 칩 영역과, 상기 칩 배선들에 연결되지 않은 패드들이 형성되고 상기 유효 칩 영역의 양 측면에 배치된 더미 칩 영역을 포함하고, 상기 칩 실장부는 상기 유효 칩 영역에 대응하는 유효 실장 영역과 상기 더미 칩 영역에 대응하는 더미 실장 영역으로 구별되며, 상기 더미 실장 영역으로 상기 다수의 배선 패턴들 중 일부가 통과할 수 있다.

본 발명의 일 실시예에 있어서, 상기 유효 칩 영역은 제1 방향으로 연장된 직사각형 구조를 가지며, 상기 직사각형의 2개의 장변 중 제1 장변의 중앙 부분에 입력 패드들이 상기 제1 방향을 따라 배치되고 상기 제1 장변의 양쪽 측면 부분에 출력 패드들이 상기 제1 방향을 따라 배치되며, 상기 출력 패드들로 연결되는 배선 패턴들은 상기 제1 장변이 향하는 제2 방향 상방으로 출발하여 외곽 쪽으로 회전하면서 상기 2개의 장변 중 제2 장변이 향하는 제2 방향 하방으로 확장하되, 상기 출력 패드들 중의 외곽 쪽에 배치된 외곽 출력 패드들에 연결되는 상기 배선 패턴들 중의 외곽 배선 패턴들은 상기 더미 실장 영역을 통과하여 상기 제2 방향 하방으로 확장할 수 있다.

또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 중앙 부분에 배치되고 칩 배선들에 연결된 패드들이 형성된 유효 칩 영역과, 상기 유효 칩 영역의 측면에 배치되고 상기 칩 배선들에 연결되지 않은 패드들이 형성된 더미 칩 영역을 구비한 반도체 칩; 상기 반도체 칩이 실장되는 칩 실장부를 구비하는 베이스 필름; 및 상기 베이스 필름 상에 형성되고 상기 반도체 칩의 상기 칩 배선들에 전기적으로 연결된 다수의 배선 패턴들;을 포함하고, 상기 다수의 배선 패턴들 중 일부인 제1 배선 패턴들은 상기 더미 칩 영역 하부의 상기 칩 실장부의 제1 부분을 통과하는 반도체 패키지를 제공한다.

본 발명의 일 실시예에 있어서, 상기 반도체 칩은 상기 패드들 상의 단자들을 통해 상기 칩 실장부 상에 실장되되, 상기 단자들은 상기 유효 칩 영역의 상기 패드들 상에 형성된 유효 단자들과 상기 더미 칩 영역의 상기 패드들 상에 형성된 더미 단자들을 포함하며, 상기 유효 칩 영역의 상기 패드들은 상기 유효 단자들을 통해 상기 배선 패턴들에 전기적으로 연결되며, 상기 제1 배선 패턴들은 상기 유효 단자들 부분에서 출발하여 상기 제1 부분을 통과하도록 확장하며, 상기 더미 단자들의 적어도 일부는 상기 제1 부분에서 상기 제1 배선 패턴들과 결합할 수 있다.

본 발명의 일 실시예에 있어서, 상기 더미 단자들 모두가 상기 제1 배선 패턴들과 결합할 수 있다.

본 발명의 일 실시예에 있어서, 상기 더미 단자들의 간격은 상기 유효 단자들의 간격보다 크며, 상기 제1 배선 패턴들의 일부는 상기 더미 단자들 사이를 통과할 수 있다.

본 발명의 일 실시예에 있어서, 상기 더미 단자들은 간격이 큰 제1 더미 단자들과 간격이 작은 제2 더미 단자들을 포함하고, 상기 제1 배선 패턴들의 일부는 상기 제1 더미 단자들 사이를 통과할 수 있다.

본 발명의 일 실시예에 있어서, 상기 더미 단자들의 간격은 외곽 쪽으로 갈수록 점점 좁아질 수 있다.

본 발명의 일 실시예에 있어서, 상기 유효 칩 영역은 제1 방향으로 연장된 직사각형 구조를 가지며, 상기 직사각형의 2개의 장변 중 제1 장변의 중앙 부분에 입력 패드들이 상기 제1 방향을 따라 배치되고 상기 제1 장변의 양쪽 측면 부분에 제1 출력 패드들이 상기 제1 방향을 따라 배치되며, 상기 2개의 장변 중 제2 장변의 양쪽 측면 부분에 제2 출력 패드들이 상기 제1 방향을 따라 배치되며, 상기 더미 칩 영역은 상기 유효 칩 영역의 양쪽 측면에 각각 배치되고, 각각 상기 직사각형과 동일 폭을 갖는 직사각형 형태를 가지며, 상기 제1 장변에 인접하는 제1 변과 상기 제2 장변에 인접하는 제2 변 부분에 더미 패드들이 상기 제1 방향을 따라 배치될 수 있다.

본 발명의 일 실시예에 있어서, 상기 반도체 칩은 상기 패드들 상의 단자들을 통해 상기 칩 실장부 상에 실장되되, 상기 단자들은 상기 유효 칩 영역의 상기 입력 패드들, 제1 출력 패드들 및 제2 출력 패드들 상에 형성된 유효 단자들과 상기 더미 칩 영역의 상기 더미 패드들 상에 형성된 더미 단자들을 포함하며, 상기 배선 패턴들 중 상기 제1 출력 패드들에 전기적으로 연결되는 제1 출력 배선 패턴들은 상기 제1 장변이 향하는 제2 방향 상방으로 출발하여 외곽 쪽으로 회전하면서 상기 제2 장변이 향하는 제2 방향 하방으로 확장하며, 상기 제1 배선 패턴들은 상기 제1 출력 배선 패턴들의 일부를 구성하고, 상기 제1 출력 패드들 중의 외곽 쪽에 배치된 외곽 출력 패드들에 전기적으로 연결되며, 상기 제1 부분을 통과하여 상기 제2 방향 하방으로 확장할 수 있다.

본 발명의 일 실시예에 있어서, 상기 배선 패턴들 중 상기 입력 패드들에 연결되는 입력 배선 패턴들은 상기 제1 장변이 향하는 제2 방향 상방으로 확장하며, 상기 배선 패턴들 중 상기 제2 출력 패드들에 연결되는 제2 출력 배선 패턴들은 상기 제2 장변이 향하는 제2 방향 하방으로 확장하며, 상기 제1 배선 패턴들을 제외한 상기 제1 출력 배선 패턴들은 상기 칩 실장부의 외부 부분을 통과하여 상기 제2 방향 하방으로 확장할 수 있다.

본 발명의 일 실시예에 있어서, 상기 반도체 칩은 상기 패드들 상의 단자들을 통해 상기 칩 실장부 상에 실장되되, 상기 단자들은 상기 유효 칩 영역의 상기 입력 패드들, 제1 출력 패드들 및 제2 출력 패드들 상에 형성된 유효 단자들과 상기 더미 칩 영역의 상기 더미 패드들 상에 형성된 더미 단자들을 포함하며, 상기 입력 패드들, 제1 출력 패드들 및 제2 출력 패드들은 상기 유효 단자들을 통해 상기 배선 패턴들에 전기적으로 연결되며, 상기 제1 배선 패턴들은 상기 제1 출력 패드에 대응하는 상기 유효 단자들 중 일부에 연결되고, 상기 제1 장변이 향하는 제2 방향 상방으로 출발하여 외곽 쪽으로 회전하면서 상기 제1 부분을 통과하도록 확장하며, 상기 더미 단자들의 적어도 일부는 상기 제1 부분에서 상기 제1 배선 패턴들과 결합할 수 있다.

본 발명의 일 실시예에 있어서, 상기 더미 단자들의 간격은 일정하고, 상기 제1 부분에서 상기 제1 배선 패턴들의 간격이 일정할 수 있다. 상기 제1 부분에서 상기 제1 배선 패턴들의 피치와 상기 더미 단자들의 피치는 동일하고, 상기 더미 단자들 모두가 상기 제1 배선 패턴들과 결합할 수 있다. 상기 제1 부분에서 상기 제1 배선 패턴들의 피치는 상기 더미 단자들의 피치보다 작고, 상기 제1 배선 패턴들의 일부는 상기 더미 단자들과 결합하고 나머지 일부는 상기 더미 단자들 사이를 통과할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 부분에서 상기 제1 배선 패턴들의 간격은 일정하고, 상기 더미 단자들은 적어도 2종의 간격으로 배치되고, 상기 제1 배선 패턴들의 일부는 상기 더미 단자들과 결합하고 나머지 일부는 상기 더미 단자들 사이를 통과할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 배선 패턴들 각각은 상기 유효 단자들 중 1개 및 상기 더미 단자들 중 적어도 1개와 결합할 수 있다.

본 발명의 일 실시예에 있어서, 상기 더미 패드들 중 상기 제1 변에 배치되는 제1 더미 패드들과 상기 제2 변에 배치되는 제2 더미 패드들은 동일 간격을 가지고 상기 제1 방향으로 동일 위치에 배치되고, 상기 제1 더미 패드들 상에 상기 더미 단자들 중 제1 더미 단자들이 형성되고, 상기 제2 더미 패드들 상에 상기 더미 단자들 중 제2 더미 단자들이 형성되며, 상기 제1 배선 패턴들 각각은 상기 유효 단자들 중 1개, 상기 제1 더미 단자들 중 1개와 상기 제1 방향으로 동일한 위치의 상기 제2 더미 단자들 중의 1개와 결합할 수 있다.

본 발명의 일 실시예에 있어서, 상기 더미 칩 영역 끝단의 측변 부분에 상기 제1 방향에 수직하는 제2 방향을 따라 추가 더미 패드들이 배치되고, 상기 추가 더미 패드들 상에 추가 더미 단자들이 형성될 수 있다.

더 나아가 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 칩 배선들에 연결된 유효 패드들이 형성된 유효 칩 영역과, 상기 유효 칩 영역의 양 측면에 각각 배치되고 상기 칩 배선들에 연결되지 않은 더미 패드들이 형성된 더미 칩 영역을 구비한 반도체 칩; 상기 반도체 칩이 실장되고 상기 유효 칩 영역에 대응하는 유효 실장 영역과 상기 더미 칩 영역에 대응하는 더미 실장 영역을 구비한 칩 실장부, 상기 칩 실장부 외곽 쪽의 배선부, 상기 배선부의 양측 단부에 배치되고 일정 간격으로 PF(perforation) 홀들이 형성된 PF부, 및 외부 장치와 접합하는 접합부를 구비하는 베이스 필름; 및 상기 반도체 칩의 상기 칩 배선들 및 상기 출력 장치의 배선들에 전기적으로 연결되고, 상기 더미 실장 영역 및 상기 배선부에 형성된 다수의 배선 패턴들;을 포함하는 반도체 패키지를 제공한다.

본 발명의 일 실시예에 있어서, 상기 다수의 배선 패턴들 중 일부인 제1 배선 패턴들은 상기 유효 실장 영역의 일변에서 출발하여 상기 PF부 쪽으로 시계 방향 또는 반시계 방향으로 회전하면서 상기 더미 실장 영역을 통과하여 상기 접합부 방향으로 확장할 수 있다.

본 발명의 일 실시예에 있어서, 상기 반도체 칩은 상기 패드들 상의 단자들을 통해 상기 칩 실장부 상에 실장되되, 상기 단자들은 상기 유효 패드들 상에 형성된 유효 단자들과 상기 더미 패드들 상에 형성된 더미 단자들을 포함하며, 상기 제1 배선 패턴들 각각은 상기 유효 단자들 중 1개 및 상기 더미 단자들 중 적어도 1개와 결합할 수 있다.

본 발명의 일 실시예에 있어서, 상기 외부 장치는 디스플레이 패널 또는 착용 가능한(wearable) 출력 장치이고, 상기 접합부를 통해 전원 및 데이터 신호가 상기 외부 장치에 인가될 수 있다.

한편, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 화상을 표시하는 디스플레이 패널; 상기 디스플레이 패널의 상기 화상을 표시하기 위한 구동신호를 제공하는 인쇄회로기판(PCB); 및 상기 인쇄회로기판과 상기 디스플레이 패널 사이에 연결되고, 반도체 칩이 실장되며 플렉시블(flexible)한 반도체 패키지;를 포함하고, 상기 반도체 패키지는, 방열 영역을 구비한 상기 반도체 칩, 상기 반도체 칩이 실장되는 칩 실장부를 구비하는 베이스 필름, 및 상기 베이스 필름 상에 형성되고 상기 반도체 칩에 전기적으로 연결된 다수의 배선 패턴들을 포함하며, 상기 다수의 배선 패턴들 중 일부인 제1 배선 패턴은 상기 방열 영역과 오버랩되는 상기 칩 실장부의 부분을 통과하는 디스플레이 장치를 제공한다.

본 발명의 기술적 사상에 의한 테이프 배선 기판은, 테이프 배선 기판 상에서 더미 칩 영역에 대응하는 칩 실장 영역의 일부분을 배선 패턴들의 경로로 이용할 수 있다. 그에 따라, 본 발명의 기술적 사상에 의한 반도체 패키지는, 반도체 칩의 상부 장변에서 출발하는 출력 배선 패턴들 모두가 반도체 칩의 측면 외부 쪽의 경로를 채택하는 패키지 구조와 비교하여 테이프 배선 기판의 폭을 현저히 감소시킬 수 있다.

다시 말해서, 본 발명의 기술적 사상에 의한 반도체 패키지 및 상기 반도체 패키지를 포함한 디스플레이 장치는 반도체 칩의 양쪽 각각의 더미 칩 영역의 폭만큼 테이프 배선 기판의 폭을 확대해야 하는 문제를 해결할 수 있다. 또한, 더미 칩 영역의 추가에 의해 증가한 폭을 갖는 반도체 칩을 채용하면서도, 기존의 더미 칩 영역을 포함하지 않은 반도체 칩에 적용한 테이프 배선 기판을 그대로 이용할 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개념적으로 보여주는 평면도이다.
도 2는 도 1의 반도체 패키지에서 반도체 칩의 일부분을 확대하여 보여주는 평면도이다.
도 3은 도 1의 반도체 패키지에서 반도체 칩이 실장되지 않은 상태의 테이프 배선 기판을 보여주는 평면도이다.
도 4는 도 3의 변형예를 보여주는 테이프 배선 기판에 대한 평면도이다.
도 5a 및 5b는 도 1의 I-I' 부분을 절단하여 보여주는 단면도들이다.
도 6은 도 1의 Ⅱ-Ⅱ' 부분을 절단하여 보여주는 단면도이다.
도 7은 본 발명의 일 실시예에 따는 반도체 패키지 구조를 실질적으로 보여주는 평면도이다.
도 8은 본 발명의 일 실시예에 따는 반도체 패키지 구조에서 반도체 칩을 실질적으로 보여주는 평면도이다.
도 9는 도 8의 반도체 칩의 더미 칩 영역 부분에서의 배선 패턴 구조를 좀더 상세하게 보여주는 평면도이다.
도 10 내지 도 17은 본 발명의 일 실시예들에 따른 반도체 칩의 더미 칩 영역의 패드 배치 구조 및 배선 패턴과의 연결 관계를 보여주는 개념도들이다.
도 18은 본 발명의 일 실시예들에 따른 디스플레이 장치의 일부를 개략적으로 보여주는 개념도이다.
도 19는 도 18의 디스플레이 장치에 대응하는 장치 구성도이다.
도 20은 본 발명의 일 실시예들에 따른 착용 가능한 전자 장치에 대한 사시도이다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.

이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것이다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개념적으로 보여주는 평면도이다.

도 1을 참조하면, 본 실시예에 따른 반도체 패키지(1000)는 테이프 배선 기판(100) 및 반도체 칩(200)을 포함할 수 있다.

테이프 배선 기판(100)은 절연성의 베이스 필름(110)과 도전성의 다수의 배선 패턴들(120)을 포함할 수 있다.

베이스 필름(110)은 열팽창 계수(CTE: coefficient of thermal expansion) 및 내구성이 우수한 재질인 폴리이미드(polyimide)를 포함하는 플렉시블(flexible) 필름일 수 있다. 그러나 베이스 필름(110)의 재질이 상기 폴리이미드에 한정되는 것은 아니다. 예컨대, 베이스 필름(110)은 에폭시계 수지나 아크릴(acrylic), 폴리에테르니트릴(polyether nitrile), 폴리에테르술폰(polyether sulfone), 폴리에틸렌 테레프탈레이트(polyethylene cterephthalate), 폴리에틸렌 나프탈레이드(polyethylene naphthalate) 등의 합성수지로 형성될 수 있다.

베이스 필름(110)은 칩 실장부(도 3의 112), 배선부(114), 및 PF(perforation)부(116)를 포함할 수 있다. 칩 실장부(112)는 반도체 칩(200)이 실장되는 영역일 수 있다. 배선부(114)는 반도체 칩(200)과 연결되는 다수의 배선 패턴들(120)이 배치되는 영역일 수 있다. PF(perforation)부(116)는 배선부(114)를 중심으로 양 측면으로 배치되며 다수의 PF 홀들(H1)을 포함할 수 있다. 이러한 PF 홀들(H1)을 통해, 와인딩 릴(미도시)로의 베이스 필름(110)의 감김(reeling) 또는 와인딩 릴(미도시)로부터의 풀림(releasing)이 제어될 수 있다.

일반적으로 PF 홀들(H1)의 피치는 일정하므로, 테이프 배선 기판(100)의 길이는 PF 홀들(H1)의 개수에 의해 결정될 수 있다. 예컨대, 본 실시예의 테이프 배선 기판(100)은 7개의 PF 홀들(H1)을 갖는 7 PF 제품일 수 있다. 한편, 테이프 배선 기판(100)의 폭은 실장되는 반도체 칩(200)의 폭과, 배치되어야 하는 배선 패턴들의 수에 의해 결정될 수 있다.

도 1에서, 반도체 패키지(1000)를 개략적으로 도시함으로써, 베이스 필름(110) 상에 패널 접착부 및 인쇄회로기판(Printed Circuit Board: PCB) 접착부가 생략되어 도시되고 있지만, 베이스 필름(110)은 하부의 변으로 디스플레이 패널(미도시) 접착되는 패널 접착부, 그리고 상부의 변으로 PCB가 접착하는 PCB 접착부를 포함할 수 있다.

배선 패턴들(120)은 베이스 필름(110) 상에 형성되며 도전성을 갖는 금속 물질을 포함할 수 있다. 예컨대, 배선 패턴들(120)은 구리(Cu)로 형성될 수 있다. 물론, 배선 패턴들(120)의 재질이 구리에 한정되는 것은 아니다. 이러한 배선 패턴들(120)은 솔더 레지스트(Solder Resist) 등과 같은 보호막으로 덮여 보호될 수 있다.

배선 패턴들(120)은 입력 배선 패턴들(122), 제1 출력 배선 패턴들(124) 및 제2 출력 배선 패턴들(126)을 포함할 수 있다. 한편, 도 1에서 도시하지 않았지만, 배선 패턴들(120)은 도 7에 도시된 바와 반도체 칩(200)을 거치지 않은 바이패스(bypass) 배선 패턴들을 포함할 수 있다. 또한, 도 1에서, 배선 패턴들(120)의 구별을 위해 입력 배선 패턴들(122)에 대해 In으로, 제1 출력 배선 패턴들(124)에 대해 Out1으로, 그리고 제2 출력 배선 패턴들(126)에 대해 Out2로 구간을 나누어 표시하고 있다.

입력 배선 패턴들(122)은 PCB로부터의 전달된 신호 전압 등을 반도체 칩(200)으로 전달하는 패스들일 수 있다. 한편, 입력 배선 패턴들(122)이 4개만 도시되고 있지만 이는 단지 이해의 편의를 위한 것으로서, 입력 배선 패턴들(122)은 수십 내지 수백 개일 수 있다. 이러한 입력 배선 패턴들(122)은 반도체 칩(200)의 입력 패드들(212i)에 전기적으로 연결될 수 있다.

제1 및 제2 출력 배선 패턴들(124, 126)은 반도체 칩(200)으로부터 디스플레이 패널의 데이터 라인으로 화상 신호 등을 전달하는 패스들일 수 있다. 제1 출력 배선 패턴들(124)은 반도체 칩(200)의 제1 장변(E1) 상에 제1 방향(x 방향)으로 배치된 제1 출력 패드들(212o1)로부터 출발하여 전술한 패널 접착부에 대응하는 베이스 필름(110)의 하단부로 확장하는 패스들일 수 있다. 또한, 제2 출력 배선 패턴들(126)은 반도체 칩(200)의 제2 장변(E2) 상에 제1 방향(x 방향)으로 배치된 제2 출력 패드들(212o2)로부터 출발하여 상기 하단부로 확장하는 패스들일 수 있다.

도시된 바와 같이, 제2 출력 배선 패턴들(126)의 경우 반도체 칩(200)의 제2 장변(E2)과 하단부 사이에 방해물이 없으므로 하방으로 거의 직선 형태로 확장하는 구조를 가질 수 있다. 그러나 제1 출력 배선 패턴들(124)의 경우는 반도체 칩(200) 및 하부의 제2 출력 배선 패턴들(126)이 방해물로 작용할 수 있다. 즉, 제1 출력 배선 패턴들(124)이 바로 하단부로 확장하여 연장되는 경우, 반도체 칩(200)의 제2 장변(E2) 상에 제1 방향(x 방향)을 따라서 배치된 제2 출력 패드들(212o2) 상의 연결 단자들 또는 제2 출력 배선 패턴들(126)과 겹치는 문제가 발생할 수 있다.

결국, 상기와 같은 문제를 방지하기 위하여 제1 출력 배선 패턴들(124)은 도 1에 도시된 바와 같이 외곽 쪽으로 우회하는 구조로 확장할 수 있다. 제1 출력 배선 패턴들(124)의 우회 구조는, 제1 출력 배선 패턴들(124)이 제1 장변(E1)에서 상단부로 출발하여 오른쪽 방향(오른쪽 제1 출력 배선 패턴들) 또는 왼쪽 반향(왼쪽 제1 출력 배선 패턴들)으로 3 번 꺾여 상기 하단부로 확장하는 구조일 수 있다. 그러나 제1 출력 배선 패턴들(124)의 우회 구조가 상기 구조에 한정되는 것은 아니다. 예컨대, 4번 이상 꺾여서 상기 하단부로 확장하거나 또는 곡선 형태로 회전하여 상기 하단부로 확장할 수도 있다.

한편, 제1 출력 배선 패턴들(124)은 반도체 칩(200)의 외곽 쪽 부분과 교차하여 상기 하단부로 확장하는 제1 배선 패턴들(124-1)과, 반도체 칩(200)과 교차하지 않고 반도체 칩(200)의 외부의 베이스 필름(110)을 통해 상기 하단부로 확장하는 제2 배선 패턴들(124-2)로 구별될 수 있다. 반도체 칩(200)은 중앙의 유효 칩 영역(210)과 유효 칩 영역(210)의 양쪽으로 배치되는 더미 칩 영역(220)으로 구분될 수 있는데, 더미 칩 영역(220)에는 실질적인 신호의 입출력 기능을 수행하는 패드들이 존재하지 않을 수 있다. 그에 따라, 더미 칩 영역(220)과 상기 하단부 사이에는 제2 출력 배선 패턴들(126)이 존재하지 않으므로 제1 출력 배선 패턴들(124) 중 일부인 제1 배선 패턴들(124-1)의 경로로 이용될 수 있다.

이와 같이 반도체 칩(200)의 더미 칩 영역(220)에 대응하는 베이스 필름(110)의 칩 실장 영역의 일부분(도 3의 112d)이 제1 출력 배선 패턴들(124) 일부의 경로로 이용됨으로써, 본 실시예의 반도체 패키지(1000)는 제1 출력 배선 패턴들(124) 모두가 반도체 칩(200)의 외부로 경로를 채택하는 패키지 구조에 비하여 테이프 배선 기판(100)의 폭을 현저히 감소시킬 수 있다. 예컨대, 본 실시예의 반도체 패키지(1000)는 반도체 칩(200)의 양쪽 각각의 더미 칩 영역(220)의 폭만큼 테이프 배선 기판(100)의 폭을 확대시켜야 하는 문제를 해결할 수 있다. 따라서, 더미 칩 영역(220)을 포함하여 증가한 폭을 갖는 반도체 칩(200)을 채용하면서도, 기존에 더미 칩 영역(220)을 포함하지 않은 반도체 칩에 적용한 테이프 배선 기판(100)을 그대로 이용할 수 있다.

도시된 바와 같이 제1 배선 패턴들(124-1)은 더미 칩 영역(220)의 패드, 즉, 더미 패드(222) 상의 더미 단자들(도 6의 224)과 결합하는 식으로 베이스 필름(110)의 칩 실장부의 더미 실장 영역(도 3의 112d)을 통과할 수 있다. 또한, 더미 칩 영역(220)에는 제1 장변(E1) 및 제2 장변(E2)에 인접하는 변으로 각각 더미 패드들(222)이 배치되고, 도시된 바와 같이 제1 배선 패턴들(124-1) 각각은 더미 칩 영역(220)의 상변 쪽의 1개의 더미 패드(222) 상의 더미 단자(도 6의 224) 그리고 하변 쪽의 1개의 더미 패드(222) 상의 더미 단자(도 6의 224)에 공통으로 결합하면서 베이스 필름(110)의 하단부로 확장할 수 있다. 결국, 제1 배선 패턴들(124-1) 각각은 유효 칩 영역(210)의 1개의 제1 출력 패드(212o1) 상의 연결 단자(도 5a의 214)와 2개의 더미 패드들(222)의 더미 단자들(224)과 결합할 수 있다.

그러나 더미 패드들(222)의 배치 구조나 그에 따른 제1 배선 패턴들(124-1)과의 결합 관계가 상기 내용에 한정되는 것은 아니다. 예컨대, 더미 패드들(222)은 다양한 구조로 배치될 수 있고, 그에 따라 제1 배선 패턴들(124-1)과의 결합 관계도 다양하게 변경될 수 있다. 그에 대해서는 도 10 내지 도 17에 대한 설명 부분에서 좀더 상세히 기술한다.

반도체 칩(200)은 PCB로부터 신호 전압을 입력받아 화상 신호를 생성하고 디스플레이 패널의 데이터 라인으로 상기 화상 신호를 출력하는 소스 드라이버 IC일 수 있다. 또한, 반도체 칩(200)은 트랜지스터의 온(on)/오프(off) 신호가 포함된 주사신호를 생성하여 디스플레이 패널의 게이트 라인으로 출력하는 게이트 드라이버 IC일 수 있다. 물론, 반도체 칩(200)이 상기 소스 드라이브 IC나 게이트 드라이버 IC에 한정되는 것은 아니다. 예컨대, 본 실시예의 반도체 패키지(1000)가 디스플레이 장치가 아닌 다른 전자 장치에 결합하여 이용되는 경우에, 반도체 칩은 해당 전자 장치를 구동하기 위한 IC일 수 있다.

반도체 칩(200)은 플립-칩 본딩 방법을 통해 베이스 필름(110)의 칩 실장부(도 3의 112) 상에 실장될 수 있다. 다시 말해서, 반도체 칩(200)의 액티브 면에 노출된 입출력 패드들 상에 범프나 솔더 볼과 같은 연결 단자들이 배치되고, 이러한 연결 단자들이 배선 패턴들과 물리적 전기적으로 바로 결합함으로써, 반도체 칩(200)이 테이프 배선 기판(100)에 실장될 수 있다. 도시되지는 않았지만, 외부로부터 물리적 화학적 손상을 방지하기 위하여, 반도체 칩(200)은 에폭시 수지 등과 같은 밀봉재에 의해 밀봉될 수 있다. 또한, 반도체 칩(200)과 테이프 배선 기판(100) 사이에 언더필이 채워질 수 있다.

반도체 칩(200)은 전술한 바와 같이 유효 칩 영역(210)과 더미 칩 영역(220)을 포함할 수 있다. 유효 칩 영역(210)에는 내부로 집적 회로들이 형성되고, 도시된 바와 같이 제1 장변(E1)과 제2 장변(E2)에 다수의 입출력 패드들(212i, 212o1, 212o2)이 제1 방향(x 방향)을 따라 배치될 수 있다. 구체적으로 유효 칩 영역(210)의 제1 장변(E1) 중앙으로 입력 패드들(212i)이 배치되고, 입력 패드들(212i) 양측의 제1 장변(E1)에 제1 출력 패드들(212o1)이 배치될 수 있다. 한편, 유효 칩 영역(210)의 제2 장변(E2)에는 제2 출력 패드들(212o2)이 배치될 수 있다.

제2 출력 패드들(212o2)은 제2 장변(E2)을 따라 거의 모든 부분에 배치될 수 있다. 그러나 경우에 따라, 제2 출력 패드들(212o2)은 제2 장변(E2)의 중앙 부분에는 배치되는 않을 수도 있다. 예컨대, 제2 장변(E2)의 중앙 부분에 전원 입력을 위한 입력 패드들이 배치될 수 있고, 그러한 경우에는 제2 출력 패드들(212o2)은 제2 장변(E2)의 양쪽 측면 부분에 배치될 수 있다.

도시하지는 않았지만, 유효 칩 영역(210)에는 다수의 칩 배선들(도 8의 230 참조)이 형성되고, 이러한 칩 배선들은 내부 집적 회로들과 입출력 패드들을 전기적으로 연결할 수 있다. 도 1에서 배선 패턴들(120)의 끝단이 입출력 패드들(212i, 212o1, 212o2)로부터 돌출되는 구조로 도시되고 있는데, 배선 패턴들(120)과 입출력 패드들(212i, 212o1, 212o2)의 연결 구조가 이에 한정되는 것은 아니다. 예컨대, 배선 패턴들(120)의 끝단은 입출력 패드들(212i, 212o1, 212o2)로부터 돌출되지 않을 수 있다.

한편, 입출력 패드들(212i, 212o1, 212o2)과 배선 패턴들(120)의 일부분이 반도체 칩(200) 상에 도시되고 있는데, 이는 이해의 편의를 위한 것이다. 즉, 입출력 패드들(212i, 212o1, 212o2)은 반도체 칩(200)의 하면에 배치되고, 배선 패턴들(120)의 일부분도 베이스 필름(110)의 칩 실장부(도 3의 112) 상에 배치되므로, 반도체 칩(200)에 가려져 보이지 않을 수 있다. 다만, 일반적으로 베이스 필름(110)이 투명하므로, 반도체 패키지(1000)를 뒤집는 경우에, 투명한 베이스 필름(110)을 통해 반도체 칩(200)의 하면이 보일 수 있고, 그러한 경우에는 도 1과 같은 구조를 확인할 수 있다. 덧붙여, 도 5a 내지 도 6에서 확인할 수 있듯이, 입출력 패드들(212i, 212o1, 212o2)과 배선 패턴들(120)은 연결 단자들(214)를 통해 연결되므로, 입출력 패드들(212i, 212o1, 212o2) 대신 연결 단자들(214), 예컨대 범프들이 보일 수 있다.

더미 칩 영역(220)은 중앙의 유효 칩 영역(210)의 양 측면에 배치될 수 있다. 이러한 더미 칩 영역(220)은 방열을 위해 추가적으로 형성되는 영역일 수 있다. 그에 따라, 유효 칩 영역(210)과는 달리 내부에 집적회로나 칩 배선들이 형성되지 않을 수 있다.

한편, 더미 칩 영역(220)에는 더미 패드들(222)이 형성될 수 있다. 이러한, 더미 패드들(222)은 제1 장변(E1)과 제2 장변(E2)에 인접하는 변들에 제1 방향(x 방향)을 따라 배치될 수 있다. 도 1에서 각 변으로 각각 2개씩의 더미 패드들(222)이 배치되고 있는데, 이는 설명의 편의를 위한 것이고, 실제로는 더미 칩 영역(220) 상에 더미 패드들(222)이 수십 내지 수백 개가 배치될 수 있다. 전술한 바와 같이 더미 칩 영역(220)에는 칩 배선들이 형성되지 않으므로 더미 패드들(222)은 칩 배선들과 연결되지 않을 수 있다.

도 6을 통해 알 수 있듯이, 더미 패드들(222) 상에는 더미 단자들(224)이 형성될 수 있다. 이러한 더미 패드들(222) 및 더미 단자들(224)은, 반도체 칩(200)을 테이프 배선 기판(100)의 칩 실장부(112) 상에 실장할 때, 테이프 배선 기판(100)과의 결합력을 견고히 하는데 기여할 수 있다. 한편, 더미 패드들(222)의 사이즈 및 피치는 유효 칩 영역(210)의 제1 출력 패드들(212o1)의 사이즈 및 피치와 동일하거나 또는 다를 수도 있다. 이에 대해서는 도 10 내지 도 17에 대한 설명 부분에서 좀더 상세히 기술한다.

한편, 제1 배선 패턴들(124-1)에 대해 설명한 바와 같이, 제1 배선 패턴들(124-1)은 더미 칩 영역(220)의 더미 패드들(222) 상의 더미 단자들(도 6의 224)과 결합할 수 있다. 구체적으로, 제1 배선 패턴들(124-1) 각각은 2개의 더미 단자들(224)과 결합할 수 있다. 또한, 제1 배선 패턴들(124-1) 각각은 1개의 더미 단자(224)와 결합하거나 또는 제1 배선 패턴들(124-1) 중 적어도 일부는 더미 단자들(224)과 결합하지 않을 수 있다. 더미 단자들(224)과 결합하지 않은 제1 배선 패턴들(124-1)은 단순히 베이스 필름(110)의 칩 실장부(도 3의 112)를 통과하는 식으로 확장할 수 있다.

본 실시예의 반도체 패키지(1000)는 테이프 배선 기판(100) 상에서 더미 칩 영역(220)에 대응하는 칩 실장 영역의 부분을 배선 패턴들의 경로로 이용할 수 있다. 그에 따라, 본 실시예의 반도체 패키지(1000)는 제1 출력 배선 패턴들(124) 모두가 반도체 칩(200)의 측면 외부 쪽의 경로를 채택하는 패키지 구조에 비하여 테이프 배선 기판(100)의 폭을 현저히 감소시킬 수 있다. 즉, 본 실시예의 반도체 패키지(1000)는 반도체 칩(200)의 양쪽 각각의 더미 칩 영역(220)의 폭만큼 테이프 배선 기판(100)의 폭을 확대해야 하는 문제를 해결할 수 있다. 또한, 더미 칩 영역(220)의 추가에 의해 증가한 폭을 갖는 반도체 칩(200)을 채용하면서도, 기존에 더미 칩 영역(220)을 포함하지 않은 반도체 칩에 적용한 테이프 배선 기판(100)을 그대로 이용할 수 있는 장점이 있다.

도 2는 도 1의 반도체 패키지에서 반도체 칩의 일부분을 확대하여 보여주는 평면도로서, 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.

도 2를 참조하면, 반도체 칩(200)은 유효 칩 영역(210)과 더미 칩 영역(220)을 포함할 수 있다. 유효 칩 영역(210)에는 입출력 패드들(212i, 212o1, 212o2)이 배치되고, 특히 더미 칩 영역(220)에 인접하는 제1 장변(E1)에는 제1 출력 패드(212o1)가 배치되고, 제2 장변(E2)에는 제2 출력 패드(212o2)가 배치될 수 있다.

구체적으로, 제1 출력 패드들(212o1)은 제1 폭(W1) 및 제1 피치(P1)를 가지고 제1 장변(E1) 상에 제1 방향(x 방향)을 따라 배치될 수 있다. 예컨대, 제1 폭(W1) 및 제1 피치(P1) 각각은 수 내지 수십 ㎛일 수 있다. 제1 피치(P1)는 제1 폭(W1)의 2배 이하일 수 있으나 경우에 따라 2배보다 클 수도 있다. 본 실시예의 반도체 패키지(1000)에서 제1 출력 패드들(212o1)의 제1 폭(W1)은 15㎛ 정도이고 제1 피치(P1)는 25㎛ 정도일 수 있다. 물론, 제1 출력 패드들(212o1)의 폭과 피치가 상기 수치들에 한정되는 것은 아니다.

제2 출력 패드들(212o2) 역시 제1 폭(W1) 및 제1 피치(P1)를 가지고 제2 장변(E2) 상에 제1 방향(x 방향)을 따라 배치될 수 있다. 그러나 제2 출력 패드들(212o2)은 제1 출력 패드들(212o1)과 다른 폭과 피치를 가지고 배치될 수도 있다. 또한, 제2 출력 패드들(212o2)이 제1 출력 패드들(212o1)과 동일 폭과 동일 피치를 가지고 배치되는 경우에도 제1 출력 패드들(212o1)과 제1 방향(x 방향) 상의 위치는 다를 수 있다.

한편, 더미 칩 영역(220) 상에는 더미 패드들(222)이 배치될 수 있다. 더미 패드들(222)은 제1 출력 패드들(212o1)과 같이 제1 폭(W1) 및 제1 피치(P1)를 가지고 배치될 수 있다. 또한, 제1 장변(E1)에 인접하는 제1 더미 장변(Ed1)의 더미 패드들(222)과 제2 장변(E2)에 인접하는 제2 더미 장변(Ed2)의 더미 패드들(222)의 제1 방향(x 방향) 상의 위치는 동일할 수 있다. 그에 따라, 도 1에 도시된 바와 같이 제1 배선 패턴들(124-1) 하나에 1개의 제1 출력 패드(212o1)와 2개의 더미 패드들(222)이 연결될 수 있다. 그러나 이에 한정되지 않고 더미 패드들(222)의 배치 위치는 다양하게 변할 수 있고, 그에 대해서는 도 10 내지 도 17 부분에서 설명한다.

도 3은 도 1의 반도체 패키지에서 반도체 칩이 실장되지 않은 상태의 테이프 배선 기판을 보여주는 평면도로서, 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.

도 3을 참조하면, 테이프 배선 기판(100)은 베이스 필름(110) 및 배선 패턴들(120)을 포함할 수 있다. 베이스 필름(110)은 칩 실장부(112), 배선부(114), 및 PF부(116)를 포함할 수 있다. 칩 실장부(112)는 점선으로 표시되어 있고, 이러한 칩 실장부(112) 상에 반도체 칩(200)이 플립-칩 본딩 방식으로 실장될 수 있다. 한편, 칩 실장부(112)는 반도체 칩(200)의 유효 칩 영역(210)과 더미 칩 영역(220)에 대응하여 유효 실장 영역(112e)과 더미 실장 영역(112d)으로 구별될 수 있다.

더미 실장 영역(112d)으로는 제1 배선 패턴들(124-1)이 통과할 수 있다. 제1 배선 패턴들(124-1)의 피치는 전술한 더미 패드들(222)의 피치와 실질적으로 동일할 수 있다. 예컨대, 제1 배선 패턴들(124-1)은 제1 피치(P1)를 가질 수 있다. 제1 배선 패턴들(124-1)은 제2 폭(W2)을 가질 수 있다. 제1 배선 패턴들(124-1)의 제2 폭은 더미 패드들(222)의 제1 폭(W1)과 동일하거나 또는 제1 폭(W1)보다 크거나 작을 수 있다. 그러나 제1 배선 패턴들(124-1)과 더미 패드들(222)이 서로 연결되기 위하여, 전술한 바와 같이 제1 배선 패턴들(124-1)의 피치는 더미 패드들(222)의 피치와 실질적으로 동일할 수 있다.

참고로, 배선 패턴들(120)은 반도체 칩(200)의 입출력 패드들(212i, 212o1, 212o2)과 결합하는 부분에서 입출력 패드들(212i, 212o1, 212o2)의 폭과 피치에 의해 제한되어 좁게 형성될 수 있다. 그러나 도 1의 입력 배선 패턴들(122)과 같이 반도체 칩(200)에서 멀어진 곳에서는 입출력 패드들(212i, 212o1, 212o2)보다는 큰 폭과 피치로 배치될 수 있다. 예컨대, 반도체 칩(200)에서 멀어진 곳에서 배선 패턴들(120)은 20㎛ 정도의 폭과 35㎛ 정도의 피치를 가질 수 있다. 그러나 배선 패턴들(120)의 폭과 피치가 상기 수치들에 제한되는 아니다. 예컨대, 배선 패턴들(120)의 폭과 피치는 상기 수치보다 크거나 작게 형성될 수 있고, 경우에 따라서는 여러 종류의 폭과 피치를 가지고 배치될 수도 있다.

한편, 유효 실장 영역(112e)에서, 입력 배선 패턴들(122)과 제1 출력 배선 패턴들(124)은 제1 장변(E1)에 대응하는 제1 유효 장변(E1')의 상방으로 확장하고, 제2 출력 배선 패턴들(126)은 제2 장변(E2)에 대응하는 제2 유효 장변(E2')의 하방으로 확장할 수 있다. 그에 따라, 유효 실장 영역(112e)의 제1 유효 장변(E1')과 제2 유효 장변(E2') 사이의 베이스 필름(110) 상에는 배선 패턴들(120)이 배치되지 않을 수 있다. 한편, 전원 입력을 위한 입력 패드들이 반도체 칩(200)의 제2 장변(E2)에 형성되는 경우에, 그러한 입력 패드들로 연결되는 배선 패턴들이 제1 유효 장변(E1')과 제2 유효 장변(E2') 사이의 베이스 필름(110) 상에 배치될 수도 있다.

도 4는 도 3의 변형예를 보여주는 테이프 배선 기판에 대한 평면도로서, 설명의 편의를 위해 도 1 및 도 3에서 이미 설명한 내용은 간단히 설명하거나 생략한다.

도 4를 참조하면, 본 실시예의 테이프 배선 기판(100a)은 도 3의 테이프 배선 기판(100)과 유사하나 제1 출력 배선 패턴들(124a)의 구조에서 다를 수 있다. 이해의 편의를 위해, 제1 출력 배선 패턴들(124a) 부분만을 좀더 상세하게 도시하고 있다.

구체적으로, 본 실시예의 테이프 배선 기판(100a)에서, 제1 배선 패턴들(124-1a)은 더미 실장 영역(112d)에서와 칩 실장부(112) 밖에서의 폭이 서로 다를 수 있다. 예컨대, 제1 배선 패턴들(124-1a)은 더미 실장 영역(112d)에서 제2 폭(W2)을 가지며, 칩 실장부(112) 밖에서 제3 폭(W3)을 가질 수 있다. 제3 폭(W3)은 제2 폭(W2)보다 클 수 있다. 일반적으로, 칩 실장부(112) 외부에 공간의 여유가 있고, 그에 따라, 칩 실장부(112) 외부에서 좀더 큰 폭과 피치를 가지고 배선 패턴들이 형성될 수 있다.

제2 배선 패턴들(124-2a)은 칩 실장부(112)의 외부를 통과하게 되는데, 테이프 배선 기판(100a)의 폭의 제한에 의해 칩 실장부(112)의 측면 외부의 베이스 필름(110)의 공간이 부족할 수 있다. 그에 따라, 제2 배선 패턴들(124-2a)의 경우도 칩 실장부(112)의 측면의 외부에서의 폭이 칩 실장부(112) 상변의 외부에서의 폭보다 작을 수 있다.

한편, 더미 실장 영역(112d)에서의 제1 배선 패턴들(124-1a)의 피치 및 칩 실장부(112)의 측면의 외부에서의 제2 배선 패턴들(124-2a)은 제1 피치(P1)를 가질 수 있다. 또한, 칩 실장부(112) 상변의 외부에서 제1 배선 패턴들(124-1a) 및 제2 배선 패턴들(124-2a)의 피치는 제1 피치(P1)보다 크거나 동일할 수도 있다.

도 5a 및 5b는 도 1의 I-I' 부분을 절단하여 보여주는 단면도들로서, 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.

도 5a를 참조하면, 베이스 필름(110) 상에 배선 패턴들(124, 126)이 배치될 수 있다. 구체적으로, 반도체 칩(200)이 실장되는 칩 실장부(도 3의 112 참조)를 기준으로 제2 방향(y 방향) 양측으로 제1 출력 배선 패턴(124)과 제2 출력 배선 패턴(126)이 형성될 수 있다. 제1 출력 배선 패턴(124)과 제2 출력 배선 패턴(126)은 전혀 다른 출력 배선이므로 서로 이격되어 전기적으로 절연될 수 있다.

한편, 도 1의 I-I' 절단 부분이 유효 칩 영역(210)에 대응하므로 도 5a에서 도시된 반도체 칩(200)의 절단면은 유효 칩 영역(210)에 해당할 수 있다. 또한, 반도체 칩(200) 하부의 베이스 필름(110) 부분은 칩 실장부(112)의 유효 실장 영역(112e)에 대응할 수 있다.

반도체 칩(200)은 베이스 필름(110)의 칩 실장부(112) 상에 연결 단자들(214)을 통해 플립-칩 본딩 방식으로 실장될 수 있다. 그에 따라, 제1 출력 패드(212o1)는 연결 단자(214)를 통해 제1 출력 배선 패턴(124)에 전기적으로 연결되고, 제2 출력 패드(212o2)는 연결 단자(214)를 통해 제2 출력 배선 패턴(126)에 전기적으로 연결될 수 있다.

한편, 도시하지는 않았지만, 반도체 칩(200)을 보호하기 위하여 에폭시 수지 등과 같은 밀봉재가 반도체 칩(200)의 측면과 상면을 덮을 수 있다. 또한, 언더필이 반도체 칩(200)과 테이프 배선 기판(100) 사이에 채워질 수 있다. 한편, 반도체 칩(200)의 외곽 쪽 부분의 배선 패턴들(124, 126)은 보호막으로 덮일 수 있다.

도 5b를 참조하면, 본 실시예의 반도체 패키지(1000a)는 도 5a의 반도체 패키지(1000)와 유사하나 테이프 배선 기판(100) 대신 테이프 캐리어(100b)가 사용된다는 점에서 다를 수 있다. 테이프 캐리어(100b)의 베이스 필름(110a)의 두께는 테이프 배선 기판(100)에 이용되는 베이스 필름(110)보다 두꺼울 수 있고, 도시된 바와 같이 반도체 칩(200)이 실장하는 부분에 개구부(O1)가 형성될 수 있다. 또한, 베이스 필름(110a)의 휘어짐을 원활하게 하기 위하여 다수의 슬릿 홀들이 형성될 수 있다.

테이프 캐리어(100b)의 베이스 필름(110a) 상에는 배선 패턴들(124, 126)이 형성되고, 반도체 칩(200)이 플립-칩 본딩 방식으로 실장되어 배선 패턴들(124, 126)에 전기적으로 연결될 수 있다. 한편, 본 실시예에서는 반도체 칩(200)이 제3 방향(z 방향)으로 배선 패턴들(124, 126)의 상면에 실장되고 있지만, 개구부(O1)를 좀더 넓게 형성하고 그 개구부(O1) 내에 반도체 칩(200)이 수용되게 함으로써, 배선 패턴들(124, 126)의 하면에 반도체 칩(200)이 실장되도록 할 수도 있다.

도 6은 도 1의 Ⅱ-Ⅱ' 부분을 절단하여 보여주는 단면도로서, 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.

도 6을 참조하면, 베이스 필름(110) 상에 제1 출력 배선 패턴(124) 중 제1 배선 패턴(124-1)이 배치될 수 있다. 제1 배선 패턴(124-1)은 반도체 칩(200)이 실장되는 칩 실장부의 더미 실장 영역(도 3의 112d)을 통과하는 식으로 제2 방향(y 방향)으로 확장할 수 있다. 한편, 도 1의 Ⅱ-Ⅱ' 절단 부분이 더미 칩 영역(220)에 대응하므로 도 6에서 도시된 반도체 칩(200)의 절단면은 더미 칩 영역(220)에 해당하고, 하부의 베이스 필름(110) 부분은 칩 실장부(112)의 더미 실장 영역(112d)에 대응할 수 있다.

더미 칩 영역(220)에는 더미 패드들(222)과 더미 단자들(224)이 배치될 수 있다. 전술한 바와 같이 더미 칩 영역(220)에는 칩 배선들이 형성되지 않고, 그에 따라 더미 패드들(222)과 더미 단자들(224)은 칩 배선들에 연결되지 않을 수 있다. 따라서, 더미 패드들(222)과 더미 단자들(224)은 반도체 칩(200)에서 회로적으로 아무런 기능을 하지 않을 수 있다. 즉, 더미 패드들(222)과 더미 단자들(224)을 통해 제1 배선 패턴(124-1)으로 어떠한 전기적 신호들이 전달되는 것은 아니다.

한편, 반도체 칩(200)이 더미 패드들(222)과 더미 단자들(224)을 이용하여 플립-칩 본딩 방식으로 테이프 배선 기판(100)에 결합하기 때문에, 더미 패드들(222)과 더미 단자들(224)은 반도체 칩의 테이프 배선 기판(100)으로의 물리적 결합력을 강화하고 유지하는데 기여할 수 있다.

한편, 도 5a에서 설명한 바와 같이 밀봉재, 언더필, 및 보호막 등이 형성될 수 있다. 또한, 도 5b에서와 같이 테이프 배선 기판(100) 대신에 테이프 캐리어(100b)가 적용될 수도 있음은 물론이다.

도 7은 본 발명의 일 실시예에 따는 반도체 패키지 구조를 실질적으로 보여주는 평면도이다.

도 7을 참조하면, 본 실시예의 반도체 패키지(1000)는 테이프 배선 기판(100) 및 반도체 칩(200)을 포함할 수 있다. 한편, 테이프 배선 기판(100)은 베이스 필름(110) 및 배선 패턴들(120)을 포함할 수 있다. 테이프 배선 기판(100) 중 베이스 필름(110)과 반도체 칩(200)에 대한 내용은 도 1 또는 도 2 부분에서 상세히 설명하였으므로 여기에서는 생략한다.

배선 패턴들(120)은 도 1에서 설명한 배선 패턴들(120)의 구조나 연결 관계 등과 기본적으로 유사할 수 있다. 그러나 도시된 바와 같이 배선 패턴들(120)의 개수는 도 1에 도시된 배선 패턴들(120)의 개수보다 현저히 많을 수 있다. 또한, 제2 방향(y 방향)으로 상단부에 배치된 배선 패턴들(120) 모두가 반도체 칩(200)으로 연결되지는 않을 수 있다. 예컨대, 상단부에 배치된 배선 패턴들(120)은 반도체 칩(200)으로 연결된 입력 배선 패턴들(122)과 반도체 칩(200)을 거치지 않고 바로 디스플레이 패널로 연결되는 바이패스 배선 패턴들을 포함할 수 있다.

한편, 입력 배선 패턴들(122) 중에서 일부는 반도체 칩(200)의 제1 장변(E1) 상의 입력 패드들(212i)에 연결되지 않고, 제2 장변(E2) 상의 입력 패드들에 연결되는 전원 입력 배선 패턴들(도 8의 212i2 참조)일 수 있다. 그와 같이 전원 입력 배선 패턴들은 전원 신호를 반도체 칩(200)으로 전달할 수 있다. 또한, 전원 입력 배선 패턴들은 유효 실장 영역(도 3의 112e)의 통과하여 제2 장변(E2) 상에 배치된 입력 패드들에 전기적으로 연결될 수 있다.

본 실시예의 반도체 패키지(1000)에서, 더미 실장 영역(112d)을 통과하는 제1 배선 패턴들(124-1)이 회색으로 도시되고 있다. 도 1에서는 편의상 2개의 제1 배선 패턴들(124-1)만이 도시되었지만, 도 7에서는 수십 내지 수백 개의 제1 배선 패턴들(124-1)이 배치되고 있음을 확인할 수 있다. 또한, 그러한 제1 배선 패턴들(124-1)이 더미 실장 영역(112d)을 통과하여 하단부로 확장함을 알 수 있다.

한편, 표시된 바와 같이 베이스 필름(110) 중 하단부의 일부가 패널 접착부(118)에 해당하며, 상단부의 배선 패턴들(120)의 일부가 PCB 접착부에 해당할 수 있다. 또한, 상단부의 배선 패턴들(120)의 끝단 부분들은 절단되어 제거될 수 있다.

이와 같이, 제1 배선 패턴들(124-1)이 더미 실장 영역(112d)을 통과하도록 배치함으로써, 양쪽의 더미 실장 영역(112d)의 폭 또는 양쪽 제1 배선 패턴들(124-1) 전체의 폭만큼 테이프 배선 기판(100)의 폭을 감소시킬 수 있으므로 반도체 패키지의 사이즈 감소에 기여할 수 있다. 또한, 더미 칩 영역(220)을 구비하는 않는 반도체 칩을 적용할 때 이용하는 테이프 배선 기판을 활용할 수 있는 장점이 있다.

도 8은 본 발명의 일 실시예에 따는 반도체 패키지 구조에서 반도체 칩을 실질적으로 보여주는 평면도로서, 설명의 편의를 위해 도 1 및 도 2에서 이미 설명한 내용은 간단히 설명하거나 생략한다.

도 8을 참조하면, 반도체 칩(200)은 유효 칩 영역(210)과 더미 칩 영역(220)을 포함할 수 있다. 유효 칩 영역(210) 상에는 제1 입력 패드들(212i1), 제2 입력 패드들(212i2), 제1 출력 패드들(212o1) 및 제2 출력 패드들(212o2)이 배치될 수 있다. 한편, 제1 입력 패드들(212i1), 제2 입력 패드들(212i2), 제1 출력 패드들(212o1) 및 제2 출력 패드들(212o2)은 INPUT1, INPUT2, OUTPUT1, OUTPUT2 등으로 구간별로 구별되어 표시되어 있다.

제1 입력 패드들(212i1), 제1 출력 패드들(212o1) 및 제2 출력 패드들(212o2)은 도 1 부분에서 설명하였으므로 여기서는 생략한다. 한편, 제2 입력 패드들(212i2)은 전원 신호 입력을 위한 패드들로서, 제2 장변(E2)의 중앙 부분에 배치될 수 있다. 제2 입력 패드들(212i2)은 칩 실장부의 유효 실장 영역(112e)을 통과하여 확장하는 입력 배선 패턴들에 연결될 수 있다.

유효 칩 영역(210)에는 도시된 바와 같이 칩 배선들(230)이 형성될 수 있다. 도시된 칩 배선들(230)은 제2 입력 패드들(212i2)에 연결되고, 그에 따라 전원 신호들의 경로들이 될 수 있다. 물론, 반도체 칩(200) 내부에는 제1 입력 패드들(212i1), 제1 출력 패드들(212o1) 및 제2 출력 패드들(212o2)로 연결되는 다수의 칩 배선들이 형성될 수 있다.

더미 칩 영역(220)에는 더미 패드들(222)이 배치될 수 있다. 더미 패드들(222)은 제1 장변(E1)에 인접하는 제1 더미 장변(Ed1) 및 제2 장변(E2)에 인접하는 제2 더미 장변(Ed2) 각각에 제1 방향(x 방향)을 따라 배치될 수 있다. 전술한 바와 같이 더미 칩 영역(220)은 방열을 목적으로 유효 칩 영역(210) 양 측면으로 추가한 영역으로서, 회로적으로 아무런 기능을 하지 않을 수 있다. 더미 칩 영역(220)이 회로적으로 어떤 기능을 수행하지 않기 때문에 일반적으로 내부에 칩 배선이 형성되지 않으나 도시된 바와 같이 약간의 칩 배선들이 형성될 수도 있다. 이는 반도체 칩 제조 공정상 유효 칩 영역(210)과 더미 칩 영역(220)의 배선 밀도를 유사하게 하여 공정을 용이하게 하고, 또한 영역 간의 밀도 차에 의한 스트레스 발생을 방지하기 위함일 수 있다. 한편, 더미 칩 영역(220)에 형성된 칩 배선들은 회로적으로 기능하지 않으므로 더미 패드들(222)과 연결되지는 않을 수 있다.

더미 칩 영역(220)에 배치되는 더미 패드들(222)의 사이즈나 피치는 유효 칩 영역(210)에 배치되는 입출력 패드들과 실질적으로 동일할 수 있다. 이와 같이 실질적으로 동일하게 형성하는 이유는 앞서 칩 배선들 형성 이유와 비슷하게 패드 밀도를 유사하게 유지하고 또한, 더미 단자들을 통해 배선 패턴들과 모두 연결되게 함으로써, 반도체 칩(200)의 테이프 배선 기판(100)으로의 결합력을 강화시키기 위함일 수 있다.

한편, 더미 칩 영역(220)에 배치되는 더미 패드들(222)의 사이즈나 피치는 유효 칩 영역(210)에 배치되는 입출력 패드들과 다르게, 예컨대 더 크게 형성될 수도 있다. 이는 유효 칩 영역(210)에 배치되는 입출력 패드들의 사이즈나 피치가 매우 작아, 더미 칩 영역(220)에도 그와 같은 사이즈 및 피치로 형성하는 경우 공정 난이도, 시간, 비용 등에서 불리할 수 있다. 따라서, 더미 칩 영역(220)의 더미 패드들(222)의 사이즈 및 피치를 비교적 크게 형성함으로써, 상기 문제들을 해결할 수 있다. 다만, 더미 칩 영역(220)에 더미 패드들(222)을 형성하는 주요 목적이 반도체 칩(200)과 테이프 배선 기판(100) 간의 결합력 강화에 있으므로, 반도체 칩(200)과 테이프 배선 기판(100) 간에 요구되는 최소한 결합력을 고려하여 더미 칩 영역(220)의 더미 패드들(222)의 사이즈나 피치가 결정될 수 있다.

도 9는 도 8의 반도체 칩의 더미 칩 영역 부분에서의 배선 패턴 구조를 좀더 상세하게 보여주는 평면도로서, 도 8의 A 부분 및 그 하부의 테이프 배선 기판 부분을 보여준다.

도 9를 참조하면, 반도체 칩(200)의 오른쪽 끝단 부분의 유효 칩 영역(210)과 더미 칩 영역(220)이 도시되고 있다. 유효 칩 영역(210)에는 칩 배선들(230)이 제1 방향(x 방향)으로 확장하는 식으로 배치되어 있다. 한편, 유효 칩 영역(210)의 제1 장변(E1)으로부터 다수의 제1 배선 패턴들(124-1)이 상방으로 출발하여 시계방향으로 4번 꺾여 제2 방향(y 방향)으로 확장할 수 있다. 이러한 제1 제1 배선 패턴들(124-1)은 도시된 바와 같이 더미 칩 영역(220)에 대응하는 더미 실장 영역(도 3의 112d)을 통과하도록 배치될 수 있다.

만약, 제1 배선 패턴들(124-1)이 반도체 칩(200)의 끝단, 즉 더미 칩 영역(220)의 끝단 외부의 베이스 필름(110) 부분을 통과하는 경우에는 그만큼의 폭이 증가한 테이프 배선 기판(100)이 필요할 수 있다. 즉, 더미 칩 영역(220)을 포함한 반도체 칩(200)을 기존과 같은 방식으로 테이프 배선 기판(100)에 실장하는 경우에는 기본적으로 베이스 필름(110)의 폭이 양쪽 더미 칩 영역(220)의 폭만큼 증가하여야 한다. 이와 같은 베이스 필름(110)의 폭 증가는 결국 반도체 패키지의 사이즈 증가나 비용 증가를 초래할 수 있어 바람직하지 않을 수 있다. 그러나 본 실시예의 반도체 패키지(1000)는 더미 칩 영역(220) 하부의 더미 실장 영역(112d)을 제1 배선 패턴들(124-1)의 경로로 이용함으로써, 상기 베이스 필름(110) 폭의 증가의 문제를 원천적으로 해결할 수 있다. 따라서, 기존에 더미 칩 영역(220)을 포함하지 않은 반도체 칩(200)에 적용하는 베이스 필름(110)을 그대로 이용할 수 있어, 반도체 패키지(1000)의 사이즈 증가나 비용 증가의 문제를 해결할 수 있다.

도 10 내지 도 17은 본 발명의 일 실시예들에 따른 반도체 칩의 더미 칩 영역의 패드 배치 구조 및 배선 패턴과의 연결 관계를 보여주는 개념도들로서, 설명의 편의를 위해 도 1 내지 도 4에서 이미 설명한 내용은 간단히 설명하거나 생략한다.

도 10을 참조하면, 본 실시예의 반도체 패키지(1000b)는 더미 칩 영역(220a)의 더미 패드들(222a)의 배치 구조가 도 1의 반도체 패키지(1000)와 다들 수 있다. 구체적으로, 본 실시예의 반도체 패키지(1000b)에서, 더미 패드들(222a)은 제1 폭(W1) 및 제2 피치(P2)를 가질 수 있다. 제2 피치(P2)는 제1 피치(P1)의 두 배일 수 있다. 한편, 유효 칩 영역(210)의 제1 출력 패드들(212o1)은 도 1의 반도체 패키지(1000)에서와 같이 제1 폭(W1)과 제1 피치(P1)를 가질 수 있다.

더미 칩 영역(220a)의 더미 패드들(222a)의 피치가 유효 칩 영역(210)의 제1 출력 패드들(212o1)의 피치의 두 배가 됨에 따라, 제1 출력 패드들(212o1)로부터 출발하여 더미 실장 영역을 통과하는 제1 배선 패턴들(124-1)은 2개 중 하나가 더미 패드들(222a)과 만나고 나머지 하나는 더미 패드들(222a)과 만나지 않고 더미 패드들(222a) 사이를 통과할 수 있다.

본 실시예에의 반도체 패키지(1000b)에서, 더미 패드들(222a)의 피치를 제1 출력 패드들(212o1)의 피치의 두 배로 하였지만, 더미 패드들(222a)의 피치가 그에 한정되는 것은 아니다. 예컨대, 더미 패드들(222a)의 피치를 제1 출력 패드들(212o1)의 피치의 3배 이상으로 할 수 있다. 다만, 전술한 바와 같이 더미 패드들(222a)의 피치의 증가와 관련하여 반도체 칩(200)과 테이프 배선 기판(100) 간의 요구되는 최소 결합력을 고려하여야 한다. 한편, 더미 패드들(222a)의 폭 역시 제1 폭(W1)에 한정되지 않고 더 크게 형성할 수 있다.

도 11을 참조하면, 본 실시예의 반도체 패키지(1000c)는 더미 칩 영역(220b)의 더미 패드들(222b1, 222b2)의 배치 구조가 도 1의 반도체 패키지(1000)와 다들 수 있다. 구체적으로, 본 실시예의 반도체 패키지(1000c)에서, 더미 패드들(222b1, 222b2)은 두 가지 종류로 분류될 수 있다. 예컨대, 더미 패드들(222b1, 222b2)은 제1 폭(W1) 및 제1 피치(P1)를 갖는 제1 더미 패드들(222b1)과 제1 폭(W1) 및 제2 피치(P2)를 갖는 제1 더미 패드들(222b1)로 분류될 수 있다. 여기서, 제2 피치(P2)는 제1 피치(P1)의 두 배일 수 있다. 한편, 유효 칩 영역(210)의 제1 출력 패드들(212o1)은 도 1의 반도체 패키지(1000)에서와 같이 제1 폭(W1)과 제1 피치(P1)를 가질 수 있다.

더미 칩 영역(220b) 상에 상기와 같이 더미 패드들(222b1, 222b2)이 배치됨으로써, 제1 더미 패드들(222b1)은 제1 배선 패턴들(124-1)과 빠짐없이 만나게 되고, 제2 더미 패드들(222b1)은 앞서 도 10의 반도체 패키지(1000b)에서와 같이 하나 건너 하나씩 제1 배선 패턴들(124-1)과 만날 수 있다.

더미 패드들(222b1, 222b2)이 더미 칩 영역(220b)의 외곽 쪽 측면 부분에 밀집되어 배치됨으로써, 반도체 칩(200)의 외곽 쪽 부분에서의 테이프 배선 기판(100)과의 결합력을 강화시킬 수 있다. 일반적으로 반도체 칩(200)의 플립-칩 본딩 구조에서 반도체 칩(200)의 외곽 쪽에서 결합력이 약하다는 점을 고려할 때, 더미 칩 영역(220b)의 외곽 쪽 부분에 더미 패드들을 밀집시킴으로써 상기 결합력 약화 문제를 극복할 수 있다.

도 12를 참조하면, 본 실시예의 반도체 패키지(1000d)는 더미 칩 영역(220c)의 더미 패드들(222c)의 배치 구조가 도 1의 반도체 패키지(1000)와 다들 수 있다. 구체적으로, 본 실시예의 반도체 패키지(1000d)에서, 더미 패드들(222c)은 외곽 쪽으로 갈수록 간격이 점점 좁아지는 배치를 가질 수 있다. 예컨대, 더미 패드들(222c)은 최외곽 쪽에서 제1 폭(W1) 및 제1 간격(S1)를 가지며, 유효 칩 영역(210)에 인접하여 제1 폭(W1) 및 제n 간격(Sn)을 가질 수 있다. 제n 간격(Sn)은 제1 간격(S1)보다 2배 이상 클 수 있다. 참고로, 피치는 일정한 폭과 간격을 갖는 경우에 정의되므로 본 실시예의 더미 패드들(222c)의 배치 구조에서는 피치가 정의되지 않을 수 있다.

한편, 유효 칩 영역(210)의 제1 출력 패드들(212o1)은 도 1의 반도체 패키지(1000)에서와 같이 제1 폭(W1)과 제1 피치(P1)를 가질 수 있다. 그에 따라, 제1 출력 패드들(212o1)로부터 출발한 제1 배선 패턴들(124-1)은 더미 패드들(222c)과 만날 수도 있고 만나지 않을 수도 있다. 또한, 더미 패드들(222c) 중 일부가 제1 배선 패턴들(124-1)과 만나지 못할 수도 있다.

다만, 더미 패드들(222c)과 제1 배선 패턴들(124-1)이 더미 단자들(224)을 매개로 하여 결합하고, 더미 패드들(222c), 제1 배선 패턴들(124-1), 및 더미 단자들(224)이 모두 금속으로서 결합함으로써, 결합력이 강화된다는 점을 고려할 때, 더미 패드들(222c)은 되도록 제1 배선 패턴들(124-1)과 만날 수 있도록 배치될 수 있다. 그에 따라, 더미 패드들(222c)은 제1 피치(P1)와 연관하여 간격들이 점차로 증가하거나 또는 일정 규칙을 가지고 증가할 수 있다.

도 13을 참조하면, 본 실시예의 반도체 패키지(1000e)는 테이프 배선 기판(100c)의 제1 배선 패턴(124-1b)의 구조가 도 1의 반도체 패키지(1000)와 다들 수 있다. 구체적으로, 제1 배선 패턴(124-1b)은 제1 출력 패드(212o1)로부터 출발하여 반시계 방향으로 곡선 형태로 회전하여 제2 방향(y 방향) 하방으로 더미 실장 영역(도 3의 112d)을 통과하도록 확장할 수 있다. 또한, 반도체 칩(200)의 오른쪽에 위치하는 제1 배선 패턴(124-1b)은 제1 출력 패드(212o1)로부터 출발하여 시계 방향으로 곡선 형태로 회전하여 제2 방향(y 방향) 하방으로 더미 실장 영역(112d)을 통과하도록 확장할 수 있다. 여기서, 곡선 형태는 예컨대, 반원, 반타원 또는 임의의 부드러운 곡선 형태일 수 있다.

한편, 도시하지는 않았지만 제1 출력 배선 패턴들 중 제1 배선 패턴들(124-1b)을 제외한 제2 배선 패턴들(도 1의 124-2) 역시 제1 출력 패드(212o1)로부터 출발하여 시계 방향 또는 반시계 방향으로 회전하여 제2 방향(y 방향) 하방으로 확장할 수 있다. 다만, 제2 배선 패턴들(124-2)은 더미 실장 영역(112d)이 아니고 칩 실장부(112) 외부의 베이스 필름(110) 상으로 통과할 수 있다.

도 14를 참조하면, 본 실시예의 반도체 패키지(1000f)는 테이프 배선 기판(100d)의 제1 배선 패턴들(124-1c)의 구조가 도 1의 반도체 패키지(1000)와 다들 수 있다. 구체적으로, 제1 배선 패턴들(124-1c)은 제1 출력 패드(212o1)로부터 출발하여 반시계 방향으로 4번 꺾여서 제2 방향(y 방향) 하방으로 더미 실장 영역(도 3의 112d)을 통과하도록 확장할 수 있다. 또한, 반도체 칩(200)의 오른쪽에 위치하는 제1 배선 패턴들(124-1c) 역시 제1 출력 패드(212oi)로부터 출발하여 시계 방향으로 4번 꺾여서 제2 방향(y 방향) 하방으로 더미 실장 영역(112d)을 통과하도록 확장할 수 있다. 덧붙여, 제2 배선 패턴들(도 1의 124-2) 역시 제1 배선 패턴들(124-1c)과 동일한 구조를 가질 수 있다.

본 실시예의 반도체 패키지(1000f)에서, 제1 배선 패턴들(124-1c)이 4번 꺾이는 구조로 우회하지만 제1 배선 패턴들(124-1c)의 꺾이는 구조가 이에 한정되는 것은 아니다. 예컨대, 제1 배선 패턴들(124-1c)은 5번 이상 꺾임으로써, 좀더 부드러운 형태로 우회할 수 있다. 물론, 제2 배선 패턴들(124-2)도 5번 이상 꺾여 우회할 수 있다.

도 15를 참조하면, 본 실시예의 반도체 패키지(1000g)는 더미 칩 영역(220d)의 더미 패드들(222, 224)의 배치 구조가 도 1의 반도체 패키지(1000)와 다들 수 있다. 구체적으로, 본 실시예의 반도체 패키지(1000g)에서, 더미 칩 영역(220d)의 끝단 측변(E3)에 제2 방향(y 방향)을 따라 제2 더미 패드들(225)이 더 배치될 수 있다. 즉, 도 1의 반도체 패키지(1000)는 제1 장변(E1)과 제2 장변(E2)에 인접하는 제1 더미 장변(도 2의 Ed1) 및 제2 더미 장변(도 2의 Ed2)에만 더미 패드들(222)이 배치되었으나, 본 실시예의 반도체 패키지(1000g)는 제1 더미 장변(Ed1) 및 제2 더미 장변(Ed2) 각각에 제1 더미 패드들(222)이 배치되고, 더미 칩 영역(220d)의 측변(E3)에 추가적으로 제2 더미 패드들(225)이 배치될 수 있다. 또한, 오른쪽 더미 칩 영역(220d)의 측변(E3)에도 제2 더미 패드들(225)이 배치될 수 있다.

제2 더미 패드들(225)은 제1 배선 패턴들(124-1)과 만나지 않을 수 있다. 그러나 경우에 따라 제1 배선 패턴들(124-1)과 만날 수도 있다. 한편, 반도체 칩(200d)이 실장되는 칩 실장부(도 3의 112)의 좌우측 끝단에 인접하여 베이스 필름(도 1의 110) 상에 더미 배선 패턴들이 형성될 수 있고, 그러한 더미 배선 패턴들은 반도체 칩(200d)에 가해지는 스트레스를 완화하는 기능을 할 수 있다. 이러한 더미 배선 패턴들의 일부가 제2 더미 패드들(225)과 만나도록 형성될 수 있다.

제2 더미 패드들(225)이 반도체 칩(200d)의 외곽 쪽 끝단에 배치됨으로써, 반도체 칩(200d)과 테이프 배선 기판(도 1의 100) 사이의 결합력을 좀더 견고히 할 수 있고, 특히 반도체 칩(200d)의 외곽 쪽에서의 결합력 약화를 방지할 수 있다.

도 16을 참조하면, 본 실시예의 반도체 패키지(1000h)는 더미 칩 영역(220d)의 패드들(222, 226)의 배치 구조가 도 1의 반도체 패키지(1000)와 다들 수 있다. 구체적으로, 본 실시예의 반도체 패키지(1000h)에서, 더미 칩 영역(220d)의 끝단 측변(E3)에 제2 방향(y 방향)을 따라 출력 패드들(226)이 더 배치될 수 있다.

도 15의 반도체 패키지(1000g)에서는 더미 칩 영역(220d)의 측변(E3)에 제2 더미 패드들(225)이 배치되었지만, 본 실시예의 반도체 패키지(1000h)에서는 더미 칩 영역(220d)의 측변(E3)에 실질적인 출력 패드들(226)이 형성될 수 있다. 이러한 출력 패드들(226)은 더미 칩 영역(220d) 내부에 형성된 칩 배선들(미도시)을 통해 유효 칩 영역(210) 내의 집적 회로들에 연결될 수 있다. 이러한 구조는 유효 칩 영역(210)의 제1 장변(E1) 상에 출력 패드를 배치할 공간이 부족하거나 다른 이유에 의해 제1 장변(E1)에 출력 패드를 배치할 수 없는 경우에, 더미 칩 영역(220d)의 측변(E3)으로 출력 패드들(226)을 배치하고 더미 칩 영역(220d) 내에 칩 배선들을 형성하여 유효 칩 영역(210) 내의 집적 회로들에 연결되도록 할 수 있다.

한편, 더미 칩 영역(220d)의 측변(E3)에 형성되는 출력 패드들(226)은 테이프 배선 기판(100e)의 제3 출력 배선 패턴들(128)에 연결단자들 통해 전기적으로 연결될 수 있다. 제3 출력 배선 패턴들(128)은 더미 칩 영역(220d)의 측변(E3)에서 출발하여 제2 방향(y 방향) 하방으로 꺾여 확장하는 구조를 가질 수 있다.

본 실시예의 반도체 패키지(1000h)의 구조에서도 측변(E3)으로 출력 패드들(226)이 형성되기 때문에, 도 15의 반도체 패키지(1000g) 구조와 같이 반도체 칩(200d)과 테이프 배선 기판(100e) 사이의 결합력을 좀더 견고히 할 수 있고, 특히 반도체 칩(200d) 외곽 쪽에서의 결합력 약화를 방지할 수 있다.

도 17을 참조하면, 본 실시예의 반도체 패키지(1000i)는 더미 칩 영역(220e)의 더미 패드들(222e)의 배치 구조가 도 1의 반도체 패키지(1000)와 다들 수 있다. 구체적으로, 본 실시예의 반도체 패키지(1000i)에서, 더미 패드들(222e)은 제1 폭(W1) 및 제2 피치(P2)를 가질 수 있다. 제2 피치(P2)는 제1 피치(P1)의 두 배일 수 있다. 한편, 유효 칩 영역(210)의 제1 출력 패드들(212o1)은 도 1의 반도체 패키지(1000)에서와 같이 제1 폭(W1)과 제1 피치(P1)를 가질 수 있다.

한편, 본 실시예의 반도체 패키지(1000i)는 더미 패드들(222e)이 제1 폭(W1) 및 제2 피치(P2)를 가진다는 점에서, 도 10의 반도체 패키지(1000b)와는 유사할 수 있다. 그러나 제1 장변(E1)에 인접하는 제1 더미 장변(Ed1)에 배치되는 더미 패드들(222e)과 제2 장변(E2)에 인접하는 제2 더미 장변(Ed2)에 배치되는 더미 패드들(222e)의 제1 방향의 위치가 서로 다르다는 점에서, 도 10의 반도체 패키지(1000b)와는 다를 수 있다. 예컨대, 제1 방향(x 방향)의 위치만을 기준으로 할 때, 제1 더미 장변(Ed1)에 배치되는 더미 패드들(222e)과 제2 더미 장변(Ed2)에 배치되는 더미 패드들(222e)은 서로 번갈아 가는 순서로 배치될 수 있다.

이와 같은 더미 패드들(222e)이 배치됨에 따라, 제1 출력 패드들(212o1)로부터 출발하여 더미 실장 영역(도 3의 112d)을 통과하는 제1 배선 패턴들(124-1)은 1개의 더미 패드(222e)와 만나게 된다. 예컨대, 첫 번째 제1 배선 패턴(124-1)은 제1 더미 장변(Ed1)에 배치된 첫 번째 더미 패드(222e)와 만나고 두 번째 제1 배선 패턴(124-1)은 제2 더미 장변(Ed2)에 배치된 첫 번째 더미 패드(222e)와 만나는 식으로 만나게 된다. 그에 따라, 제1 배선 패턴들(124-1)은 제1 더미 장변(Ed1)에 배치된 더미 패드들(222e), 그리고 제2 더미 장변(Ed2)에 배치된 더미 패드들(222e)과 번갈아 가면서 한번 씩 만날 수 있다.

지금까지 더미 칩 영역(220) 상에 다양한 더미 패드 배치 구조와 그에 따른 제1 배선 패턴들(124-1)의 연결 관계에 대하여 예시하였다. 그러나 본 발명의 기술적 사상이 더미 패드들의 상기 배치 구조나 상기 제1 배선 패턴들과의 연결 관계에 한정되는 것은 아니다. 즉, 제1 배선 패턴들이 더미 실장 영역을 통과하도록 배치되고, 반도체 칩과 테이프 배선 기판과의 최소한의 결합력이 보장되는 한, 다양한 더미 패드의 배치 구조들과 제1 배선 패턴들과의 연결 관계들 역시 본 발명의 기술적 사상에 속한다고 할 것이다.

도 18은 본 발명의 일 실시예들에 따른 디스플레이 장치의 일부를 개략적으로 보여주는 개념도이다. 이하, 설명의 편의를 위해 반도체 패키지 관련하여 앞 부분에서 이미 설명한 내용들은 간략히 설명하거나 생략한다.

도 18을 참조하면, 디스플레이 장치(10000)는 디스플레이 패널(3000), 게이트 칩 필름 패키지(1000a), 데이터 칩 필름 패키지(1000), 및 인쇄회로기판(2000)을 포함할 수 있다.

디스플레이 패널(3000)은 게이트 배선(3110), 데이터 배선(3120), 박막 트랜지스터, 화소 전극 등을 구비하는 하부기판(3100)과, 이 하부기판(3100)보다 작은 크기로 하부기판(3100)에 대향하도록 적층되며 블랙 매트릭스, 컬러필터, 공통전극 등을 구비하는 상부기판(3200)을 포함할 수 있다. 그리고, 상부기판(3200)과 하부기판(3100) 사이에는 액정층(미도시)이 개재될 수 있다.

게이트 칩 필름 패키지(1000a)는 하부기판(3100)에 형성된 게이트 배선(3110)과 접속되고, 데이터 칩 필름 패키지(1000)는 하부기판(3100)에 형성된 데이터 배선(3120)과 접속될 수 있다.

인쇄회로기판(2000)은 다수개의 구동 부품들을 실장하고 있는데, 이러한 구동 부품들은 원칩화 기술에 의해 설계된 반도체 칩들이기 때문에, 게이트 칩 필름 패키지(1000a) 및 데이터 칩 필름 패키지(1000)의 각각으로 게이트 구동신호 및 데이터 구동신호를 일괄적으로 입력시킬 수 있다.

한편, 게이트 배선(3110)은 실질적인 화상이 디스플레이되는 유효 디스플레이 영역에서는 등간격을 이루고 있지만, 하부기판(3100)의 테두리에 해당하는 비유효 디스플레이 영역에서는 게이트 칩 필름 패키지(1000a)와의 접속을 용이하게 하기 위하여, 좁은 간격으로 배치되어 일련의 그룹을 형성할 수 있다. 마찬가지로, 데이터 배선(3120)은 실질적인 화상이 디스플레이되는 유효 디스플레이 영역에서는 등간격을 이루고 있지만, 하부기판(3100)의 테두리에 해당하는 비유효 디스플레이 영역에서는 데이터 칩 필름 패키지(1000)와의 접속을 용이하게 하기 위하여 좁은 간격으로 배치될 수 있다.

게이트 칩 필름 패키지(1000a)는 인쇄회로기판(2000)으로부터 출력되는 게이트 구동신호를 하부기판(3100)의 박막 트랜지스터로 전달하는 역할을 할 수 있다. 이러한 게이트 칩 필름 패키지(1000a)는 도 1 내지 도 17을 통해 설명한 다양한 반도체 패키지 구조를 가질 수 있다.

데이터 칩 필름 패키지(1000)는 게이트 및 데이터 구동신호를 모두 제공하는 제1 데이터 칩 필름 패키지와 데이터 구동신호를 제공하는 제2 데이터 칩 필름 패키지로 나뉘어 배치될 수 있다. 제1 데이터 칩 필름 패키지와 제2 데이터 칩 필름 패키지는 도 1 내지 도 17을 통해 설명한 다양한 반도체 패키지 구조를 가질 수 있다.

여기서, 제1 데이터 칩 필름 패키지는 베이스 필름 상에 형성된 배선 패턴과, 배선 패턴과 전기적으로 접속된 데이터 구동용 반도체 칩으로 구성될 수 있다. 한편, 배선 패턴의 일부는 데이터 구동용 반도체 칩과 접속되지 않은 상태로 하부기판(3100)의 제1 게이트 구동신호 전송선과 접속되는 구조를 이루어, 인쇄회로기판(2000)으로부터 출력되는 게이트 구동신호를 게이트 칩 필름 패키지(1000a)로 전송하는 역할을 할 수 있다. 그리고 배선 패턴의 나머지는 데이터 구동용 반도체 칩과 접속된 상태로 하부기판(3100)의 데이터 배선(3120)과 접속되는 구조를 이루어, 인쇄회로기판(2000)으로부터 출력되는 데이터 구동신호를 하부기판(3100)의 박막 트랜지스터로 전달하는 역할을 할 수 있다.

또한, 제1 데이터 칩 필름 패키지와 인접 배치된 제2 데이터 칩 필름 패키지는, 제1 데이터 칩 필름 패키지와 마찬가지로 베이스 필름 상에 형성된 배선 패턴과, 배선 패턴과 전기적으로 접속된 데이터 구동용 반도체 칩으로 구성될 수 있다. 제2 데이터 칩 필름 패키지는 인쇄회로기판(2000)으로부터 출력되는 데이터 구동신호를 하부기판(3100)의 박막 트랜지스터로 전달하는 역할을 할 수 있다.

서로 최단 거리로 인접된 게이트 칩 필름 패키지(1000a)와 제1 데이터 칩 필름 패키지 사이의 하부기판(3100)의 모서리 부분에는 제1 게이트 구동신호 전송선(2100a)이 배치될 수 있다. 제1 게이트 구동신호 전송선(2100a)의 일측 단부는 데이터 배선(3120) 쪽으로 연장되고, 타측 단부는 게이트 배선(3110) 쪽으로 연장될 수 있다.

게이트 배선(3110)의 각 그룹 사이 사이에는 제1 게이트 구동신호 전송선(2100a)과 분리된 또 다른 게이트 구동신호 전송선 예컨대, 제2 및 제3 게이트 구동신호 전송선(2100b, 2100c)이 더 배치될 수 있다.

디스플레이 장치(10000) 구조에서 인쇄회로기판(2000)으로부터 디스플레이 패널(3000)로의 신호공급은 다음과 같은 방식으로 이루어질 수 있다.

외부정보처리장치 예를 들어, 컴퓨터 본체에서 출력되는 화상 신호가 인쇄회로기판(2000)으로 입력되면, 인쇄회로기판(2000)은 이 입력된 화상 신호에 대응하는 게이트 구동신호 및 데이터 구동신호를 발생시킨다. 이때, 인쇄회로기판(2000)으로부터 발생된 데이터 구동신호는 데이터 칩 필름 패키지(1000)의 배선 패턴을 경유하여 데이터 구동용 반도체 칩으로 입력되어 처리된다. 이후, 처리 완료된 데이터 구동신호는 제1 및 제2 데이터 칩 필름 패키지의 배선 패턴을 경유하여 하부기판(3100)의 데이터 배선(3120)으로 입력될 수 있다.

이와 동시에, 인쇄회로기판(2000)으로부터 발생된 게이트 구동신호는 제1 데이터 칩 필름 패키지의 배선 패턴의 일부를 경유하여 하부기판(3100)의 제1 게이트 구동신호 전송선으로 입력될 수 있다. 제1 게이트 구동신호 전송선을 따라 입력된 게이트 구동신호는, 게이트 칩 필름 패키지(1000a)의 배선 패턴을 경유하여 게이트 구동용 반도체 칩으로 입력되어 처리될 수 있다. 이후, 처리 완료된 게이트 구동신호는 게이트 칩 필름 패키지(1000a)의 배선 패턴을 경유하여 하부기판(3100)의 게이트 배선(3110)으로 입력될 수 있다.

또한 제1 게이트 구동신호 전송선을 따라 입력된 게이트 구동신호 중 일부는 게이트 구동용 반도체 칩에 의해 처리되지 않고 제2 게이트 구동신호 전송선을 경유하여 이웃하는 게이트 칩 필름 패키지(1000a)로 전달될 수 있다. 상술한 과정을 통해, 하부기판(3100)의 게이트 배선(3110)으로 게이트 출력신호가 인가되면, 이 게이트 출력신호에 의하여 한 행(row)의 모든 박막 트랜지스터는 턴-온되고, 이러한 박막 트랜지스터의 턴-온에 의해 데이터 구동용 반도체 칩에 인가되어 있던 전압은 신속하게 화소 전극으로 출력될 수 있다. 그 결과, 화소 전극과 공통전극 사이에는 전계가 형성될 수 있다. 이러한 전계 형성에 의해 상부기판(3200)과 하부기판(3100) 사이에 개재되어 있던 액정의 배열이 달라지고, 그에 따라, 일정한 화상정보를 외부로 디스플레이할 수 있다.

도 19는 도 18의 디스플레이 장치에 대응하는 장치 구성도이다.

도 19를 참조하면, 앞서 다양한 반도체 패키지 구조에서의 반도체 칩(200, 200a, 200b, 200c, 200d, 200e)은 디스플레이 장치(10000)의 데이터 드라이버(1200) 및/또는 게이트 드라이버(1200a)에 대응될 수 있다. 데이터 드라이버(1200)는 타이밍 컨트롤러(2100)에서 출력되는 데이터 신호를 처리할 수 있다. 게이트 드라이버(1200a)는 타이밍 컨트롤러(2100)에서 출력되는 스캔 신호를 처리할 수 있다.

타이밍 컨트롤러(2100), 기준 전압 생성부(2200), 전원전압 생성부(2300), 및 인터페이스(2400)는 인쇄회로기판(2000)에 실장될 수 있다. 타이밍 컨트롤러(2100)는 데이터 신호, 스캔 신호, 제어 신호를 생성할 수 있다. 기준 전압 생성부(2200)는 데이터 드라이버(1200)에서 데이터 신호 대응되는 색 신호 또는 영상 신호를 생성하기 위한 기준 전압을 생성할 수 있다. 데이터 신호는 데이터 드라이버(1200)에서 제어 신호에 의해 일시적으로 저장 또는 래치될 수 있다. 이후, 색 신호 또는 영상 신호는 게이트 드라이버(1200a)에서 출력되는 스캔 신호에 동기되어 디스플레이 패널(3000)의 데이터 배선들로 출력될 수 있다. 게이트 드라이버(1200a)는 스캔 신호를 디스플레이 패널(3000)의 게이트 배선에 순차적으로 출력할 수 있다. 전원전압 생성부(2300)는 타이밍 컨트롤러(2100) 및 게이트 드라이버(1200a)의 전원 전압을 생성할 수 있다. 전원 전압과 기준 전압은 서로 다를 수 있다.

한편, 테이프 배선 기판(도 1의 100 참조)이 인쇄회로기판(2000)과 디스플레이 패널(3000) 사이를 전기적으로 연결할 수 있다. 이러한 테이프 배선 기판(100) 상에 데이터 드라이버(1200) 및/또는 게이트 드라이버(1200a)에 해당하는 반도체 칩들이 실장됨으로써, 도 1 내지 도 17에서 설명한 바와 같은 반도체 패키지들이 구현될 수 있다. 테이프 배선 기판(100)의 입력 배선 패턴들(도 1의 122 참조)은 인쇄회로기판(2000)의 기판 패드로 범프 또는 솔더볼와 같은 연결 단자를 통해 전기적으로 연결될 수 있다. 또한, 테이프 배선 기판(100)의 출력 배선 패턴들(도 1의 124, 126 참조)은 디스플레이 패널(3000)의 패널 패드로 연결 단자를 통해 전기적으로 연결될 수 있다.

도 20은 본 발명의 일 실시예들에 따른 착용 가능한 전자 장치에 대한 사시도이다.

도 20을 참조하면, 본 실시예에 따른 착용형 전자 장치(500)는 디스플레이 패널부(510), 착용부(520), 및 인쇄회로기판(530)을 포함할 수 있다.

디스플레이 패널부(510)는 디스플레이 패널(512), 패널 몸체(514), 및 구동회로패키지(516)를 포함할 수 있다. 디스플레이 패널부(510)는 착용이 용이하도록 전체적으로 플렉시블한 소재로 형성될 수 있다. 예컨대 디스플레이 패널(512)은 플렉시블한 재질로 형성될 수 있고, 그러한 디스플레이 패널(512)이 플렉시블한 플라스틱의 패널 몸체(514)에 하우징되는 구조로 디스플레이 패널부(510)가 구현될 수 있다.

구동회로패키지(516)는 디스플레이 패널(512)을 구동하는 구동소자 칩들(D)을 포함하고, 디스플레이 패널부(510)와 인쇄회로기판(530)의 영상신호처리부(532)를 연결하여 데이터 신호를 전송할 수 있다. 구동회로패키지(516)는 도 1 내지 도 17에서 설명한 반도체 패키지일 있고, 구동소자 칩(D)은 반도체 칩(200, 200a, 200b, 200c, 200d, 200e)일 수 있다. 또한, 구동소자 칩(D)은 플렉시블한 테이프 배선 기판(100, 100a, 100c, 100d, 100e) 등에 실장되고, 구동회로패키지(516)의 일단은 디스플레이 패널(512)에 연결되고 구동회로패키지(516)의 타단은 영상신호처리부(532)에 연결될 수 있다.

한편, 인쇄회로기판(530)이 착용부(520)의 내부에 배치된 경우, 구동회로패키지(516)는 영상신호처리부(532)와 연결되기 위해 구동회로패키지(516)의 일부 또는 전부가 착용부(520)의 내부에 배치될 수 있다.

착용부(520)는 디스플레이 패널부(510)의 일단에 연결되고 만곡된 밴드 형태를 가질 수 있다. 이러한 착용부(520)는 디스플레이 패널부(510)를 신체 중 손목에 착용하기 위한 것으로, 손목의 크기에 무관하게 일정한 착용성을 유지하기 위해 신축성이 있는 소재로 구현될 수 있다.

본 실시예에의 전자 장치(500)에서 착용부(520)가 디스플레이 패널부(510)의 일단에 연결된 구조를 가지지만, 착용부(520)는 디스플레이 패널부(510)의 양단에 연결될 수도 있다.

한편, 영상신호처리부(532)는 제어부(534)의 제어에 의해 영상신호를 처리하여 디스플레이 패널부(510)에 제공할 수 있다. 영상신호처리부(532)는 제어부(534)와 함께 하나의 인쇄회로기판(530) 상에 구현될 수 있다. 예컨대, 영상신호처리부(532)과 제어부(534)는 각각 반도체 칩일 수 있고, 그러한 반도체 칩들이 인쇄회로기판(530) 상에 실장될 수 있다.

한편, 제어부(534)는 통신모듈과 제어모듈로 이루어질 수 있다. 통신모듈은 본 실시예에 따른 착용형 전자 장치(500)의 주위의 다양한 네트워크와의 통신이 가능하도록 다양한 통신 프로토콜을 지원할 수 있다.

본 실시예에 따른 착용형 전자 장치(500)는 착용가능한 전자장치로서, 전체 구성요소들이 플렉시블하고, 기본적으로 도 1 내지 도 17에 예시된 반도체 패키지를 포함할 수 있다. 한편, 본 실시예에 따른 착용형 전자 장치는 디스플레이 패널이 아닌 다른 출력 장치를 포함할 수 있다. 예컨대, 단순히 램프나 경보기와 같은 출력 장치를 포함할 수 있다.

또한, 본 실시예에 따른 착용형 전자 장치는 아예 출력 장치를 포함하지 않을 수도 있다. 예컨대, 건강과 관련되는 신호들을 감지하는 센서부와 센서부에서 감지하는 신호를 저장하거나 계산하는 등의 신호처리부, 그리고 도 1 내지 도 17에서 예시한 바와 같은 플렉시블한 반도체 패키지 구조를 가지고 센서부와 신호처리부를 연결하여 신호를 전송하는 연결부를 포함하는 구조로 다양한 착용형 전자 장치들이 구현될 수 있다.

지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100, 100a, 100c, 100d, 100e: 테이프 배선 기판, 100b: 테이프 캐리어 110, 110a: 베이스 필름, 112: 칩 실장부, 112d: 더미 실장 영역, 112e: 유효 실장 영역, 114: 배선부, 116: PF부, 118: 패널 접착부, 120: 배선 패턴들, 122: 입력 배선 패턴들, 124-2: 제2 배선 패턴들, 124-2a: 제2 배선 패턴들, 124-1, 124-1a, 124-1b, 124-1c: 제1 배선 패턴들, 124-2: 제2 배선 패턴들, 124, 124a: 제1 출력 배선 패턴, 126: 제2 출력 배선 패턴들, 128: 제3 출력 배선 패턴들, 200, 200a, 200b, 200c, 200d, 200e: 반도체 칩, 210: 유효 칩 영역, 212oi: 제1 출력 패드, 212i: 입력 패드들, 212i1: 제1 입력 패드들, 212o1: 제1 출력 패드들, 212i2: 제2 입력 패드들, 212o2: 제2 출력 패드들, 214: 연결 단자들, 220, 220a, 220b, 220c, 220d: 더미 칩 영역, 222, 222a, 222b1, 222b2, 222c: 더미 패드들, 224; 더미 단자들, 225: 제2 더미 패드들, 226: 출력 패드들, 230: 칩 배선들, 500: 전자 장치, 510: 디스플레이 패널부, 512: 디스플레이 패널, 514: 패널 몸체, 516: 구동회로패키지, 520: 착용부, 530: 인쇄회로기판, 532: 영상신호처리부, 534: 제어부, 1000, 1000a, 1000b, 1000c, 1000d, 1000e, 1000f, 1000g, 1000h, 1000i: 반도체 패키지, 1200a: 게이트 드라이버, 1200: 데이터 드라이버, 2000: 인쇄회로기판, 2100a, 2100b, 2100c: 게이트 구동신호 전송선, 2100: 타이밍 컨트롤러, 2200: 기준 전압 생성부, 2300: 전원전압 생성부, 2400: 및 인터페이스, 3000: 디스플레이 패널, 3100: 하부기판, 3110: 게이트 배선, 3120: 데이터 배선, 3200: 상부기판, 10000: 디스플레이 장치

Claims

반도체 칩이 실장되는 칩 실장부를 구비하는 베이스 필름; 및
상기 베이스 필름 상에 형성된 다수의 배선 패턴들;을 포함하고,
상기 칩 실장부는 제1 방향으로 길쭉한 제1 직사각형 형태를 가지며, 중앙 부분에 배치된 유효 실장 영역과 상기 제1 방향으로 상기 유효 실장 영역의 양쪽에 배치된 더미 실장 영역을 포함하며,
상기 다수의 배선 패턴들 중 일부인 제1 배선 패턴들은 상기 더미 실장 영역을 통과하되, 상기 제1 직사각형의 2개의 장변 중 어느 하나의 장변으로 들어가고 다른 하나의 장변으로부터 나오는 형태로 상기 더미 실장 영역을 통과하는, 테이프 배선기판.
제1 항에 있어서,
상기 반도체 칩은 칩 배선들에 연결된 패드들이 형성되고 중앙 부분에 배치된 유효 칩 영역과, 상기 칩 배선들에 연결되지 않은 패드들이 형성되고 상기 유효 칩 영역의 양 측면에 배치된 더미 칩 영역을 포함하고,
상기 유효 실장 영역은 상기 유효 칩 영역에 대응하고, 상기 더미 실장 영역은 상기 더미 칩 영역에 대응하는 것을 특징으로 하는 테이프 배선기판.
제2 항에 있어서,
상기 유효 칩 영역은 상기 제1 방향으로 연장된 제2 직사각형 구조를 가지며, 상기 제2 직사각형의 2개의 장변 중 제1 장변의 중앙 부분에 입력 패드들이 상기 제1 방향을 따라 배치되고 상기 제1 장변의 양쪽 측면 부분에 출력 패드들이 상기 제1 방향을 따라 배치되며,
상기 출력 패드들로 연결되는 배선 패턴들은 상기 제1 방향에 수직하는 제2 방향의 상방으로 출발하여 외곽 쪽으로 회전하여 상기 제2 방향의 하방으로 확장하되, 상기 제1 배선 패턴들은 상기 출력 패드들 중의 외곽 쪽에 배치된 외곽 출력 패드들에 연결되고, 상기 더미 실장 영역을 통과하여 상기 제2 방향 하방으로 확장하는 것을 특징으로 하는 테이프 배선기판.
중앙 부분에 배치되고 칩 배선들에 연결된 패드들이 형성된 유효 칩 영역과, 상기 유효 칩 영역의 측면에 배치되고 상기 칩 배선들에 연결되지 않은 패드들이 형성된 더미 칩 영역을 구비한 반도체 칩;
상기 반도체 칩이 실장되는 칩 실장부를 구비하는 베이스 필름; 및
상기 베이스 필름 상에 형성되고 상기 반도체 칩의 상기 칩 배선들에 전기적으로 연결된 다수의 배선 패턴들;을 포함하고,
상기 칩 실장부는 제1 방향으로 길쭉한 제1 직사각형 형태를 가지며, 중앙 부분에 배치된 유효 실장 영역과 상기 제1 방향으로 상기 유효 실장 영역의 양쪽에 배치된 더미 실장 영역을 포함하며,
상기 다수의 배선 패턴들 중 일부인 제1 배선 패턴들은 상기 제1 직사각형의 2개의 장변 중 어느 하나의 장변으로 들어가고 다른 하나의 장변으로부터 나오는 형태로 상기 더미 실장 영역을 통과하는, 반도체 패키지.
제4 항에 있어서,
상기 반도체 칩은 상기 패드들 상의 단자들을 통해 상기 칩 실장부 상에 실장되되, 상기 단자들은 상기 유효 칩 영역의 상기 패드들 상에 형성된 유효 단자들과 상기 더미 칩 영역의 상기 패드들 상에 형성된 더미 단자들을 포함하며,
상기 유효 칩 영역의 상기 패드들은 상기 유효 단자들을 통해 상기 배선 패턴들에 전기적으로 연결되며,
상기 제1 배선 패턴들은 상기 유효 단자들 부분에서 출발하여 상기 더미 실장 영역을 통과하도록 확장하며,
상기 더미 단자들의 적어도 일부는 상기 더미 실장 영역에서 상기 제1 배선 패턴들과 결합하는 것을 특징으로 하는 반도체 패키지.
제5 항에 있어서,
상기 더미 단자들 모두가 상기 제1 배선 패턴들과 결합하는 것을 특징으로 하는 반도체 패키지.
제5 항에 있어서,
상기 더미 단자들의 간격은 상기 유효 단자들의 간격보다 크며,
상기 제1 배선 패턴들의 일부는 상기 더미 단자들 사이를 통과하는 것을 특징으로 하는 반도체 패키지.
제5 항에 있어서,
상기 더미 단자들은 간격이 큰 제1 더미 단자들과 간격이 작은 제2 더미 단자들을 포함하고,
상기 제1 배선 패턴들의 일부는 상기 제1 더미 단자들 사이를 통과하는 것을 특징으로 하는 반도체 패키지.
제4 항에 있어서,
상기 유효 칩 영역은 상기 제1 방향으로 연장된 제2 직사각형 구조를 가지며, 상기 제2 직사각형의 2개의 장변 중 제1 장변의 중앙 부분에 입력 패드들이 상기 제1 방향을 따라 배치되고 상기 제1 장변의 양쪽 측면 부분에 제1 출력 패드들이 상기 제1 방향을 따라 배치되며, 상기 제2 직사각형의 2개의 장변 중 제2 장변의 양쪽 측면 부분에 제2 출력 패드들이 상기 제1 방향을 따라 배치되며,
상기 더미 칩 영역은 상기 유효 칩 영역의 양쪽 측면에 각각 배치되고, 각각 상기 제2 직사각형과 동일 폭을 갖는 직사각형 형태를 가지며, 상기 제1 장변에 인접하는 제1 변과 상기 제2 장변에 인접하는 제2 변 부분에 더미 패드들이 상기 제1 방향을 따라 배치되는 것을 특징으로 하는 반도체 패키지.
제9 항에 있어서,
상기 반도체 칩은 상기 패드들 상의 단자들을 통해 상기 칩 실장부 상에 실장되되, 상기 단자들은 상기 유효 칩 영역의 상기 입력 패드들, 제1 출력 패드들 및 제2 출력 패드들 상에 형성된 유효 단자들과 상기 더미 칩 영역의 상기 더미 패드들 상에 형성된 더미 단자들을 포함하며,
상기 배선 패턴들 중 상기 제1 출력 패드들에 전기적으로 연결되는 제1 출력 배선 패턴들은 상기 제1 방향에 수직하는 제2 방향의 상방으로 출발하여 외곽 쪽으로 회전하여 상기 제2 방향의 하방으로 확장하며,
상기 제1 배선 패턴들은 상기 제1 출력 배선 패턴들의 일부를 구성하고, 상기 제1 출력 패드들 중의 외곽 쪽에 배치된 외곽 출력 패드들에 전기적으로 연결되며, 상기 더미 실장 영역을 통과하여 상기 제2 방향 하방으로 확장하는 것을 특징으로 하는 반도체 패키지.
제10 항에 있어서,
상기 배선 패턴들 중 상기 입력 패드들에 연결되는 입력 배선 패턴들은 상기 제2 방향의 상방으로 확장하며,
상기 배선 패턴들 중 상기 제2 출력 패드들에 연결되는 제2 출력 배선 패턴들은 상기 제2 방향의 하방으로 확장하며,
상기 제1 배선 패턴들을 제외한 상기 제1 출력 배선 패턴들은 상기 칩 실장부의 외부 부분을 통과하여 상기 제2 방향의 하방으로 확장하는 것을 특징으로 하는 반도체 패키지.
제9 항에 있어서,
상기 반도체 칩은 상기 패드들 상의 단자들을 통해 상기 칩 실장부 상에 실장되되, 상기 단자들은 상기 유효 칩 영역의 상기 입력 패드들, 제1 출력 패드들 및 제2 출력 패드들 상에 형성된 유효 단자들과 상기 더미 칩 영역의 상기 더미 패드들 상에 형성된 더미 단자들을 포함하며,
상기 입력 패드들, 제1 출력 패드들 및 제2 출력 패드들은 상기 유효 단자들을 통해 상기 배선 패턴들에 전기적으로 연결되며,
상기 제1 배선 패턴들은 상기 제1 출력 패드에 대응하는 상기 유효 단자들 중 일부에 연결되고, 상기 제1 방향에 수직하는 제2 방향의 상방으로 출발하여 외곽 쪽으로 회전하여 상기 더미 실장 영역을 통과하도록 확장하며,
상기 더미 단자들의 적어도 일부는 상기 더미 실장 영역에서 상기 제1 배선 패턴들과 결합하는 것을 특징으로 하는 반도체 패키지.
제12 항에 있어서,
상기 더미 실장 영역에서 상기 제1 배선 패턴들의 간격은 일정하고,
상기 더미 단자들은 적어도 2종의 간격으로 배치되고,
상기 제1 배선 패턴들의 일부는 상기 더미 단자들과 결합하고 나머지 일부는 상기 더미 단자들 사이를 통과하는 것을 특징으로 하는 반도체 패키지.
제10 항에 있어서,
상기 제1 배선 패턴들 각각은 상기 유효 단자들 중 1개 및 상기 더미 단자들 중 적어도 1개와 결합하는 것을 특징으로 하는 반도체 패키지.
제14 항에 있어서,
상기 더미 패드들 중 상기 제1 변에 배치되는 제1 더미 패드들과 상기 제2 변에 배치되는 제2 더미 패드들은 동일 간격을 가지고 상기 제1 방향으로 동일 위치에 배치되고,
상기 제1 더미 패드들 상에 상기 더미 단자들 중 제1 더미 단자들이 형성되고, 상기 제2 더미 패드들 상에 상기 더미 단자들 중 제2 더미 단자들이 형성되며,
상기 제1 배선 패턴들 각각은 상기 유효 단자들 중 1개, 상기 제1 더미 단자들 중 1개와 상기 제1 방향으로 동일한 위치의 상기 제2 더미 단자들 중의 1개와 결합하는 것을 특징으로 하는 반도체 패키지.
제9 항에 있어서,
상기 더미 칩 영역 끝단의 측변 부분에 상기 제1 방향에 수직하는 제2 방향을 따라 추가 더미 패드들이 배치되고,
상기 추가 더미 패드들 상에 추가 더미 단자들이 형성된 것을 특징으로 하는 반도체 패키지.
칩 배선들에 연결된 유효 패드들이 형성된 유효 칩 영역과, 상기 유효 칩 영역의 양 측면에 각각 배치되고 상기 칩 배선들에 연결되지 않은 더미 패드들이 형성된 더미 칩 영역을 구비한 반도체 칩;
상기 반도체 칩이 실장되고 상기 유효 칩 영역에 대응하는 유효 실장 영역과 상기 더미 칩 영역에 대응하는 더미 실장 영역을 구비한 칩 실장부, 상기 칩 실장부 외곽 쪽의 배선부, 상기 배선부의 양측 단부에 배치되고 일정 간격으로 PF(perforation) 홀들이 형성된 PF부, 및 외부 장치와 접합하는 접합부를 구비하는 베이스 필름; 및
상기 반도체 칩의 상기 칩 배선들 및 상기 외부 장치의 배선들에 전기적으로 연결되고, 상기 더미 실장 영역 및 상기 배선부에 형성된 다수의 배선 패턴들;을 포함하고,
상기 칩 실장부는 제1 방향으로 길쭉한 제1 직사각형 형태를 가지며, 중앙 부분에 배치된 유효 실장 영역과 상기 제1 방향으로 상기 유효 실장 영역의 양쪽에 배치된 더미 실장 영역을 포함하며,
상기 다수의 배선 패턴들 중 일부인 제1 배선 패턴들은 상기 유효 실장 영역의 일변에서 출발하여 상기 제1 직사각형의 2개의 장변 중 어느 하나의 장변으로 들어가고 다른 하나의 장변으로부터 나오는 형태로 상기 더미 실장 영역을 통과하는, 반도체 패키지.
제17 항에 있어서,
상기 제1 배선 패턴들은 상기 유효 실장 영역의 일변에서 출발하여 상기 PF부 쪽으로 시계 방향 또는 반시계 방향으로 회전하면서 상기 더미 실장 영역을 통과하여 상기 접합부 방향으로 확장하는 것을 특징으로 하는 반도체 패키지.
제17 항에 있어서,
상기 외부 장치는 디스플레이 패널 또는 착용 가능한(wearable) 출력 장치이고,
상기 접합부를 통해 전원 및 데이터 신호가 상기 외부 장치에 인가되는 것을 특징으로 하는 반도체 패키지.
화상을 표시하는 디스플레이 패널;
상기 디스플레이 패널의 상기 화상을 표시하기 위한 구동신호를 제공하는 인쇄회로기판(PCB); 및
상기 인쇄회로기판과 상기 디스플레이 패널 사이에 연결되고, 반도체 칩이 실장되며 플렉시블(flexible)한 반도체 패키지;를 포함하고,
상기 반도체 패키지는, 방열 영역을 구비한 상기 반도체 칩, 상기 반도체 칩이 실장되는 칩 실장부를 구비하는 베이스 필름, 및 상기 베이스 필름 상에 형성되고 상기 반도체 칩에 전기적으로 연결된 다수의 배선 패턴들을 포함하며,
상기 칩 실장부는 제1 방향으로 길쭉한 제1 직사각형 형태를 가지며, 중앙 부분에 배치된 유효 실장 영역과 상기 제1 방향으로 상기 유효 실장 영역의 양쪽에 배치된 더미 실장 영역을 포함하며,
상기 더미 실장 영역은 상기 방열 영역과 오버랩되며,
상기 다수의 배선 패턴들 중 일부인 제1 배선 패턴은 상기 제1 직사각형의 2개의 장변 중 어느 하나의 장변으로 들어가고 다른 하나의 장변으로부터 나오는 형태로 상기 더미 실장 영역을 통과하는, 디스플레이 장치.