KR20220055759A - 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 - Google Patents

연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 Download PDF

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Abstract

실시예에 따른 연성 인쇄회로기판은, 기재; 및 상기 기재 상에 배치되는 회로 패턴을 포함하고, 상기 기재는 칩 실장 영역을 포함하고, 상기 회로 패턴은 배선부 및 패드부를 포함하고, 상기 회로 패턴은, 상기 칩 실장 영역 내부에 배치되는 제 1-1 패드부; 상기 칩 실장 영역 외부에 배치되는 제 1-2 패드부; 및 상기 제 1-1 패드부 및 상기 제 1-2 패드부를 연결하는 제 1 배선부를 포함하고, 상기 칩 실장 영역을 기준으로 제 1 방향으로 연장하는 제 1 회로 패턴; 상기 칩 실장 영역 내부에 배치되는 제 2-1 패드부; 상기 칩 실장 영역 외부에 배치되는 제 2-2 패드부; 및 상기 제 2-1 패드부 및 상기 제 2-2 패드부를 연결하는 제 2 배선부를 포함하고, 상기 제 2 방향으로 연장하는 제 2 회로 패턴; 및 상기 칩 실장 영역 내부에 배치되는 복수의 제 3 패드부를 포함하고, 상기 제 3 패드부를 연결하는 제 3 배선부 및 상기 제 3 패드부 외측으로 연장되는 연장 배선부를 포함하는 제 3 회로 패턴을 포함하고, 상기 제 1 배선부 및 상기 제 2 배선부 상에는 보호층이 배치된다.

Description

연성 인쇄회로기판, COF 모듈 및 이를 포함하는 전자디바이스{FLEXIBLE PRINTED CIRCUIT BOARD, COF MODULE AND ELECTRONIC DEVICE COMPRISING THE SAME}
실시예는 연성 인쇄회로기판, COF 모듈 및 이를 포함하는 전자디바이스에 관한 것이다. 자세하게, 상기 연성 인쇄회로기판은 COF용 연성인쇄회로기판일 수 있다.
최근 다양한 전자 제품이 얇고, 소형화, 경량화되고 있다. 이에 따라, 전자 제품의 좁은 영역에 고밀도로 반도체 칩을 실장하기 위한 다양한 연구가 진행되고 있다.
그 중에서도, COF(Chip On Film) 방식은 플렉서블 기판을 사용하기 때문에, 플렉서블 디스플레이에 적용될 수 있다. 즉, COF 방식은 다양한 웨어러블 전자기기에 적용될 수 있다는 점에서 각광받고 있다. 또한, COF 방식은 미세한 피치를 구현할 수 있기 때문에, 화소수의 증가에 따른 고해상도의 디스플레이를 구현하는데 사용될 수 있다.
COF(Chip On Film)는 반도체 칩을 얇은 필름 형태의 연성 인쇄회로기판에 장착하는 방식이다. 예를 들어, 반도체 칩은 직접회로(Integrated Circuit, IC) 칩 또는 대규모 직접회로(Large Scale Integrated circuit, LSI) 칩일 수 있다.
한편, 상기 연성 인쇄회로기판에 실장되는 칩은 각각의 역할을 수행하는 다층 구조로 배치될 수 있다.
최근에는 이러한 다층 구조의 칩들 중 하나의 칩 및 이와 연결되는 회로 패턴을 연성 인쇄회로기판에 직접 배치하는 FLR(Film Level Route) 기술이 적용되고 있다. 즉, 연성 인쇄회로기판의 칩 실장 영역에 라우팅 패턴을 배치함으로써, 칩의 층구조를 감소하고 이에 의해 칩의 제조 비용을 감소할 수 있다.
한편, 상기 라우팅 패턴과 칩을 본딩하는 공정 중 발생하는 인장 응력에 의해 라우팅 패턴의 일 영역에 크랙이 발생하여 COF 모듈의 신뢰성이 저하되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결할 수 있는 새로운 구조의 연성 인쇄회로기판, COF 모듈 및 이를 포함하는 전자 디바이스가 요구된다,
실시예는 향상된 신뢰성을 가지는 연성 인쇄회로기판, COF 모듈 및 이를 포함하는 전자 디바이스를 제공하고자 한다.
실시예에 따른 연성 인쇄회로기판은, 기재; 및 상기 기재 상에 배치되는 회로 패턴을 포함하고, 상기 기재는 칩 실장 영역을 포함하고, 상기 회로 패턴은 배선부 및 패드부를 포함하고, 상기 회로 패턴은, 상기 칩 실장 영역 내부에 배치되는 제 1-1 패드부; 상기 칩 실장 영역 외부에 배치되는 제 1-2 패드부; 및 상기 제 1-1 패드부 및 상기 제 1-2 패드부를 연결하는 제 1 배선부를 포함하고, 상기 칩 실장 영역을 기준으로 제 1 방향으로 연장하는 제 1 회로 패턴; 상기 칩 실장 영역 내부에 배치되는 제 2-1 패드부; 상기 칩 실장 영역 외부에 배치되는 제 2-2 패드부; 및 상기 제 2-1 패드부 및 상기 제 2-2 패드부를 연결하는 제 2 배선부를 포함하고, 상기 제 2 방향으로 연장하는 제 2 회로 패턴; 및 상기 칩 실장 영역 내부에 배치되는 복수의 제 3 패드부를 포함하고, 상기 제 3 패드부를 연결하는 제 3 배선부 및 상기 제 3 패드부 외측으로 연장되는 연장 배선부를 포함하는 제 3 회로 패턴을 포함하고, 상기 제 1 배선부 및 상기 제 2 배선부 상에는 보호층이 배치된다.
실시예에 따른 연성 인쇄회로기판은 제 3 회로 패턴을 포함할 수 있다. 자세하게, 실시예에 따른 연성 인쇄회로기판은 연성 인쇄회로기판의 칩 실장 영역에 배치되는 다층 구조의 칩들 중 하나의 칩의 역할을 구동할 수 있는 제 3 회로 패턴을 포함할 수 있다.
이에 따라, 다층 구조의 칩 제조공정을 간소화하 수 있다.
또한, 실시예에 따른 연성 인쇄회로기판의 제 3 회로 패턴의 제 3 배선부는 절곡부를 포함할 수 있다.
이에 따라, 상기 제 3 회로 패턴과 칩을 본딩할 때 발생하는 인장 응력에 의해 상기 제 3 회로 패턴이 본딩 공정 중 단선되거나 크랙이 발생하는 것을 방지할 수 있다.
이에 의해, 실시예에 따른 연성 인쇄회로기판 및 이를 포함하는 COF 모듈의 신뢰성을 향상시킬 수 있다.
또한, 실시예에 따른 연성 인쇄회로기판은 방열 회로 패턴을 더 포함할 수 있다. 자세하게, 상기 칩과 연결되는 방열 회로 패턴을 더 배치하여, 상기 COF 모듈 구동시 발생하는 열을 효과적으로 방출할 수 있다.
도 1은 실시예에 따른 연성 인쇄회로기판의 상면도를 도시한 도면이다.
도 2는 도 1의 B-B' 영역의 단면도를 도시한 도면이다.
도 3은 도 1의 C-C' 영역의 단면도를 도시한 도면이다.
도 4는 도 1의 A 영역의 확대도를 도시한 도면이다.
도 5는 도 1의 D-D' 영역의 단면도를 도시한 도면이다.
도 6 내지 9는 실시예에 따른 연성 인쇄회로기판의 제 3 회로 패턴의 다양한 형상을 도시한 도면이다.
도 10은 도 1의 A 영역을 확대한 다른 확대도를 도시한 도면이다.
도 11은 도 10의 E-E' 영역을 절단한 단면도를 도시한 도면이다.
도 12는 실시예에 따른 COF 모듈의 상면도를 도시한 도면이다.
도 13은 실시예에 따른 연성인쇄회로기판을 포함하는 COF 모듈의 연결관계를 도시한 단면도이다.
도 14 내지 도 16은 실시예에 따른 연성인쇄회로기판을 포함하는 전자 디바이스에 관한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하, 도면들을 참조하여 실시예에 따른 연성 인쇄회로기판, COF 모듈 및 이를 포함하는 전자 디바이스를 설명한다.
도 1은 실시예에 따른 연성 인쇄회로기판의 상면도를 도시한 도면이다.
도 1을 참조하면, 실시예에 따른 연성 인쇄회로기판(1000)은 기재(100), 상기 기재(100) 상에 배치되는 회로 패턴(200)을 포함할 수 있다.
상기 기재(100)는 연성 기판을 포함할 수 있다. 예를 들어, 상기 기재(100)는 폴리이미드(polyimide, PI) 기판일 수 있다. 다만, 실시예는 이에 제한되지 않고, 상기 기재(100) 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN)와 같은 고분자 물질을 포함할 수 있다. 이에 따라, 상기 기재(100)를 포함하는 연성 인쇄회로기판은 곡선의 디스플레이 장치가 구비된 다양한 전자 디바이스에 사용될 수 있다. 예를 들어, 상기 기재(100)를 포함하는 연성인쇄회로 기판은 플렉서블 특성이 우수함에 따라, 웨어러블 전자 디바이스의 반도체 칩을 실장하는데 적합할 수 있다.
상기 기재(100)는 20㎛ 내지 100㎛의 두께를 가질 수 있다. 예를 들어, 상기 기재(100)는 25㎛ 내지 50㎛의 두께를 가질 수 있다. 예를 들어, 상기 기재(100)는 30㎛ 내지 40㎛의 두께를 가질 수 있다. 상기 기재(100)의 두께가 100㎛ 초과하는 경우 상기 연성 인쇄회로기판의 전체적인 두께가 증가할 수 있고, 이에 의해 플렉서블 특성이 저하될 수 있다. 또한, 상기 기재(100)의 두께가 20㎛ 미만인 경우에는 칩을 실장 하는 공정에서 상기 기재(100)에 인가되는 열/압력 등에 취약할 수 있다.
상기 기재(100)는 제 1 영역(1A)과 제 2 영역(2A)을 포함할 수 있다. 예를 들어, 상기 제 1 영역(1A)은 상기 기재(100)의 중앙 영역일 수 있고, 상기 제 2 영역(2A)은 상기 기재(100)의 외곽 영역일 수 있다. 즉, 상기 제 1 영역(1A)은 상기 제 2 영역(2A)들 사이에 배치될 수 있다.
상기 제 1 영역(1A)은 칩 실장 영역(CA)을 포함할 수 있다. 자세하게, 상기 제 1 영역(1A)은 상기 회로 패턴과 연결되는 칩(C)이 실장되는 칩 실장 영역(CA)을 포함할 수 있다.
또한, 상기 제 1 영역(1A) 상에는 회로 패턴(210, 220, 230)이 배치될 수 있다. 자세하게, 상기 제 1 영역(1A)에는 서로 이격하여 배치되고, 다 방향으로 연장하는 복수의 회로 패턴이 배치될 수 있다.
상기 제 2 영역(2A)에는 상기 회로 패턴이 배치되지 않을 수 있다. 즉, 상기 회로 패턴의 배치 유무에 따라, 상기 제 1 영역(1A)과 상기 제 2 영역(2A)이 구분될 수 있다.
상기 제 2 영역(2A)은 복수의 홀을 포함할 수 있다. 자세하게, 상기 제 2 영역(2A)은 복수의 스프로킷 홀(H)을 포함할 수 있다. 상기 스프로킷 홀(H)에 의해 상기 연성 인쇄회로기판은 롤투롤 방식으로 스프로킷 홀에 의하여 감기거나 풀어질 수 있다.
상기 연성 인쇄회로기판은 스프로킷 홀(H)이 형성된 제 2 영역(2A)과 상기 제 1 영역(1A)의 경계 라인(CL)을 절단한 후, COF 모듈로 가공되어 다양한 전자디바이스에 실장 될 수 있다.
상기 회로 패턴은 배선부 및 패드부를 포함할 수 있다. 또한, 상기 제 1 영역(1A)에는 복수의 회로 패턴들이 배치될 수 있다. 자세하게, 상기 제 1 영역(1A)에는 제 1 회로 패턴(210), 제 2 회로 패턴(220) 및 제 3 회로 패턴(230)이 배치될 수 있다.
도 1 및 도 2를 참조하면, 상기 제 1 회로 패턴(210)은 제 1 배선부(211), 제 1-1 패드부(212) 및 제 1-2 패드부(213)를 포함할 수 있다. 자세하게, 상기 제 1 회로 패턴(210)은 상기 칩 실장 영역(CA) 내부에 배치되는 상기 제 1-1 패드부(212), 상기 칩 실장 영역(CA) 외부에 배치되는 상기 제 1-2 패드부(213) 및 상기 제 1-1 패드부(212)와 상기 제 1-2 패드부(213) 사이에 배치되고, 상기 제 1-1 패드부(212)와 상기 제 1-2 패드부(213)와 연결되는 제 1 배선부(211)를 포함할 수 있다.
상기 제 1 배선부(211), 상기 제 1-1 패드부(212) 및 상기 제 1-2 패드부(213)는 일체로 형성될 수 있다.
또한, 상기 제 1 배선부(211)는 상기 칩 실장 영역(CA)을 기준으로 제 1 방향(D1)으로 연장하며 배치될 수 있다.
상기 제 1-1 패드부(212)는 상기 칩 실장 영역에 배치되는 칩과 전기적으로 연결될 수 있다. 또한, 상기 제 1-2 패드부(213)는 인쇄회로기판과 전기적으로 연결될 수 있다. 또한, 상기 제 1 배선부(211)는 상기 칩과 상기 인쇄회로기판 사이에서 신호를 전달할 수 있다.
상기 제 1 회로 패턴(210) 상에는 보호층(300)이 배치될 수 있다. 자세하게, 상기 제 1 배선부(211) 상에는 상기 보호층(300)이 배치될 수 있다. 상기 보호층(300)은 상기 제 1 배선부(211)를 감싸면서 배치될 수 있다. 또한, 상기 제 1-1 패드부(212) 및 상기 제 1-2 패드부(213)에는 상기 보호층(300)이 배치되지 않을 수 있다.
또한, 도 1 및 도 3을 참조하면, 상기 제 2 회로 패턴(220)은 제 2 배선부(221), 제 2-1 패드부(222) 및 제 2-2 패드부(223)를 포함할 수 있다. 자세하게, 상기 제 2 회로 패턴(220)은 상기 칩 실장 영역(CA) 내부에 배치되는 상기 제 2-1 패드부(222), 상기 칩 실장 영역(CA) 외부에 배치되는 상기 제 2-2 패드부(223) 및 상기 제 2-1 패드부(222)와 상기 제 2-2 패드부(223) 사이에 배치되고, 상기 제 2-1 패드부(222)와 상기 제 2-2 패드부(223)와 연결되는 제 2 배선부(221)를 포함할 수 있다.
상기 제 2 배선부(221), 상기 제 2-1 패드부(222) 및 상기 제 2-2 패드부(223)는 일체로 형성될 수 있다.
또한, 상기 제 2 배선부(221)는 상기 칩 실장 영역(CA)을 기준으로 제 2 방향(D2)으로 연장하며 배치될 수 있다. 자세하게, 상기 제 2 배선부(221)는 상기 제 1 방향(D1)과 반대 방향인 제 2 방향(D2)으로 연장하며 배치될 수 있다.
상기 제 2-1 패드부(222)는 상기 칩 실장 영역에 배치되는 칩과 전기적으로 연결될 수 있다. 또한, 상기 제 2-2 패드부(223)는 디스플레이 패널과 전기적으로 연결될 수 있다. 또한, 상기 제 2 배선부(211)는 상기 칩과 상기 디스플레이 패널 사이에서 신호를 전달할 수 있다.
상기 제 2 회로 패턴(220) 상에는 보호층(300)이 배치될 수 있다. 자세하게, 상기 제 2 배선부(221) 상에는 상기 보호층(300)이 배치될 수 있다. 상기 보호층(300)은 상기 제 2 배선부(221)를 감싸면서 배치될 수 있다. 또한, 상기 제 2-1 패드부(222) 및 상기 제 2-2 패드부(223)에는 상기 보호층(300)이 배치되지 않을 수 있다.
도 1 및 도 4를 참조하면, 상기 제 3 회로 패턴(230)은 제 3 배선부 및 복수의 패드부를 포함할 수 있다. 자세하게, 상기 제 3 회로 패턴(230)은 상기 칩 실장 영역(CA) 내부에 배치되는 제 3 배선부 및 복수의 패드부를 포함할 수 있다. 또한, 상기 제 3 회로 패턴(230)은 연장 배선부(233a, 233b)를 더 포함할 수 있다. 자세하게, 상기 제 3 회로 패턴(230)은 상기 제 3 패드부 외측으로 연장하는 연장 배선부(233a, 233b)를 포함할 수 있다. 즉, 상기 제 3 회로 패턴(230)은 상기 칩 실장 영역(CA) 외부에 배치되는 연장 배선부(233a, 233b)를 포함할 수 있다.
상기 제 3 회로 패턴(230)은 상기 칩 실장 영역(CA)에 배치되는 칩(C)과 연결될 수 있다. 자세하게, 상기 제 3 회로 패턴(230)의 복수의 패드부는 상기 칩(C)과 전기적으로 연결될 수 있다. 자세하게 상기 제 3 회로 패턴(230)은 복수개의 제 3 회로 패턴(230)을 포함할 수 있고, 각각의 상기 제 3 회로 패턴(230)은 복수개의 패드부를 가지며, 상기 각각의 제 3 회로 패턴의 복수의 패드부는 상기 칩(C)과 전기적으로 연결될 수 있다.
상기 제 3 회로 패턴(230)은 라우팅 패턴일 수 있다. 즉, 상기 제 3 회로 패턴(230)은 상기 칩 실장 영역(CA)에 배치되는 복수의 층을 가지는 칩의 층들 중 하나의 층의 역할을 하는 라우팅 패턴일 수 있다.
상기 제 3 회로 패턴(230)은 상기 복수의 패드부를 통해상기 칩(CA)과 연결됨에 따라, 상기 제 3 회로 패턴(230)은 상기 제 1 회로 패턴(210)으로부터 전달되는 전자신호를 전달받아 이를 처리할 수 있고, 상기 제 3 회로 패턴(230)으로부터 상기 칩(C) 및 상기 제 2 회로 패턴(220)을 통하여 전달되는 전자신호는 상기 디스플레이 패널로 전달될 수 있다.
상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220) 및 상기 제 3 회로 패턴(230)은 전기 전도성이 우수한 금속 물질을 포함할 수 있다. 자세하게, 상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220) 및 상기 제 3 회로 패턴(230)은 구리(Cu)를 포함할 수 있다. 다만, 실시예가 이에 제한되는 것은 아니고, 상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220) 및 상기 제 3 회로 패턴(230)은 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 은(Ag), 몰리브덴(Mo). 금(Au), 티타튬(Ti) 및 이들의 합금 중 적어도 하나의 금속을 포함할 수 있음은 물론이다.
상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220) 및 상기 제 3 회로 패턴(230)은 다층으로 형성될 수 있다. 자세하게, 상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220) 및 상기 제 3 회로 패턴(230)은 제 1 금속층 및 제 2 금속층을 포함할 수 있다.
상기 제 1 금속층은 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)의 씨드층일 수 있다. 상기 제 1 금속층은 단층 또는 다층으로 형성되 수 있다. 상기 제 1 금속층은 구리를 포함할 수 있다. 상기 제 1 금속층은 이하에서 설명하는 버퍼층을 기판(100)에 배치한 후, 무전해 도금 또는 스퍼터링을 통해 형성될 수 있다.
또한, 상기 제 2 금속층은 도금층일 수 있다. 자세하게, 상기 제 2 금속층은 상기 제 1 금속층을 씨드층으로 하여 전해도금으로 형성된 도금층일 수 있다.
상기 제 1 금속층의 두께는 상기 제 2 금속층의 두께보다 작을 수 있다.
예를 들어, 상기 제 1 금속층의 두께는 0.7㎛ 내지 2㎛일 수 있고, 상기 제 2 금속층의 두께는 10㎛ 내지 25㎛일 수 있다.
상기 제 1 금속층 및 상기 제 2 금속층은 동일한 금속 물질을 포함할 수 있다. 예를 들어, 상기 제 1 금속층 및 상기 제 2 금속층은 구리(Cu)를 포함할 수 있다.
상기 제 2 금속층 상에는 추가로 도금층이 더 배치될 수 있다. 상기 도금층은 상기 칩(C)와의 전기적 접착을 할 수 있는 접착층 역할을 할 수 있다. 자세하기 상기 도금층은 주석(Sn)을 포함할 수 있다.
상기 도금층은 상기 회로 패턴들의 배선부와 패드부의 전체에 형성될 수 있다. 또한, 상기 도금층은 1층 또는 2층으로 형성될 수 있다.
상기 칩(C)과의 접착 역할을 하기 위해서는 상기 도금층이 순수 도금층일 필요가 있다. 이를 위해 상기 패드부 상의 도금층의 두께는 0.1㎛ 이상, 0.2㎛ 이상, 0.3㎛이상, 0.4㎛ 이상, 0.5㎛이상 또는 10㎛ 이하로 형성할 수 있다.
상기 패드부 상의 상기 도금층의 두께가 0.1㎛ 미만인경우 상기 도금층을 형성할 때 상기 회로 패턴의 제 2 금속층 즉, 구리가 상기 도금층으로 확산되어 순수한 주석 도금층을 형성할 수 없어 상기 칩(C)와의 접착력이 감소될 수 있다.
또한, 상기 도금층의 두께가 10㎛ 초과하는 경우 연성회로 기판의 두께가 두꺼워질 수 있다.
이에 따라 상기 도금층은 상기 회로 패턴 상부 및 측면에 0.1㎛ 이상, 0.2㎛ 이상, 0.3㎛이상, 0.4㎛ 이상, 0.5㎛이상 또는 10㎛ 이하로 1층으로 형성되거나, 상기 회로 패턴의 배선부에는 0.1㎛ 이하로 얇게 형성하고, 상기 패드부에는 0.1㎛ 이상, 0.2㎛ 이상, 0.3㎛이상, 0.4㎛ 이상, 0.5㎛이상 또는 10㎛ 이하로 두껍게 2층으로 형성될 수 있다. 자세하게 상기 회로 패턴의 배선부에는 얇게 형성하여 상기 연성회로 기판이 밴딩될 때 상기 도금층으로 인한 크랙을 방지하고, 상기 패드부에는 두껍게 형성하여 상기 칩(C)와의 접촉을 용이하게 할 수 있다.
상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220) 및 상기 제 3 회로 패턴(230)은 2㎛ 내지 25㎛의 두께로 배치될 수 있다. 예를 들어, 상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220) 및 상기 제 3 회로 패턴(230)은 5㎛ 내지 20㎛의 두께로 배치될 수 있다. 예를 들어, 상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220) 및 상기 제 3 회로 패턴(230)은 7㎛ 내지 15㎛의 두께로 배치될 수 있다.
상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220) 및 상기 제 3 회로 패턴(230)은 제조 공정 중 회로 패턴들의 이격을 위해 진행되는 플레쉬에칭(Flash etching)에 의해 제 1 금속층을 에칭하는 공정이 진행되므로, 최종적으로 제조되는 상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220) 및 상기 제 3 회로 패턴(230)은 상기 제 1 금속층, 상기 제 2 금속층 및 상기 도금층의 두께의 합보다 작을 수 있다.
상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220) 및 상기 제 3 회로 패턴(230)의 두께가 2㎛ 미만인 경우에는 상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220) 및 상기 제 3 회로 패턴(230)의 저항이 증가할 수 있다. 상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220) 및 상기 제 3 회로 패턴(230)의 두께가 25㎛를 초과하는 경우에는 미세패턴을 구현하기 어려울 수 있다.
한편, 상기 기재(100)와 상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220) 및 상기 제 3 회로 패턴(230) 사이에는 버퍼층이 더 배치될 수 있다. 상기 버퍼층은 이종물질인 상기 기재(100)와 상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220) 및 상기 제 3 회로 패턴(230)의 밀착력을 향상시킬 수 있다.
상기 버퍼층은 다층으로 형성될 수 있다. 자세하게, 상기 기판(100) 상에는 제 1 버퍼층 및 상기 제 1 버퍼층 상의 제 2 버퍼층이 배치될 수 있다. 이에 따라, 상기 제 1 버퍼층은 상기 기재(100)와 접촉하고, 상기 제 2 버퍼층은 상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220) 및 상기 제 3 회로 패턴(230)과 접촉하며 배치될 수 있다.
상기 제 1 버퍼층은 상기 기재(100)와 밀착력이 좋은 물질을 포함할 수 있다. 예를 들어, 상기 제 1 버퍼층은 니켈(Ni)을 포함할 수 있다. 또한, 상기 제 2 버퍼층은 상기 회로패턴(200)과 밀착력이 좋은 물질을 포함할 수 있다. 예를 들어, 상기 제 2 버퍼층은 크롬(Cr)을 포함할 수 있다.
상기 제 1 버퍼층 및 상기 제 2 버퍼층을 포함하는 상기 버퍼층은 나노미터 단위의 박막두께를 가질 수 있다. 예를 들어, 상기 버퍼층은 20㎚ 이하의 두께를 가질 수 있다.
상기 버퍼층에 의해 이종 물질인 기재(100)와 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)의 밀착력을 향상시킬 수 있으므로, 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)의 탈막을 방지할 수 있다.
한편, 상기 보호층(300)은 상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220) 및 상기 제 3 회로 패턴(230)의 배선부 상에 배치될 수 있다. 자세하게, 상기 보호층(300)은 상기 제 1 배선부(211), 상기 제 2 배선부(221) 및 상기 제 3 배선부(231)을 감싸면서 배치될 수 있다. 즉, 상기 보호층(300)은 상기 제 1-1 패드부, 제 1-2 패드부, 제 2-1 패드부, 제 2-2 패드부 및 제 3 패드부를 제외한 상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220) 및 상기 제 3 회로 패턴(230) 상에 배치될 수 있다.
상기 보호층(300)은 솔더페이스트를 포함할 수 있다. 예를 들어, 상기 보호층(400)은 열경화성수지, 열가소성수지, 충전제, 경화제 또는 경화촉진제를 포함하는 솔더페이스트를 포함할 수 있다.
도 4는 도 1의 A 영역의 확대도를 도시한 도면이다. 즉, 도 4는 연성 인쇄회로기판의 칩 실장 영역의 확대도를 도시한 도면이다.
도 4를 참조하면, 상기 제 3 회로 패턴(230)은 상기 칩 실장 영역(CA)에 배치될 수 있다. 상기 제 3 회로 패턴(230)은 복수의 방향으로 연장하며 배치될 수 있다. 자세하게, 상기 제 3 회로 패턴(230)은 상기 칩 실장 영역(CA)의 길이 방향과 대응되는 방향 및 폭 방향과 대응되는 방향으로 연장하며 배치될 수 있다.
도 4에서는 상기 칩 실장 영역(CA)에 하나의 제 3 회로 패턴(230)이 배치되는 것을 도시하였으나, 이는 하나의 실시예일 뿐, 상기 칩 실장 영역(CA)에는 일 방향 또는 복수의 방향으로 연장하고 서로 이격하는 복수의 제 3 회로 패턴(230)이 배치될 수 있다.
예를 들어, 상기 칩 실장 영역(CA)에는 서로 이격하여 배치되는 복수의 제 3 회로 패턴(230)이 배치될 수 있다. 이에 따라, 상기 칩 실장 영역(CA)에 배치되는 칩의 층 구조의 수를 감소하여 칩 제조 공정을 감소할 수 있다.
상기 제 3 회로 패턴(230)은 제 3 배선부(231, 232) 및 상기 배선부(231, 232)와 연결되는 복수의 제 3 패드부를 포함할 수 있다. 상기 제 3 배선부는 전자신호의 이동 통로 영역일 수 있고, 상기 제 3 패드부는 상기 칩과 연결되는 영역일 수 있다. 상기 제 3 패드부는 상기 제 3 배선부와 일체로 형성될 수 잇다,
상기 제 3 회로 패턴(230)은 복수의 제 3 배선부를 포함할 수 있다. 자세하게, 상기 제 3 회로 패턴(230)은 서로 다른 방향으로 연장하는 복수의 제 3 배선부를 포함할 수 있다. 예를 들어, 상기 제 3 회로 패턴(230)은 서로 다른 방향으로 연장하는 제 3-1 배선부(231) 및 제 3-2 배선부(232)를 포함할 수 있다.
예를 들어, 상기 제 3-2 배선부(232)는 상기 제 1 방향(D1) 및 상기 제 2 방향(D2)과 동일하거나 유사한 방향으로 연장하며 배치될 수 있다. 또한, 상기 제 3-1 배선부(231)는 상기 제 1 방향(D1) 및 상기 제 2 방향(D2)과 다른 제 3 방향(D3) 및 제 4 방향(D4) 방향으로 연장하며 배치될 수 있다. 예를 들어, 상기 제 3-1 배선부(231)는 상기 제 1 방향(D1) 및 상기 제 2 방향(D2)과 수직하는 제 3 방향(D3) 및 제 4 방향(D4) 방향으로 연장하며 배치될 수 있다
이를 통해 칩 실장 영역(CA)에 배치 되는 칩의 다층 구조 중 하나의 층이 하는 역할을 상기 제 3 회로 패턴이 수행 할 수 있고, 상기 제 3 회로 패턴과 연결되는 칩의 단자를 상기 제 1 회로 패턴 및 상기 제 2 회로 패턴과 연결되는 칩의 단자와는 다른 방향인 상기 제 3 방향 및/또는 제 4 방향으로 형성할 수 있어, 더 많은 칩의 기능을 제한된 공간의 연성 회로 기판 상에 구현 할 수 있고, 상기 제 3 회로 패턴을 통한 신호 전달 특성 확인을 위한 테스트 영역 역시 상기 제 1 회로 패턴 및 상기 제 2 회로 패턴의 테스트 영역이외의 영역에서 효율적으로 진행할 수 있다.
상기 제 3-2 배선부(232)는 상기 제 2 회로 패턴(220)과 일체로 형성될 수 있다. 자세하게, 상기 3-2 배선부(232)는 상기 제 2 회로 패턴(220)의 제 2 배선부(221) 또는 제 2-1 패드부(222)와 일체로 형성될 수 있다.
상기 제 3-1 배선부(231) 및 상기 제 3-2 배선부(232)는 서로 연결될 수 있다. 자세하게, 상기 제 3-1 배선부(231) 및 상기 제 3-2 배선부(232)는 일체로 형성될 수 있다.
또한, 상기 제 3 회로 패턴(230)은 복수의 제 3 패드부들을 포함할 수 있다. 예를 들어, 상기 제 3 회로 패턴(230)은 2개의 제 3 패드부를 포함할 수 있다. 자세하게, 상기 제 3 회로 패턴(230)은 제 3-1 패드부(234) 및 제 3-2 패드부(235)를 포함할 수 있다. 자세하게, 상기 제 3 회로 패턴(230)은 복수개로 형성될 수 있고, 각각의 상기 제 3 회로 패턴(230)은 2개 또는 2개 이상의 제 3 패드부를 포함할 수 있다.
상기 제 3-1 패드부(234) 및 상기 제 3-2 패드부(235)는 상기 제 3-1 배선부(231)와 연결될 수 있다. 즉, 상기 제 3-1 배선부(231)는 상기 제 3-1 패드부(234) 및 상기 제 3-2 패드부(235) 사이에 배치되고, 상기 제 3-1 패드부(234) 및 상기 제 3-2 패드부(235)와 연결될 수 있다. 상기 제 3-1 패드부(234) 및 상기 제 3-2 패드부(235)는 상기 제 3 방향(D3) 또는 상기 제 4 방향(D4)으로 서로 마주보며 배치될 수 있다.
이를 통해 상기 제 3 회로 패턴(230)과 연결되는 칩의 단자를 상기 제 1 회로 패턴 및 상기 제 2 회로 패턴과 연결되는 칩의 단자와는 다른 방향인 상기 제 3 방향 및/또는 상기 제 4 방향으로 형성할 수 있어, 더 많은 칩의 기능을 제한된 공간의 연성 회로 기판 상에 구현 할 수 있다.
또는, 상기 제 3 회로 패턴(230)은 제 3-3 패드부(236)를 더 포함할 수 있다. 자세하게, 상기 제 3 회로 패턴(230)은 상기 제 3-2 배선부(232)와 연결되는 제 3-3 패드부(236)를 더 포함할 수 있다.
또는, 상기 제 3 회로 패턴(230)은 제 3-4 패드부(237)를 더 포함할 수 있다. 자세하게, 상기 제 3 회로 패턴(230)은 상기 제 3-1 배선부(231) 및 상기 제 3-2 배선부(232)의 교차 영역에 배치되는 제 3-4 패드부(237)를 더 포함할 수 있다.
또는, 상기 제 3 회로 패턴(230)은 제 3-5 패드부(238)를 더 포함할 수 있다. 자세하게, 상기 제 3 회로 패턴(230)은 상기 제 3-1 패드부(234)와 상기 제 3-4 패드부(237) 사이의 제 3-5 패드부(238)를 더 포함할 수 있다.
또는, 상기 제 3 회로 패턴(230)은 제 3-6 패드부(239)를 더 포함할 수 있다. 자세하게, 상기 제 3 회로 패턴(230)은 상기 제 3-2 패드부(235)와 상기 제 3-4 패드부(237) 사이의 제 3-6 패드부(239)를 더 포함할 수 있다.
또는, 도면에는 도시되지 않았지만, 상기 제 3 회로 패턴(230)은 7개 이상의 패드부를 포함할 수 있다. 자세하게, 상기 제 3 회로 패턴(230)은 상기 제 3-1 패드부(234)와 상기 제 3-4 패드부(237) 사이 또는 상기 제 3-2 패드부(235)와 상기 제 3-4 패드부(237) 사이에 추가적인 패드부를 더 포함할 수 있다.
상기 제 3-1 패드부(234), 상기 제 3-2 패드부(235), 상기 제 3-3 패드부(236), 상기 제 3-4 패드부(237), 상기 제 3-5 패드부(238) 및 상기 제 3-6 패드부(239)는 상기 칩 실장 영역(CA)에 배치되는 칩(C)과 연결될 수 있다. 자세하게, 상기 제 3-1 패드부(234), 상기 제 3-2 패드부(235), 상기 제 3-3 패드부(236), 상기 제 3-4 패드부(237), 상기 제 3-5 패드부(238) 및 상기 제 3-6 패드부(239)는 상기 칩 실장 영역(CA)에 배치되는 칩(C)의 단자와 연결되고, 이에 의해 상기 제 3 회로 패턴(230)은 상기 칩(C)과 전기적으로 연결될 수 있다.
상기 제 3-1 배선부(231)는 제 1-1 영역(1-1A) 및 제 1-2 영역(1-2A)을 포함할 수 있다. 자세하게, 상기 제 3-1 배선부(231)는 상기 제 3-1 패드부(234)에 인접한 제 1-1 영역(1-1A) 및 상기 제 3-1 패드부(234)와 상기 제 3-2 패드부(235) 사이의 제 1-2 영역(1-2A)을 포함할 수 있다.
상기 제 1-1 영역(1-1A)과 상기 제 1-2 영역(1-2A)의 폭은 상이할 수 있다. 자세하게, 상기 제 1-1 영역(1-1A)의 폭은 상기 제 1-2 영역(1-2A)의 폭보다 작을 수 있다. 즉, 상기 제 3 패드부가 배치되지 않는 상기 제 3 패드부 사이의 제 1-2 영역(1-2A)의 폭은 상기 제 3 패드부가 배치되는 제 1-1 영역(1-1A)의 폭보다 클 수 있다.
즉, 상기 제 3 패드부 사이의 제 3-1 배선부의 폭은 상기 제 3 패드부 영역의 제 3-1 배선부의 폭보다 클 수 있다.
또한, 상기 제 3-2 배선부(232)는 제 1-3 영역(1-3A) 및 제 1-4 영역(1-4A)을 포함할 수 있다. 자세하게, 상기 제 3-2 배선부(232)는 상기 제 3-3 패드부(236)에 인접한 제 1-3 영역(1-3A) 및 상기 제 3-3 패드부(236)와 상기 제 3-4 패드부(237) 사이의 제 1-4 영역(1-4A)을 포함할 수 있다.
상기 제 1-3 영역(1-3A)과 상기 제 1-4 영역(1-4A)의 폭은 상이할 수 있다. 자세하게, 상기 제 1-3 영역(1-3A)의 폭은 상기 제 1-4 영역(1-4A)의 폭보다 작을 수 있다. 즉, 상기 제 3 패드부가 배치되지 않는 상기 제 3 패드부 사이의 제 1-4 영역(1-4A)의 폭은 상기 제 3 패드부가 배치되는 제 1-3 영역(1-3A)의 폭보다 클 수 있다.
즉, 상기 제 3 패드부 사이의 제 3-2 배선부의 폭은 상기 제 3 패드부 영역의 제 3-2 배선부의 폭보다 클 수 있다.
상기 칩과 연결되는 상기 제 3 패드부의 폭을 줄임으로 인해 단위 면적당 더 많은 패드부를 형성할 수 있고, 필요에 따라서 제 4 회로 패턴을 상기 칩 실장 영역의 제 3 방향 및/또는 상기 제 4 방향에 추가로 더 형성할 수 있다. 또한, 상기 칩과 연결되는 상기 제 1 패드부 및 상기 제 2 패드부와 동일 또는 유사한 폭으로 상기 제 3 패드부를 형성할 수 있어, 상기 칩을 제작할 때 디자인 효율성을 가져올 수 있다. 또한. 상기 제 3 배선부의 폭을 더 크게 함으로 인해 상기 제 3 패드부의 길이에 대비하여 상대적으로 길이가 긴 상기 제 3 배선부에서 발생할 수 있는 크랙을 방지할 수 있다.
도 5를 참조하면, 상기 제 3 회로 패턴(230) 상에는 상기 제 3-1 패드부(234)를 포함하는 복수의 제 3 패드부를 포함하고, 상기 제 3 회로 패턴(230)은 상기 제 3 패드부를 통해 상기 칩(C)과 연결될 수 잇다.
이때, 상기 제 3 회로 패턴(230)과 상기 칩 실장 영역(CA)의 칩(C)을 본딩하는 공정에서 고온의 열이 발생하고, 상기 고온의 열에 의해 상기 제 3 회로 패턴(230)에 인장 응력이 발생될 수 있다. 이에 따라, 상기 제 3 회로 패턴(230)과 상기 칩(C)을 본딩하는 공정 중에 상기 제 3 회로 패턴(230)의 적어도 일 영역에 크랙 또는 단선이 발생할 수 있다.
이를 해결하기 위해, 상기 제 3 회로 패턴(230)은 절곡부를 포함할 수 있다. 자세하게, 상기 제 3 회로 패턴(230)의 상기 제 3-1 배선부(231) 및 상기 제 3-2 배선부(232)는 적어도 하나의 절곡부를 포함할 수 있다.
자세하게, 상기 제 3-1 배선부(231)는 상기 제 3 방향 또는 상기 제 3 방향으로 연장하면서 상기 제 3 방향 또는 상기 제 4 방향과 다른 방향으로 절곡하는 적어도 하나의 제 1 절곡부(CA1)를 포함할 수 있다. 또한, 상기 제 3-2 배선부(231-2)는 상기 제 1 방향 또는 제 2 방향으로 연장하면서, 상기 제 1 방향 또는 상기 제 2 방향과 다른 방향으로 절곡하는 적어도 하나의 제 2 절곡부(CA2)를 포함할 수 있다.
상기 제 1 절곡부(CA1) 및 상기 제 2 절곡부(CA2)는 상기 제 3 회로 패턴(230)의 신뢰성을 향상시킬 수 있다.
즉, 상기 제 3 회로 패턴(230)에 제 1 절곡부 및 제 2 절곡부를 배치하여, 상기 제 3 회로 패턴(230)과 상기 칩(C)을 본딩하는 공정 중에 발생하는 인장응력에 의해 상기 제 3 회로 패턴(230)의 크랙 또는 단선을 최소화할 수 있다.
도 6 내지 도 9는 상기 제 3 회로 패턴의 다양한 형상 및 배치의 일예를 설명하기 위한 도면들이다.
도 6 및 도 7을 참조하면, 상기 제 3 회로 패턴(230)은 절곡부(CA)를 포함하며 연장될 수 있다. 자세하게, 상기 제 3 회로 패턴(230)은 상기 제 3 회로 패턴(230)의 길이 방향과 다른 방향으로 절곡하는 복수의 절곡부(CA)를 포함할 수 있다.
도 6과 같이 상기 제 3 회로 패턴(230)은 상기 절곡부(CA)에 의해 일 방향으로 오목한 오목부 패턴(P1)을 포함하며 연장될 수 있다. 이에 따라, 상기 제 3 회로 패턴(230)에 인장 응력이 발생하였을 때, 상기 오목부 패턴에 의해 상기 제 3 회로 패턴(230)의 일 영역에서 크랙이 발생하는 것을 최소화할 수 있다.
또는, 도 7과 같이 상기 제 3 회로 패턴(230)은 상기 절곡부(CA)에 의해 일 방향으로 오목한 오목부 패턴(P1) 및 타 방향으로 볼록한 볼록부 패턴(P2)을 포함하며 연장될 수 있다. 이에 따라, 상기 제 3 회로 패턴(230)에 인장 응력이 발생하였을 때, 상기 오목부 패턴 및 볼록부 패턴에 의해 상기 제 3 회로 패턴(230)의 일 영역에서 크랙이 발생하는 것을 최소화할 수 있다.
또한, 상기 제 3 회로 패턴(230)은 절곡부(CA)에 의해 오목부 패턴 및 볼록부 패턴이 모두 형성되어 연장되므로, 인장 응력이 상기 제 3 회로 패턴의 길이 방향과 다른 방향으로 발생하는 경우에도 상기 제 3 회로 패턴(230)의 일 영역에서 크랙이 발생하는 것을 최소화할 수 있다.
도 8 및 도 9를 참조하면, 상기 제 3 회로 패턴(230)은 복수 개로 배치되고, 상기 복수의 제 3 회로 패턴(230)은 각각 절곡부(CA)를 포함하며 연장될 수 있다. 자세하게, 복수의 제 3 회로 패턴(230)은 상기 제 3 회로 패턴(230)의 길이 방향과 다른 방향으로 절곡하는 복수의 절곡부(CA)를 포함할 수 있다.
도 8과 같이 상기 복수의 제 3 회로 패턴(230)은 상기 절곡부(CA)에 의해 일 방향으로 오목한 오목부 패턴을 포함하며 연장될 수 있다. 또한, 상기 복수의 제 3 회로 패턴(230)은 상기 오목부 패턴(P1)들이 서로 중첩되도록 배치될 수 있다.
이에 따라, 상기 제 3 회로 패턴(230)에 인장 응력이 발생하였을 때, 상기 오목부 패턴에 의해 상기 제 3 회로 패턴(230)의 일 영역에서 크랙이 발생하는 것을 최소화할 수 있다.
또는, 도 9와 같이 상기 복수의 제 3 회로 패턴(230)은 상기 오목부 패턴(P1)들이 서로 중첩되도록 배치될 수 있다. 이에 따라, 상기 제 3 회로 패턴(230)에 인장 응력이 발생하였을 때, 상기 오목부 패턴 및 볼록부 패턴에 의해 상기 제 3 회로 패턴(230)의 일 영역에서 크랙이 발생하는 것을 최소화할 수 있다.
한편, 앞서 설명한 복수의 패드부 일레로, 상기 제 3-1 패드부(234), 상기 제 3-2 패드부(235), 상기 제 3-3 패드부(236), 상기 제 3-4 패드부(237), 상기 제 3-5 패드부(238) 및 상기 제 3-6 패드부(239) 중 적어도 하나의 제 3 패드부는 상기 제 3 회로 패턴(230)에서 절곡부에 배치될 수 있다.
이에 따라, 상기 제 3 회로 패턴(230)에서 발생하는 인장 응력을 제 3 회로 패턴에서 절곡부 영역과 비절곡부 영역에 균등하게 배치하여 상기 제 3 회로 패턴(230)의 일 영역에 응력이 집중되는 것을 방지할 수 있다.
한편, 상기 제 3 회로 패턴(230)은 연장 배선부를 더 포함할 수 있다. 상기 연장 배선부는 상기 제 3 패드부들 중 적어도 하나의 패드부와 연결될 수 있다.
상기 연장 배선부는 제 1 연장 배선부(233a) 및 제 2 연장 배선부(233b)를 포함할 수 있다. 자세하게, 상기 연장 배선부(233)는 상기 제 3-1 패드부(234)와 연결되어 연장하는 제 1 연장 배선부(233a) 및 상기 제 3-2 패드부(235)와 연결되어 연장하는 제 2 연장 배선부(233b)를 포함할 수 있다.
예를 들어, 상기 제 1 연장 배선부(233a)는 상기 제 3-1 패드부(234)와 일체로 형성되고, 상기 제 2 연장 배선부(233b)는 상기 제 3-2 패드부(235)와 일체로 형성될 수 있다.상기 제 1 연장 배선부(233a)의 일측은 상기 제 3-1 패드부(234)와 연결되고, 상기 제 1 연장 배선부(233a)의 타측은 단락될 수 있다. 즉, 상기 제 1 연장 배선부(233a)의 타측은 상기 칩 실장 영역(CA)의 외부 방향으로 연장하면서 다른 배선부 또는 패드부와 연결되지 않을 수 있다.
이에 따라, 상기 제 1 연장 배선부(233a)의 타측은 상기 보호층(300)에 의해 감싸지며 배치될 수 있다.
상기 제 1 연장 배선부가 상기 보호층 외부로 노출되지 않게 함으로서 상기 칩을 실장하는 공정 중에 발생하는 상기 제 1 연장 배선부로 크랙 발생 등으로 인한 불량을 사전에 방지할 수 있다.
또한, 상기 제 2 연장 배선부(233b)의 일측은 상기 제 3-2 패드부(235)와 연결되고, 상기 제 2 연장 배선부(233b)의 타측은 단락될 수 있다. 즉, 상기 제 2 연장 배선부(233b)의 타측은 상기 칩 실장 영역(CA)의 외부 방향으로 연장하면서 다른 배선부 또는 패드부와 연결되지 않을 수 있다.
이에 따라, 상기 제 2 연장 배선부(233b)의 타측은 상기 보호층(300)에 의해 감싸지며 배치될 수 있다.
상기 제 1 연장 배선부(233a) 및 상기 제 2 연장 배선부(233b)는 상기 제 3 회로 패턴(230)의 테스트 단자 역할을 할 수 있다. 자세하게, 상기 제 1 연장 배선부(233a) 및 상기 제 2 연장 배선부(233b)는 상기 칩 실장 영역(CA)에 상기 칩(C)을 배치하기 전에, 상기 제 3 회로 패턴(230)을 통한 신호 전달 특성을 확인할 수 있는 테스트 단자의 역할을 할 수 있다.
한편, 도 10 및 도 11을 참조하면, 실시예에 따른 연성 인쇄회로기판은 제 4 회로 패턴(240)을 더 포함할 수 있다.
상기 제 4 회로 패턴(240)은 제 4 배선부 및 제 4 패드부를 포함할 수 있다. 자세하게, 상기 제 4 회로 패턴(240)은 상기 칩 실장 영역(CA) 내부에 배치되는 상기 제 4 패드부 및 상기 제 4 패드부 외측으로 연장되어 상기 칩 실장 영역(CA)의 외부에 배치되는 상기 제 4 배선부를 포함할 수 있다.
상기 제 4 배선부는 제 4-1 배선부(241a) 및 제 4-2 배선부(242a)를 포함할 수 있다. 또한, 상기 제 4 패드부는 상기 제 4-1 배선부(241a)와 연결되는 제 4-1 패드부(241b) 및 상기 제 4-2 배선부(242a)와 연결되는 제 4-2 패드부(242b)를 포함할 수 있다.
상기 제 4-1 배선부(241a)의 일측은 상기 제 4-1 패드부(241b)와 연결되고, 상기 제 4-1 배선부(241a)의 타측은 단락될 수 있다. 즉, 상기 제 4-1 배선부(241a)의 타측은 상기 칩 실장 영역(CA)의 외부 방향으로 연장하면서 다른 배선부 또는 패드부와 연결되지 않을 수 있다.
이에 따라, 상기 제 4-1 배선부(241a)의 타측은 상기 보호층(300)에 의해 감싸지며 배치될 수 있다.
또한, 상기 제 4-2 배선부(242a)의 일측은 상기 제 4-2 패드부(242b)와 연결되고, 상기 제 4-2 배선부(242a)의 타측은 단락될 수 있다. 즉, 상기 제 4-2 배선부(242a)의 타측은 상기 칩 실장 영역(CA)의 외부 방향으로 연장하면서 다른 배선부 또는 패드부와 연결되지 않을 수 있다.
이에 따라, 상기 제 4-2 배선부(242a)의 타측은 상기 보호층(300)에 의해 감싸지며 배치될 수 있다.
상기 제 4 회로 패턴(240)은 상기 제 4-1 패드부 및 제 4-2 패드부를 통해 상기 칩 실장 영역(CA)에 배치되는 상기 칩(C)과 전기적으로 연결될 수 있다.
상기 제 4 회로 패턴(240)은 서로 이격하는 복수의 제 4 회로 패턴을 포함할 수 있다. 예를 들어, 상기 제 4 회로 패턴(240)은 상기 칩 실장 영역(CA)의 칩과 연결되고, 서로 이격하는 복수의 제 4 회로 패턴들을 포함할 수 있다.
이에 따라, 상기 제 4 회로 패턴(240)은 상기 칩(C)과 연결되어 상기 칩(C)의 구동 중 발생하는 열을 방출하는 역할을 할 수 있다. 즉, 상기 제 4 회로 패턴(240)은 상기 칩과 연결되는 방열 회로 패턴일 수 있다.
이에 따라, 실시예에 따른 연성 인쇄회로기판은 상기 제 4 회로 패턴(240)을 통해 열을 효과적으로 방출할 수 있어 연성 인쇄회로기판의 신뢰성을 향상시킬 수 있다.
실시예에 따른 연성 인쇄회로기판은 제 3 회로 패턴을 포함할 수 있다. 자세하게, 실시예에 따른 연성 인쇄회로기판은 연성 인쇄회로기판의 칩 실장 영역에 배치되는 다층 구조의 칩들 중 하나의 칩의 역할을 구동할 수 있는 제 3 회로 패턴을 포함할 수 있다.
이에 따라, 다층 구조의 칩 제조공정을 간소화하 수 있다.
또한, 실시예에 따른 연성 인쇄회로기판의 제 3 회로 패턴은 절곡부를 포함할 수 있다.
이에 따라, 상기 제 3 회로 패턴과 칩을 본딩할 때 발생하는 인장 응력에 의해 상기 제 3 회로 패턴이 본딩 공정 중 단선되거나 크랙이 발생하는 것을 방지할 수 있다.
이에 의해, 실시예에 따른 연성 인쇄회로기판 및 이를 포함하는 COF 모듈의 신뢰성을 향상시킬 수 있다.
또한, 실시예에 따른 연성 인쇄회로기판은 방열 회로 패턴을 더 포함할 수 있다. 자세하게, 상기 칩과 연결되는 방열 회로 패턴을 더 배치하여, 상기 COF 모듈 구동시 발생하는 열을 효과적으로 방출할 수 있다.
도 12는 실시예에 따른 COF 모듈의 상면도를 도시한 도면이다.
도 12를 참조하면, 실시예에 따른 COF 모듈은 앞서 설명한 연성 인쇄회로기판을 포함하고, 상기 연성 인쇄회로기판(1000)의 칩 실장 영역(CA)에 배치되는 칩(C)을 포함할 수 있다.
또한, 상기 연성 인쇄회로기판(1000)은 앞서 설명한 보호층(300)을 포함할 수 있다.
한편, 상기 COF 모듈은 상기 연성 인쇄회로기판(1000)의 제 2 영역(2A)은 절단한 후, 상기 칩(C)을 실장하여 제조될 수 있다. 자세하게, 도 1의 상기 제 1 영역(1A)과 상기 제 2 영역(2A)의 경계 라인(CL)을 절단한 후, 상기 제 1 회로 패턴, 제 2 회로 패턴 및 제 3 회로 패턴과 전기적으로 연결되는 구동칩을 연성 인쇄회로기판의 칩 실장 영역에 배치항 구동칩이 실장된 COF 모듈(2000)이 제조될 수 있다.
상기 COF 모듈은 디스플레이 패널과 기판의 사이에 위치하여 전기적인 신호를 연결할 수 있다.
즉, 상기 보호층(300)이 배치되지 않고 노출되는 상기 제 1 회로 패턴 및 상기 제 2 회로 패턴의 패드부는 상기 디스플레이 패널과 인쇄회로기판과 연결되고, 상기 칩 실장 영역의 제 3 회로 패턴은 상기 칩과 연결될 수 있다.
도 13을 참조하면, 실시예에 따른 연성 인쇄회로기판을 포함하는 COF 모듈(2000)의 일단은 상기 디스플레이 패널(3000)과 연결되고, 상기 일단과 반대되는 타단은 상기 기판(4000)과 연결될 수 있다.
예를 들어, 실시예에 따른 연성인쇄회로기판을 포함하는 COF 모듈(2000)의 일단은 상기 디스플레이 패널(3000)과 접촉함에 따라 전기적으로 연결되고, 상기 일단과 반대되는 타단은 상기 인쇄회로기판(4000)과 접촉함에 따라 전기적으로 연결될 수 있다. 여기에서, 접촉은 직접적인 접촉을 의미할 수 있다. 또는, 이방성전도성필름(Anisotropic conductive film, ACF)을 사이에 두고 접촉되는 것을 의미할 수 있다.
일례로, 상기 COF 모듈(2000)과 상기 인쇄회로기판(4000)의 사이에는 상기 이방성 전도성필름이 배치될 수 있다. 상기 COF 모듈(2000)과 상기 인쇄회로기판(4000)은 상기 이방성 전도성필름에 의하여 접착이 되는 동시에 전기적으로 연결될 수 있다. 상기 이방성 전도성필름은 도전성 입자가 분산된 수지일 수 있다. 따라서, 상기 인쇄회로기판(4000)에 의하여 연결되는 전기적인 신호는 상기 이방성 전도성필름에 포함된 상기 도전성 입자를 통하여 상기 COF 모듈(2000)에 전달될 수 있다.
상기 COF 모듈(1000)은 플렉서블 기판을 포함하기 때문에, 상기 디스플레이 패널(3000)과 상기 인쇄회로기판(4000)의 사이에서 리지드(rigid)한 형태 또는 구부러진(bneding) 형태를 가질 수 있다.
상기 COF 모듈(2000)은 서로 대향되며 배치되는 상기 디스플레이 패널(3000)과 상기 인쇄회로기판(4000) 사이를 구부러진 형태로 연결할 수 있으므로, 전자 디바이스의 두께를 감소시킬 수 있고, 설계의 자유도를 향상시킬 수 있다. 또한, 상기 플렉서블 기판을 포함하는 COF 모듈(2000)은 구부러진 형태에서도 배선이 끊어지지 않을 수 있으므로, 상기 COF 모듈을 포함하는 전자 디바이스의 신뢰성을 향상시킬 수 있다.
상기 COF 모듈은 플렉서블하기 때문에, 다양한 전자디바이스에 사용될 수 있다.
예를 들어, 도 14를 참조하면, 상기 COF 모듈은 휘어지는 플렉서블(flexible) 터치 윈도우에 포함될 수 있다. 따라서, 이를 포함하는 터치 디바이스 장치는 플렉서블 터치 디바이스 장치일 수 있다. 따라서, 사용자가 손으로 휘거나 구부릴 수 있다. 이러한 플렉서블 터치 윈도우는 웨어러블 터치 등에 적용될 수 있다.
도 15를 참조하면, 상기 COF 모듈은 곡면 디스플레이를 포함하는 다양한 웨어러블 터치 디바이스에 포함될 수 있다. 따라서, 상기 COF 모듈을 포함하는 전자창치는 슬림화 또는 경량화될 수 있다.
도 16을 참조하면, 상기 COF 모듈은 TV, 모니터, 노트북과 같은 디스플레이 부분을 가지는 다양한 전자디바이스에 사용될 수 있다. 이때, 상기 COF 모듈은 곡선 형상의 디스플레이 부분을 가지는 전자장치에도 사용될 수 있다.
그러나, 실시예가 이에 한정되는 것은 아니고, 이러한 COF 연성인쇄회로기판 및 이를 가공한 COF 모듈은 다양한 전자디바이스에 사용될 수 있음은 물론이다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (21)

  1. 기재; 및
    상기 기재 상에 배치되는 회로 패턴을 포함하고,
    상기 기재는 칩 실장 영역을 포함하고,
    상기 회로 패턴은 배선부 및 패드부를 포함하고,
    상기 회로 패턴은,
    상기 칩 실장 영역 내부에 배치되는 제 1-1 패드부; 상기 칩 실장 영역 외부에 배치되는 제 1-2 패드부; 및 상기 제 1-1 패드부 및 상기 제 1-2 패드부를 연결하는 제 1 배선부를 포함하고, 상기 칩 실장 영역을 기준으로 제 1 방향으로 연장하는 제 1 회로 패턴;
    상기 칩 실장 영역 내부에 배치되는 제 2-1 패드부; 상기 칩 실장 영역 외부에 배치되는 제 2-2 패드부; 및 상기 제 2-1 패드부 및 상기 제 2-2 패드부를 연결하는 제 2 배선부를 포함하고, 상기 제 2 방향으로 연장하는 제 2 회로 패턴; 및
    상기 칩 실장 영역 내부에 배치되는 복수의 제 3 패드부를 포함하고, 상기 제 3 패드부를 연결하는 제 3 배선부 및 상기 제 3 패드부 외측으로 연장되는 연장 배선부를 포함하는 제 3 회로 패턴을 포함하고,
    상기 제 1 배선부 및 상기 제 2 배선부 상에는 보호층이 배치되는 연성 인쇄회로기판.
  2. 제 1항에 있어서,
    상기 제 1 회로패턴은 상기 제 1-1 패드부를 통해 상기 칩 실장 영역에 배치되는 칩과 연결되고, 상기 제 1-2 패드부를 통해 인쇄회로기판과 연결되고,
    상기 제 2 회로패턴은 상기 제 2-1 패드부를 통해 상기 칩과 연결되고, 상기 제 2-2 패드부를 통해 디스플레이 패널과 연결되고,
    상기 제 3 회로 패턴은 복수의 제 3 패드부를 통해 상기 칩과 연결되는 연성 인쇄회로기판.
  3. 제 1항에 있어서,
    상기 칩 실장 영역에는 복수의 제 3 회로패턴이 배치되는 연성 인쇄회로기판.
  4. 제 1항에 있어서,
    상기 제 3 배선부는 서로 다른 방향으로 연장하는 제 3-1 배선부 및 제 3-2 배선부를 포함하고,
    상기 제 3-1 배선부 및 상기 제 3-2 배선부는 서로 연결되는 연성 인쇄회로기판.
  5. 제 4항에 있어서,
    상기 제 3-2 배선부는 상기 제 1 방향 또는 상기 제 2 방향으로 연장되고,
    상기 3-1 배선부는 상기 제 1 방향 또는 상기 제 2 방향과 수직하는 제 3 방향 및 제 4 방향으로 연장하는 연성 인쇄회로기판.
  6. 제 4항에 있어서,
    상기 제 3 패드부는 상기 제 3-1 배선부와 연결되는 제 3-1 패드부 및 제 3-2 패드부를 포함하는 연성 인쇄회로기판.
  7. 제 6항에 있어서,
    상기 연장 배선부는 상기 제 3-1 패드부에서 연장하는 제 1 연장 배선부; 및 상기 제 3-2 패드부에서 연장하는 제 2 연장 배선부를 포함하는 연성 인쇄회로기판.
  8. 제 7항에 있어서,
    상기 제 1 연장 배선부의 일측은 상기 제 3-1 패드부와 연결되고, 상기 제 1 연장 배선부의 타측은 상기 상기 보호층에 의해 감싸지는 연성 인쇄회로기판.
  9. 제 6항에 있어서,
    상기 제 3 패드부는 상기 제 3-2 배선부와 연결되는 제 3-3 패드부를 더 포함하는 연성 인쇄회로기판.
  10. 제 9항에 있어서,
    상기 제 3 패드부는 상기 제 3-1 배선부와 상기 제 3-2 배선부의 교차 영역에 배치되는 제 3-4 패드부를 더 포함하는 연성 인쇄회로기판.
  11. 제 10항에 있어서,
    상기 제 3 패드부는, 상기 제 3-1 패드부와 상기 제 3-4 패드부 사이의 제 3-5 패드부; 및 상기 제 3-2 패드부와 상기 제 3-4 패드부 사이의 제 3-6 패드부 중 적어도 하나의 패드부를 더 포함하는 연성 인쇄회로기판.
  12. 제 11항에 있어서,
    상기 제 3 배선부는 절곡부를 포함하고,
    상기 제 3-1 패드부, 상기 제 3-2 패드부, 상기 제 3-3 패드부, 상기 제 3-4 패드부, 상기 제 3-5 패드부 및 상기 제 3-6 패드부 중 적어도 하나의 패드부는 상기 절곡부에 배치되는 연성 인쇄회로기판.
  13. 제 4항에 있어서,
    상기 제 3-2 배선부는 상기 제 2 배선부와 일체로 형성되는 연성 인쇄회로기판.
  14. 제 4힝에 있어서,
    상기 제 3-1 배선부는 상기 3-1 패드부에 인접한 제 1-1 영역 및 상기 제 3-1 패드부와 상기 제 3-2 패드부 사이의 제 1-2 영역을 포함하고,
    상기 제 1-2 영역의 폭은 상기 제 1-1 영역의 폭보다 큰 연성 인쇄회로기판.
  15. 제 1항에 있어서,
    상기 칩 실장 영역의 칩과 연결되고, 적어도 하나의 제 4 배선부를 포함하는 제 4 회로 패턴을 더 포함하는 연성 인쇄회로기판.
  16. 제 15항에 있어서,
    상기 제 4 회로 패턴은 상기 칩 실장 영역 내부에 배치되는 제 4 패드부를 포함하고,
    상기 제 4 배선부는 상기 제 4 패드부 외측으로 연장되는 연성 인쇄회로기판.
  17. 제 15항에 있어서,
    상기 제 4 배선부 상에는 상기 보호층이 배치되는 연성 인쇄회로기판.
  18. 제 16항에 있어서,
    상기 제 4 배선부 상에는 상기 보호층이 배치되고,
    상기 제 4 배선부의 일측은 상기 제 4 패드부와 연결되고, 상기 제 4 배선부의 타측은 상기 보호층에 의해 감싸지는 연성 인쇄회로기판.
  19. 제 1항에 있어서,
    상기 제 3 배선부는 절곡부를 포함하는 연성 인쇄회로기판.
  20. 제 1항 내지 제 19항 중 어느 한항에 따른 연성 인쇄회로기판; 및
    상기 칩 실장 영역에 배치되는 칩을 포함하는 COF 모듈.
  21. 제 20항에 따른 COF 모듈;
    상기 제 1 회로 패턴과 연결되는 인쇄회로기판; 및
    상기 제 2 회로 패턴과 연결되는 디스플레이 패널을 포함하는 전자 디바이스.
KR1020200140186A 2020-10-27 2020-10-27 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 KR20220055759A (ko)

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