KR20240001552A - 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 - Google Patents
연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 Download PDFInfo
- Publication number
- KR20240001552A KR20240001552A KR1020220078344A KR20220078344A KR20240001552A KR 20240001552 A KR20240001552 A KR 20240001552A KR 1020220078344 A KR1020220078344 A KR 1020220078344A KR 20220078344 A KR20220078344 A KR 20220078344A KR 20240001552 A KR20240001552 A KR 20240001552A
- Authority
- KR
- South Korea
- Prior art keywords
- area
- disposed
- circuit board
- printed circuit
- pattern
- Prior art date
Links
- 239000011241 protective layer Substances 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims description 26
- 230000002950 deficient Effects 0.000 claims description 14
- 238000007689 inspection Methods 0.000 claims description 9
- 239000000463 material Substances 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 98
- 229910052751 metal Inorganic materials 0.000 description 37
- 239000002184 metal Substances 0.000 description 37
- 238000004080 punching Methods 0.000 description 27
- 239000000126 substance Substances 0.000 description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 10
- 239000010949 copper Substances 0.000 description 10
- 238000005520 cutting process Methods 0.000 description 8
- 239000010408 film Substances 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 239000011651 chromium Substances 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000011112 polyethylene naphthalate Substances 0.000 description 1
- -1 polyethylene terephthalate Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229920005992 thermoplastic resin Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/133302—Rigid substrates, e.g. inorganic substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/147—Structural association of two or more printed circuits at least one of the printed circuits being bent or folded, e.g. by using a flexible printed circuit
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Nonlinear Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Inorganic Chemistry (AREA)
- Structure Of Printed Boards (AREA)
- Details Of Aerials (AREA)
- Burglar Alarm Systems (AREA)
Abstract
실시예에 따른 연성인쇄회로기판은, 기재; 상기 기재 상에 배치되는 회로 패턴; 상기 회로 패턴 상의 보호층; 및 상기 보호층의 일 영역 또는 상기 보호층 상에 배치되는 식별 패턴을 포함하고, 상기 회로 패턴은 제 1 영역 상에 배치되는 제 1 회로 패턴 및 제 2 영역 상에 배치되는 제 2 회로 패턴을 포함하고, 상기 제 1 영역 및 상기 제 2 영역 사이에는 칩 실장 영역을 포함하는 제 3 영역이 배치되고, 상기 식별 패턴은 상기 제 1 영역 및 상기 제 2 영역 중 적어도 하나의 영역 상에 배치된다.
Description
실시예는 연성 인쇄회로기판, COF 모듈 및 이를 포함하는 전자디바이스에 관한 것이다. 자세하게, 상기 연성 인쇄회로기판은 COF용 연성 인쇄회로기판일 수 있다.
최근 다양한 전자 제품이 얇고, 소형화, 경량화되고 있다. 이에 따라, 전자 제품의 좁은 영역에 고밀도로 반도체 칩을 실장하기 위한 다양한 연구가 진행되고 있다.
그 중에서도, COF(Chip On Film) 방식은 플렉서블 기판을 사용하기 때문에, 플렉서블 디스플레이에 적용될 수 있다. 즉, COF 방식은 다양한 웨어러블 전자기기에 적용될 수 있다는 점에서 각광받고 있다. 또한, COF 방식은 미세한 피치를 구현할 수 있기 때문에, 화소수의 증가에 따른 고해상도의 디스플레이를 구현하는데 사용될 수 있다.
COF(Chip On Film)는 반도체 칩을 얇은 필름 형태의 연성 인쇄회로기판에 장착하는 방식이다. 예를 들어, 반도체 칩은 직접회로(Integrated Circuit, IC) 칩 또는 대규모 직접회로(Large Scale Integrated circuit, LSI) 칩일 수 있다.
한편, 상기 칩은 회로 패턴을 통해 외부의 PCB 및 디스플레이 패널과 연결될 수 있다. 예를 들어, 상기 회로 패턴의 일단 및 타단에는 각각 패드부가 배치되고, 어느 하나의 패드부는 상기 칩의 단자와 전기적으로 연결되고, 다른 하나의 패드부는 상기 PCB 및 디스플레이 패널의 단자와 연결될 수 있다. 이에 따라, 상기 COF를 통해 칩, PCB 및 디스플레이 패널이 전기적으로 연결되고, 상기 회로 패턴을 통해 상기 디스플레이 패널로 신호가 전달될 수 있다.
앞서 설명하였듯이, 상기 COF는 연성 인쇄회로기판에 반도체 칩을 장착하여 형성될 수 있다. 상기 연성 인쇄회로기판 상에 반도체 칩을 장착하기 전에, 상기 연성 인쇄회로기판을 검사하는 공정이 진행될 수 있다. 즉, 상기 연성 인쇄회로기판이 정상적으로 신호를 전달하는지 여부를 확인하는 공정이 진행될 수 있다.
상기 검사 공정에 의해 연성 인쇄회로기판은 정상품 및 불량품으로 분리될 수 있다. 불량품은 불량이 있다는 것을 표시하기 위해, 연성 인쇄회로기판의 일 영역을 펀칭하고, 이에 의해, 불량이 있는 연성 인쇄회로기판에는 홀이 형성될 수 있다.
이어서, 하나의 어셈블리 공정에서 반도체 칩이 장착될 때, 펀칭부의 유무를 센싱하여, 정상품에는 칩이 장착되고, 불량품에는 칩이 장착되지 않을 수 있다.
이때, 상기 불량의 연성 인쇄회로기판에 펀칭 공정을 진행할 때, 회로패턴의 금속 물질이 비산되어, 다른 공정에 영향을 끼칠 수 있다. 따라서, 상기 연성 인쇄회로기판의 검사 공정에서 금속 물질 등의 이물질 발생을 감소하는 것이 요구된다.
상기 연성 인쇄회로기판과 관련된 특허로서, 한국등록특허 KR10-0618898(2006.09.01)이 개시되어 있다.
실시예는 이물질 발생을 감소할 수 있는 연성 인쇄회로기판을 제공하고자 한다.
실시예에 따른 연성인쇄회로기판은, 기재; 상기 기재 상에 배치되는 회로 패턴; 상기 회로 패턴 상의 보호층; 및 상기 보호층의 일 영역 또는 상기 보호층 상에 배치되는 식별 패턴을 포함하고, 상기 회로 패턴은 제 1 영역 상에 배치되는 제 1 회로 패턴 및 제 2 영역 상에 배치되는 제 2 회로 패턴을 포함하고, 상기 제 1 영역 및 상기 제 2 영역 사이에는 칩 실장 영역을 포함하는 제 3 영역이 배치되고, 상기 식별 패턴은 상기 제 1 영역 및 상기 제 2 영역 중 적어도 하나의 영역 상에 배치된다.
실시예에 따른 연성 인쇄회로기판은 식별 패턴을 포함할 수 있다.
상기 식별 패턴은 상기 보호층 상에 마스킹을 통해 인쇄될 수 있다. 이에 따라, 상기 식별 패턴에 의해 회로 패턴의 전도성에는 영향을 주지 않는다.
상기 연성 인쇄회로기판은 칩을 실장하기 전에 진행되는 구동 검사가 진행될 수 있다. 구동 검사에서 불량품으로 판정되는 경우, 상기 식별 패턴은 펀칭되어 패턴홀이 형성되고, 칩이 실장되지 않는다. 또한, 구동 검사에서 정상품으로 판정되는 경우, 상기 식별 패턴은 펀칭되지 않고, 칩이 실장된다.
실시예에 따른 연성 인쇄회로기판은 상기 패턴홀이 형성되는 영역을 지정하는 식별 패턴의 위치가 제어될 수 있다.
즉, 실시예에 따른 연성 인쇄회로기판은 상기 식별 패턴이 칩 실장 영역을 포함하는 제 3 영역과 이격하는 제 1 영역 및 제 2 영역 중 적어도 하나의 영역 상에 배치된다.
이에 따라, 상기 식별 패턴이 펀칭될 때, 패턴홀이 형성되는 주변부의 회로 패턴의 영향을 최소화할 수 있다. 즉, 제 1 영역 및 제 2 영역의 회로 패턴 상에는 보호층이 배치되므로, 상기 패턴홀이 형성되는 주변부의 회로 패턴은 상기 보호층에 의해 보호된다. 따라서, 상기 식별 패턴을 펀칭하는 과정에서 패턴홀이 형성되는 주변부의 회로 패턴에도 영향을 주어서 금속 물질의 이물질이 발생하는 것을 감소할 수 있다.
따라서, 펀칭 과정에서 발생하는 이물질이 다른 정상품의 연성 인쇄회로기판에 증착되어 연성 인쇄회로기판의 신뢰성이 감소되는 것을 방지할 수 있다.
또한, 실시예에 따른 연성 인쇄회로기판은 상기 식별 패턴이 상기 제 1 영역 및/또는 상기 제 2 영역에서 설정된 영역 상에 배치된다.
즉, 상기 식별 패턴은 상기 제 1 영역 및/또는 상기 제 2 영역에서 상기 제 1 영역 및/또는 상기 제 2 영역에 배치되는 배선부들의 간격이 큰 영역에 배치될 수 있다.
따라서, 상기 식별 패턴 내부에서 배선부들의 밀집도를 감소할 수 있다. 이에 따라, 상기 식별 패턴을 펀칭할 때, 펀칭하는 힘의 크기를 감소할 수 있고, 펀칭 불량을 방지할 수 있다.
도 1은 실시예에 따른 연성 인쇄회로기판의 상면도를 도시한 도면이다.
도 2 및 도 3은 도 1의 A-A' 영역을 절단한 단면도를 도시한 도면이다.
도 4는 도 1의 B-B' 영역을 절단한 단면도를 도시한 도면이다.
도 5는 실시예에 따른 연성 인쇄회로기판의 복수의 영역을 설명하기 위한 도면이다.
도 6은 실시예에 따른 COF 모듈의 상면도를 도시한 도면이다.
도 7은 실시예에 따른 연성인쇄회로기판을 포함하는 COF 모듈의 연결관계를 도시한 단면도이다.
도 8 내지 도 10은 실시예에 따른 연성인쇄회로기판을 포함하는 전자 디바이스에 관한 도면이다.
도 2 및 도 3은 도 1의 A-A' 영역을 절단한 단면도를 도시한 도면이다.
도 4는 도 1의 B-B' 영역을 절단한 단면도를 도시한 도면이다.
도 5는 실시예에 따른 연성 인쇄회로기판의 복수의 영역을 설명하기 위한 도면이다.
도 6은 실시예에 따른 COF 모듈의 상면도를 도시한 도면이다.
도 7은 실시예에 따른 연성인쇄회로기판을 포함하는 COF 모듈의 연결관계를 도시한 단면도이다.
도 8 내지 도 10은 실시예에 따른 연성인쇄회로기판을 포함하는 전자 디바이스에 관한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하, 도면들을 참조하여 실시예에 따른 연성 인쇄회로기판, COF 모듈 및 이를 포함하는 전자 디바이스를 설명한다.
도 1은 실시예에 따른 연성 인쇄회로기판의 상면도를 도시한 도면이다.
도 1을 참조하면, 실시예에 따른 연성 인쇄회로기판(1000)은 기재(100), 상기 기재(100) 상에 배치되는 회로 패턴(200)을 포함할 수 있다.
상기 기재(100)는 연성 기판을 포함할 수 있다. 예를 들어, 상기 기재(100)는 폴리이미드(polyimide, PI) 기판일 수 있다. 다만, 실시예는 이에 제한되지 않고, 상기 기재(100) 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN)와 같은 고분자 물질을 포함할 수 있다. 이에 따라, 상기 기재(100)를 포함하는 연성 인쇄회로기판은 곡선의 디스플레이 장치가 구비된 다양한 전자 디바이스에 사용될 수 있다. 예를 들어, 상기 기재(100)를 포함하는 연성인쇄회로 기판은 플렉서블 특성이 우수함에 따라, 웨어러블 전자 디바이스의 반도체 칩을 실장하는데 적합할 수 있다.
상기 기재(100)는 20㎛ 내지 100㎛의 두께를 가질 수 있다. 예를 들어, 상기 기재(100)는 25㎛ 내지 50㎛의 두께를 가질 수 있다. 예를 들어, 상기 기재(100)는 30㎛ 내지 40㎛의 두께를 가질 수 있다. 상기 기재(100)의 두께가 100㎛ 초과하는 경우 상기 연성 인쇄회로기판의 전체적인 두께가 증가할 수 있고, 이에 의해 플렉서블 특성이 저하될 수 있다. 또한, 상기 기재(100)의 두께가 20㎛ 미만인 경우에는 칩을 실장 하는 공정에서 상기 기재(100)에 인가되는 열/압력 등에 취약할 수 있다.
상기 기재(100)는 유효 영역(UA)과 비유효 영역(UA)을 포함할 수 있다. 예를 들어, 상기 유효 영역(AA)은 상기 기재(100)의 중앙 영역일 수 있고, 상기 비유효 영역(UA)은 상기 기재(100)의 가장자리 영역일 수 있다. 즉, 상기 비유효 영역(UA)은 상기 유효 영역(AA)을 둘러싸며 배치될 수 있다.
상기 유효 영역(AA)은 칩 실장 영역(CA)을 포함할 수 있다. 자세하게, 상기 유효 영역(AA)은 상기 회로 패턴과 연결되는 칩(C)이 실장되는 칩 실장 영역(CA)을 포함할 수 있다.
또한, 상기 유효 영역(AA) 상에는 회로 패턴(210, 220)이 배치될 수 있다. 자세하게, 상기 유효 영역(AA)에는 서로 이격하여 배치되고, 다 방향으로 연장하는 복수의 회로 패턴이 배치될 수 있다.
상기 유효 영역(AA)은 상기 연성 인쇄회로기판(1000)에서 실제로 사용되는 영역일 수 있다. 즉, 상기 연성인쇄회로기판이 다른 패널 등과 접촉될 때 상기 유효 영역(AA)은 함께 접촉되는 영역일 수 있다.
상기 비유효 영역(UA)에는 상기 회로 패턴이 배치되지 않을 수 있다. 즉, 상기 회로 패턴의 배치 유무에 따라, 상기 유효 영역(AA)과 상기 비유효 영역(UA)이 구분될 수 있다.
상기 비유효 영역(UA)은 복수의 홀을 포함할 수 있다. 자세하게, 상기 비유효 영역(UA)은 복수의 스프로킷 홀(H)을 포함할 수 있다. 상기 스프로킷 홀(H)에 의해 상기 연성 인쇄회로기판은 롤투롤 방식으로 스프로킷 홀에 의하여 감기거나 풀어질 수 있다.
상기 비유효 영역(UA)은 상기 연성 인쇄회로기판(1000)에서 실제로 사용되지 않는 영역일 수 있다. 즉, 상기 연성인쇄회로기판이 다른 패널 등과 접촉될 때 상기 비유효 영역(UA)은 제거되는 영역일 수 있다.
자세하게, 상기 연성 인쇄회로기판(1000)은 스프로킷 홀(H)이 형성된 비유효 영역(UA)과 상기 유효 영역(AA)의 경계로 정의되는 컷팅 라인(CL)을 절단한 후, COF 모듈로 가공되어 다양한 전자디바이스에 실장 될 수 있다.
상기 회로 패턴은 배선부 및 패드부를 포함할 수 있다. 또한, 상기 유효 영역(AA)에는 복수의 회로 패턴들이 배치될 수 있다. 자세하게, 상기 유효 영역(AA)에는 제 1 회로 패턴(210) 및 제 2 회로 패턴(220)이 배치될 수 있다.
도 1 내지 도 3을 참조하면, 상기 제 1 회로 패턴(210)은 제 1 배선부(211), 제 1 패드부(212a) 및 제 2 패드부(212b)를 포함할 수 있다. 자세하게, 상기 제 1 회로 패턴(210)은 상기 칩 실장 영역(CA) 내부에 배치되는 상기 제 1 패드부(212a), 상기 칩 실장 영역(CA) 외부에 배치되는 상기 제 2 패드부(212b) 및 상기 제 1 패드부(212a)와 상기 제 2 패드부(212b) 사이에 배치되고, 상기 제 1 패드부(212a) 및 상기 제 2 패드부(212b)와 연결되는 제 1 배선부(211)를 포함할 수 있다.
상기 제 1 배선부(211), 상기 제 1 패드부(212a) 및 상기 제 2 패드부(212b)는 일체로 형성될 수 있다.
또한, 상기 제 1 배선부(211)는 상기 칩 실장 영역(CA)을 기준으로 제 1 방향(D1)으로 연장하며 배치될 수 있다.
상기 제 1 패드부(212a)는 상기 칩 실장 영역에 배치되는 칩과 전기적으로 연결될 수 있다. 또한, 상기 제 2 패드부(212b)는 인쇄회로기판과 전기적으로 연결될 수 있다. 또한, 상기 제 1 배선부(211)는 상기 칩과 상기 인쇄회로기판 사이에서 신호를 전달할 수 있다.
상기 제 1 회로 패턴(210) 상에는 보호층(300)이 배치될 수 있다. 자세하게, 상기 제 1 배선부(211) 상에는 상기 보호층(300)이 배치될 수 있다. 상기 보호층(300)은 상기 제 1 배선부(211)를 감싸면서 배치될 수 있다. 또한, 상기 제 1 패드부(212a) 및 상기 제 2 패드부(212b)에는 상기 보호층(300)이 배치되지 않을 수 있다.
즉, 상기 제 1 배선부(211)는 상기 보호층(300)의 하부에 배치되고, 상기 제 1 패드부(212a) 및 상기 제 2 패드부(212b) 상에는 상기 보호층(300)이 배치되지 않고, 외부로 노출될 수 있다.
또한, 도 1 및 도 4를 참조하면, 상기 제 2 회로 패턴(220)은 제 2 배선부(221), 제 3 패드부(222a) 및 제 4 패드부(222b)를 포함할 수 있다. 자세하게, 상기 제 2 회로 패턴(220)은 상기 칩 실장 영역(CA) 내부에 배치되는 상기 제 3 패드부(222a), 상기 칩 실장 영역(CA) 외부에 배치되는 상기 제 4 패드부(222b) 및 상기 제 3 패드부(222a)와 상기 제 4 패드부(222b) 사이에 배치되고, 상기 제 3 패드부(222a)와 상기 제 4 패드부(222b)와 연결되는 제 2 배선부(221)를 포함할 수 있다.
상기 제 2 배선부(221), 상기 제 3 패드부(222a) 및 상기 제 4 패드부(222b)는 일체로 형성될 수 있다.
또한, 상기 제 2 배선부(221)는 상기 칩 실장 영역(CA)을 기준으로 제 2 방향(D2)으로 연장하며 배치될 수 있다. 자세하게, 상기 제 2 배선부(221)는 상기 제 1 방향(D1)과 반대 방향인 제 2 방향(D2)으로 연장하며 배치될 수 있다.
상기 제 3 패드부(222a)는 상기 칩 실장 영역에 배치되는 칩과 전기적으로 연결될 수 있다. 또한, 상기 제 4 패드부(222b)는 디스플레이 패널과 전기적으로 연결될 수 있다. 또한, 상기 제 2 배선부(221)는 상기 칩과 상기 디스플레이 패널 사이에서 신호를 전달할 수 있다.
상기 제 2 회로 패턴(220) 상에는 보호층(300)이 배치될 수 있다. 자세하게, 상기 제 2 배선부(221) 상에는 상기 보호층(300)이 배치될 수 있다. 상기 보호층(300)은 상기 제 2 배선부(221)를 감싸면서 배치될 수 있다. 또한, 상기 제 3 패드부(222a) 및 상기 제 4 패드부(222b)에는 상기 보호층(300)이 배치되지 않을 수 있다.
즉, 상기 제 2 배선부(221)는 상기 보호층(300)의 하부에 배치되고, 상기 제 3 패드부(222a) 및 상기 제 4 패드부(222b) 상에는 상기 보호층(300)이 배치되지 않고, 외부로 노출될 수 있다.
상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)은 전기 전도성이 우수한 금속 물질을 포함할 수 있다. 자세하게, 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)은 구리(Cu)를 포함할 수 있다. 다만, 실시예가 이에 제한되는 것은 아니고, 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)은 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 은(Ag), 몰리브덴(Mo). 금(Au), 티타튬(Ti) 및 이들의 합금 중 적어도 하나의 금속을 포함할 수 있음은 물론이다.
이하에서는, 도 2 및 도 3을 참조하여, 실시예에 따른 연성 인쇄회로기판의 회로 패턴의 층구조를 설명한다. 도 2 및 도 3에서는 제 1 회로 패턴(210)을 중심으로 설명하지만, 실시예는 이에 제한되지 않고, 도 2 및 도 3에서 설명되는 층구조에 대한 설명은 제 2 회로 패턴(220)에 동일하게 적용될 수 있다.
도 2를 참조하면, 상기 제 1 회로 패턴(210)은 다층으로 형성될 수 있다. 자세하게, 상기 제 1 배선부(211) 및 상기 제 1 패드부(212a)는 제 1 금속층(201) 및 제 2 금속층(202)을 포함할 수 있다. 또한, 도 3에 도시되지 않았지만. 상기 제 2 패드부(212b)도 상기 제 1 금속층(201) 및 상기 제 2 금속층(202)을 포함할 수 있다
상기 제 1 금속층(201)은 상기 제 1 회로 패턴(210)의 씨드층일 수 있다. 자세하게, 상기 제 1 금속층(201)은 상기 기재(100) 상에 구리(Cu) 등의 금속 물질을 이용하여 무전해 도금을 통해 형성되는 씨드층일 수 있다.
또한, 상기 제 2 금속층(202)은 도금층일 수 있다. 자세하게, 상기 제 2 금속층(202)은 상기 제 1 금속층(201)을 씨드층으로 하여 전해도금으로 형성된 도금층일 수 있다.
상기 제 1 금속층(201)의 두께는 상기 제 2 금속층(202)의 두께보다 작을 수 있다.
예를 들어, 상기 제 1 금속층(201)의 두께는 0.7㎛ 내지 2㎛일 수 있고, 상기 제 2 금속층(202)의 두께는 10㎛ 내지 25㎛일 수 있다.
상기 제 1 금속층(201) 및 상기 제 2 금속층(202)은 동일한 금속 물질을 포함할 수 있다. 예를 들어, 상기 제 1 금속층(201) 및 상기 제 2 금속층(202)은 구리(Cu)를 포함할 수 있다.
또한, 상기 제 2 금속층(201) 상에는 접합층(203)이 배치될 수 있다. 자세하게, 상기 접합층(203)은 상기 제 1 금속층(201), 상기 제 2 금속층(202)의 측면 및 상기 제 2 금속층(202)의 상면에 배치될 수 있다. 즉, 상기 접합층(203)은 상기 제 1 금속층(201), 상기 제 2 금속층(202)을 감싸면서 배치될 수 있다.
상기 접합층(203)은 금속을 포함할 수 있다. 자세하게, 상기 접합층(203)은 주석(Sn)을 포함할 수 있다.
상기 접합층(203)은 0.3㎛ 내지 0.7㎛의 두께로 형성될 수 있다. 상기 접합층(203)은 상기 접합층(203)과 상기 제 2 금속층(202)이 접촉하는 하부면에서 상부면 방향으로 연장하면서 주석의 함량이 높아질 수 있다.
즉, 상기 접합층(203)은 상기 제 2 금속층(202)과 접촉하며 배치되므로, 상기 접합층(203)의 하부면에서 상부면 방향으로 갈수록 주석의 함량이 높아지고, 구리의 함량은 낮아질 수 있다.
이에 따라, 상기 접합층(203)의 상부면에서 0.1㎛ 내지 0.3㎛의 두께 범위에서는 순수한 주석만이 잔류할 수 있다.
상기 접합층(203)에 의해 상기 칩, 상기 인쇄회로기판 및 상기 디스플레이 패널의 단자와 상기 제 1 패드부 및 제 2 패드부를 열 및 압력을 통해 용이하게 접착할 수 있다. 즉, 상기 제 1 패드부 및 제 2 패드부에 열 및 압력을 인가하는 경우, 상기 접합층에서 순수한 주석이 잔류하는 상부면이 용융되면서 상기 칩, 상기 인쇄회로기판 및 상기 디스플레이 패널의 단자와 용이하게 접착될 수 있다.
이에 따라, 상기 접합층(203)은 제 1 패드부(212a)와 분리되지 않고, 제 1 패드부의 일부분이 될 수 있다.
상기 제 1 회로 패턴(210)은 2㎛ 내지 25㎛의 두께로 배치될 수 있다. 예를 들어, 상기 제 1 회로 패턴(210)은 5㎛ 내지 20㎛의 두께로 배치될 수 있다. 예를 들어, 상기 제 1 회로 패턴(210)은 7㎛ 내지 15㎛의 두께로 배치될 수 있다.
상기 제 1 회로 패턴(210)은 제조 공정 중 회로 패턴들의 이격을 위해 진행되는 플레쉬에칭(Flash etching)에 의해 제 1 금속층(201)을 에칭하는 공정이 진행되므로, 최종적으로 제조되는 상기 제 1 회로 패턴(211) 및 상기 제 2 회로 패턴(220)은 제조 공정 중 형성되는 상기 제 1 금속층(201), 상기 제 2 금속층(202) 및 상기 접합층(203)의 두께의 합보다 작을 수 있다.
상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)의 두께가 2㎛ 미만인 경우에는 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)의 저항이 증가할 수 있다. 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)의 두께가 25㎛를 초과하는 경우에는 미세패턴을 구현하기 어려울 수 있다.
한편, 상기 기재(100)와 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220) 사이에는 버퍼층(205)이 더 배치될 수 있다. 상기 버퍼층(205)은 이종물질인 상기 기재(100)와 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)의 밀착력을 향상시킬 수 있다.
상기 버퍼층(205)은 다층으로 형성될 수 있다. 자세하게, 상기 기재(100) 상에는 제 1 버퍼층(205a) 및 상기 제 1 버퍼층(205a) 상의 제 2 버퍼층(205b)이 배치될 수 있다. 이에 따라, 상기 제 1 버퍼층(205a)은 상기 기재(100)와 접촉하고, 상기 제 2 버퍼층(205b)은 상기 제 1 회로 패턴(201)과 접촉하며 배치될 수 있다.
상기 제 1 버퍼층(205a)은 상기 기재(100)와 밀착력이 좋은 물질을 포함할 수 있다. 예를 들어, 상기 제 1 버퍼층(205a)은 니켈(Ni)을 포함할 수 있다. 또한, 상기 제 2 버퍼층(205b)은 상기 제 1 회로패턴(210)과 밀착력이 좋은 물질을 포함할 수 있다. 예를 들어, 상기 제 2 버퍼층(205b)은 크롬(Cr)을 포함할 수 있다.
상기 제 1 버퍼층(205a) 및 상기 제 2 버퍼층(205b)을 포함하는 상기 버퍼층(205)은 나노미터 단위의 박막두께를 가질 수 있다. 예를 들어, 상기 버퍼층(205)은 20㎚ 이하의 두께를 가질 수 있다.
상기 버퍼층(205)에 의해 이종 물질인 기재(100)와 상기 제 1 회로 패턴(210)의 밀착력을 향상시킬 수 있으므로, 상기 제 1 회로 패턴(201)의 탈막을 방지할 수 있다.
한편, 도 3을 참조하면, 상기 접합층(203)은 제 1 접합층(203a) 및 제 2 접합층(203b)을 포함할 수 있다.
자세하게, 상기 제 1 접합층(203a)은 상기 제 1 배선부(211) 및 상기 제 1 패드부(212a) 상에 배치될 수 있다. 또한, 도면에는 도시되지 않았지만, 상기 제 1 접합층(203a)은 상기 제 2 패드부(212b) 상에도 배치될 수 있다. 즉, 상기 제 1 접합층(203a)은 상기 제 1 회로 패턴(210) 상에 배치될 수 있다.
또한, 상기 제 2 접합층(203b)은 상기 제 1 패드부(212a) 및 상기 제 2 패드부(212b) 상에만 배치될 수 있다. 즉, 상기 제 2 접합층(203b)에 의해 상기 제 1 배선부(211)와 상기 제 1 패드부(212a) 및 상기 제 2 패드부(212b)는 서로 다른 층 구조를 가질 수 있다.
상기 제 1 접합층(203a)과 상기 제 2 접합층(203b)은 금속을 포함할 수 있다. 자세하게, 상기 제 1 접합층(203a)과 상기 제 2 접합층(203b)은 주석(Sn)을 포함할 수 있다.
상기 제 1 접합층(203a)과 상기 제 2 접합층(203b)은 서로 다른 두께로 배치될 수 있다. 자세하게, 상기 제 2 접합층(203b)은 상기 제 1 접합층(203a)의 두께보다 클 수 있다.
예를 들어, 상기 제 1 접합층(203a)은 0.02㎛ 내지 0.06㎛의 박막 두께를 가지고, 상기 제 2 접합층(203b)은 0.2㎛ 내지 0.6㎛의 두께를 가질 수 있다.
상기 보호층(300)과 상기 제 1 배선부(211) 사이에 상기 접합층이 두껍게 배치되는 경우, 상기 연성 인쇄회로기판을 구부릴 때, 크랙이 발생할 수 있다. 이에 따라, 상기 보호층(300)과 상기 제 1 배선부(211) 사이의 제 1 접합층(231)은 얇은 박막 두께로 형성함으로써, 연성 인쇄회로기판을 구부릴 때 크랙이 발생하는 것을 방지할 수 있다.
또한, 상기 제 2 접합층(203b)은 상기 제 2 접합층(203b)과 상기 제 1 접합층(203a)이 접촉하는 하부면에서 상부면 방향으로 연장하면서 주석의 함량이 높아질 수 있다.
즉, 상기 제 2 접합층(203b)은 상기 제 2 접합층(203b)의 하부면에서 상부면 방향으로 갈수록 주석의 함량이 높아지고, 구리의 함량은 낮아질 수 있다.
이에 따라, 상기 제 2 접합층(203b)의 상부면에서 0.1㎛ 내지 0.3㎛의 두께 범위에서는 순수한 주석만이 잔류할 수 있다.
상기 제 2 접합층(203b)에 의해 상기 칩, 상기 인쇄회로기판 및 상기 디스플레이 패널의 단자와 상기 제 1 패드부 및 제 2 패드부를 열 및 압력을 통해 용이하게 접착할 수 있다. 즉, 상기 제 1 패드부 및 제 2 패드부에 열 및 압력을 인가하는 경우, 상기 접합층에서 순수한 주석이 잔류하는 상부면이 용융되면서 상기 칩, 상기 인쇄회로기판 및 상기 디스플레이 패널의 단자와 용이하게 접착될 수 있다.
이에 따라, 상기 제 1 접합층(203a) 및 상기 제 2 접합층(203b)은 제 1 패드부(212a)와 분리되지 않고, 제 1 패드부의 일부분이 될 수 있다.
한편, 상기 보호층(300)은 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)의 배선부 상에 배치될 수 있다. 자세하게, 상기 보호층(300)은 상기 제 1 배선부(211) 및 상기 제 2 배선부(221)를 감싸면서 배치될 수 있다. 즉, 상기 보호층(300)은 상기 제 1 패드부, 제 2 패드부, 제 3 패드부 및 제 4 패드부를 제외한 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220) 상에 배치될 수 있다.
상기 보호층(300)은 솔더페이스트를 포함할 수 있다. 예를 들어, 상기 보호층(300)은 열경화성수지, 열가소성수지, 충전제, 경화제 또는 경화촉진제를 포함하는 솔더페이스트를 포함할 수 있다.
한편, 앞선 설명에서는 제 1 회로 패턴(210) 및 제 2 회로 패턴(220)이 상기 기재(100)의 동일면 상에 배치되는 것을 설명하였으나, 실시예는 이에 제한되지 않는다.
자세하게, 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)은 상기 기재(100)의 다른면 상에 배치될 수 있다. 예를 들어, 상기 제 1 회로 패턴(210)은 상기 기재(100)의 일면 상에 배치되고, 상기 제 2 회로 패턴(220)은 상기 기재(100)의 일면과 반대되는 타면 상에 배치될 수 있다.
이에 따라, 상기 디스플레이 패널은 상기 기재(100)의 일면 상에서 상기 칩과 연결되고, 상기 인쇄회로기판은 상기 기재(100)의 타면 상에서 상기 기재(100)의 타면 상에서 상기 칩과 연결될 수 있다.
도 5는 실시예에 따른 연성 인쇄회로기판에서 제 1 회로 패턴(210) 및 제 2 회로 패턴(220)을 생략한 연성 인쇄회로기판의 상면도를 도시한 도면이다.
도 5를 참조하면, 상기 연성 인쇄회로기판(1000)은 복수의 영역을 포함할 수 있다. 자세하게, 상기 연성 인쇄회로기판(1000)은 제 1 영역(1A), 제 2 영역(2A) 및 제 3 영역(3A)을 포함할 수 있다.
상기 제 1 영역(1A), 상기 제 2 영역(2A) 및 상기 제 3 영역(3A)은 상기 컷팅 라인(CL)의 내부에 배치될 수 있다. 상기 제 1 영역(1A), 상기 제 2 영역(2A) 및 상기 제 3 영역(3A)은 상기 보호층(300)이 배치되는지 여부에 따라 정의될 수 있다.
상기 제 1 영역(1A) 상에는 상기 보호층(300)이 배치될 수 있다. 상기 제 1 영역(1A) 상에는 제 1 회로 패턴(210)이 배치될 수 있다. 자세하게, 상기 제 1 영역(1A) 상에는 상기 제 1 배선부(211)가 배치될 수 있다. 즉, 상기 제 1 영역(1A) 상에는 상기 제 1 배선부(211) 및 상기 제 1 배선부(211) 상에 배치되는 상기 보호층(300)이 배치될 수 있다.
상기 제 1 영역(1A)은 상기 칩 실장 영역(CA)의 하부에 배치될 수 있다.
상기 제 2 영역(2A) 상에는 상기 보호층(300)이 배치될 수 있다. 상기 제 2 영역(2A) 상에는 제 2 회로 패턴(220)이 배치될 수 있다. 자세하게, 상기 제 2 영역(2A) 상에는 상기 제 2 배선부(221)가 배치될 수 있다. 즉, 상기 제 2 영역(2A) 상에는 상기 제 2 배선부(221) 및 상기 제 2 배선부(221) 상에 배치되는 상기 보호층(300)이 배치될 수 있다.
상기 제 2 영역(2A)은 상기 칩 실장 영역(CA)의 상부에 배치될 수 있다.
상기 제 3 영역(3A)은 상기 제 1 영역(1A) 및 상기 제 2 영역(2A) 사이에 배치될 수 있다. 자세하게, 상기 제 3 영역(3A)은 상기 제 2 패드부(212b)와 상기 제 4 패드부(222b)가 마주보는 방향으로 상기 제 1 영역(1A) 및 상기 제 2 영역(2A) 사이에 배치될 수 있다.
상기 보호층(300)이 배치되지 않는 영역을 포함할 수 있다. 상기 제 3 영역(3A)은 제 3-1 영역(3-1A) 및 제 3-2 영역(3-2A)을 포함할 수 있다
상기 제 3-1 영역(3-1A) 상에는 상기 보호층(300)이 배치되지 않는다. 상기 제 3-1 영역(3-1A)은 상기 칩 실장 영역(CA)을 포함할 수 있다. 즉, 상기 제 3-1 영역(3-1A)은 상기 칩 실장 영역(CA)과 대응되는 영역일 수 있다.
상기 제 3-2 영역(3-2A) 상에는 상기 보호층(300)이 배치된다. 자세하게, 상기 제 3-2 영역(3-2A) 상에는 상기 제 1 배선부(211) 또는 상기 제 2 배선부(221)가 배치되고, 상기 배선부 상에 배치되는 상기 보호층(300)이 배치된다.
상기 연성 인쇄회로기판(1000)은 식별 패턴(400)을 포함할 수 있다. 자세하게, 상기 제 1 영역(1A) 및 상기 제 2 영역(2A) 중 적어도 하나의 영역 상에는 상기 식별 패턴(400)이 배치될 수 있다.
상기 식별 패턴(400)은 인쇄 공정에 의해 형성될 수 있다. 자세하게, 도 1을 참조하면, 상기 식별 패턴(400)은 상기 보호층(300) 상에 마스킹을 하여 형성될 수 있다. 즉, 상기 식별 패턴(400)은 상기 보호층(300)에 형성되는 인쇄부로 정의될 수 있다. 상기 식별 패턴(400)은 상기 보호층(300)과 단차를 가지지 않고, 상기 보호층(300)의 일 영역에 형성될 수 있다. 또는, 상기 식별 패턴(400)은 상기 보호층(300)과 단차를 가지면서, 상기 보호층(300) 상에 형성될 수 있다. 상기 식별 패턴(400)의 색은 제한되지 않으며, 외부에서 상기 식별 패턴(400)이 시인되는 색으로 형성될 수 있다.
또한, 상기 식별 패턴(400)은 다양한 형상으로 형성될 수 있다. 도 1 및 도 5에서는 상기 식별 패턴(400)이 원형인 것을 도시하였으나, 실시예는 이에 제한되지 않고, 타원형, 다각형 형상 등 다양한 형상으로 형성될 수 있다.
상기 식별 패턴(400)은 상기 연성 인쇄회로기판(1000)이 펀칭되는 영역으로 정의될 수 있다. 상기 연성 인쇄회로기판(1000)은 기재(100) 상에 제 1 회로 패턴(210) 및 제 2 회로 패턴(220)을 배치한 후, 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)을 통해 신호가 정상적으로 이동하는지 여부를 검사한다. 이때, 검사 공정에서 불량품으로 판정되는 연성 인쇄회로기판 상에는 칩을 실장하지 않고, 정상품으로 판정되는 연성 인쇄회로기판 상에만 칩이 실장될 수 있다.
상기 연성 인쇄회로기판(1000) 상에 칩을 실장하는 공정은 하나의 롤러에서 수행될 수 있다. 이때, 정상품의 연성 인쇄회로기판과 불량품의 연성 인쇄회로기판을 구분하기 위해, 불량품의 연성 인쇄회로기판 상에는 불량을 표시하는 패턴홀이 형성될 수 있다. 이에 의해, 패턴홀이 형성된 연성 인쇄회로기판을 감지하여 불량품의 연성 인쇄회로기판에는 칩이 실장되지 않고, 정상품의 연성 인쇄회로기판에만 칩이 실장될 수 있다.
상기 식별 패턴(400)은 상기 연성 인쇄회로기판의 검사 공정에서 불량품으로 판정되는 연성 인쇄회로기판에 패턴홀이 형성되는 영역으로 정의될 수 있다.
상기 식별 패턴(400)은 상기 제 1 영역(1A) 및 상기 제 2 영역(2A) 중 적어도 하나의 영역 상에 배치될 수 있다. 상기 식별 패턴(400)은 상기 제 3 영역(3A)과는 이격하여 배치될 수 있다. 즉, 상기 식별 패턴(400)은 상기 제 3 영역(3A)과는 중첩되지 않는다.
상기 식별 패턴(400)이 상기 제 1 영역(1A) 및 상기 제 2 영역(2A) 중 적어도 하나의 영역 상에 배치되고, 상기 제 3 영역(3A) 상에는 배치되지 않으므로, 상기 식별 패턴(400)을 통해 패턴홀을 형성할 때, 금속 등의 이물질이 발생하는 것을 최소화할 수 있다.
즉, 상기 제 1 영역(1A) 및 상기 제 2 영역(2A) 상에는 상기 보호층(300)이 배치된다. 이에 따라, 상기 제 1 영역(1A) 및 상기 제 2 영역(2A) 상에 배치되는 상기 식별 패턴(400)에 패턴홀을 형성할 때, 패턴홀 주변부에서 금속 이물질이 발생하는 것을 최소화할 수 있다. 즉, 패턴홀 주변부에 배치되는 회로 패턴은 상기 보호층의 하부에 배치되므로, 상기 보호층(300)에 의해 상기 보호층(300) 하부의 회로 패턴의 금속이 함께 펀칭되는 것을 방지할 수 있다.
반면에, 상기 제 3 영역(3A)에 식별 패턴이 형성되는 경우, 상기 식별 패턴(400)에 패턴홀을 형성할 때, 패턴홀 주변부에서 금속 이물질이 발생할 수 있다.즉, 상기 제 3 영역(3A) 상에 배치되는 상기 회로 패턴 상에는 보호층(300)이 배치되지 않으므로, 상기 패턴홀을 형성할 때, 상기 회로 패턴이 함께 펀칭되거나, 영향을 받을 수 있다. 이에 따라, 패턴홀을 형성하는 과정에서 금속 비산물의 이물질이 발생할 수 있다. 이러한 이물질은 다른 연성 인쇄회로기판으로 전달될 수 있고, 이러한 이물질에 의해 정상품의 연성 인쇄회로기판의 신뢰성이 감소될 수 있다.
상기 식별 패턴(400)은 상기 제 3 영역(3A)과 설정된 크기로 이격하여 배치될 수 있다. 자세하게, 상기 식별 패턴(400)과 상기 제 3 영역(3A)의 최소 이격거리는 상기 제 1 배선부(211)들의 최대 이격거리보다 클 수 있다. 또한, 상기 식별 패턴(400)과 상기 제 3 영역(3A)의 최소 이격거리는 상기 제 2 배선부(221)들의 최대 이격거리보다 클 수 있다.
상기 식별 패턴(400)과 상기 제 3 영역(3A)의 최소 이격거리가 상기 제 1 배선부(211) 또는 상기 제 2 배선부(221)의 최대 이격거리보다 작은 경우, 상기 식별 패턴(400)을 통해 패턴홀을 형성할 때, 공정 오차에 의해 상기 패턴홀이 상기 제 3 영역(3A)에도 형성될 수 있다.
상기 식별 패턴(400)은 상기 제 1 영역(1A) 및 상기 제 2 영역(2A)에서 설정된 영역 상에 배치될 수 있다.
예를 들어, 상기 식별 패턴(400)은 상기 제 1 영역(1A)에서 설정된 영역 상에 배치될 수 있다.
앞서 설명하였듯이. 상기 제 1 영역(1A)에는 제 1 배선부(211)가 배치된다. 상기 제 1 영역(1A) 상에 배치되는 상기 제 1 배선부(211)는 상기 제 1 영역(1A) 상에서 위치마다 다른 간격으로 배치될 수 있다. 예를 들어, 상기 제 1 배선부(211)는 상기 제 1 영역(1A) 상에서 최소 간격 및 최대 간격을 가지며 이격하여 배치될 수 있다.
상기 식별 패턴(400)은 상기 제 1 영역(1A)에서 상기 제 1 배선부(211)들이 최대 간격을 가지는 영역 상에 배치될 수 있다. 이에 따라, 상기 식별 패턴(400) 내부의 배선부들의 밀집도가 감소될 수 있다. 따라서, 상기 식별 패턴(400)을 펀칭할 때, 펀칭을 위한 힘이 감소되므로 펀칭홀을 용이하게 형성할 수 있다. 또한, 펀칭 불량에 의해 펀칭홀에 불량이 발생하는 것을 방지할 수 있다.
동일하게, 상기 제 2 영역(2A)에는 제 2 배선부(221)가 배치된다. 상기 제 2 영역(2A) 상에 배치되는 상기 제 2 배선부(221)는 상기 제 2 영역(2A) 상에서 위치마다 다른 간격으로 배치될 수 있다. 예를 들어, 상기 제 2 배선부(221)는 상기 제 2 영역(2A) 상에서 최소 간격 및 최대 간격을 가지며 이격하여 배치될 수 있다.
상기 식별 패턴(400)은 상기 제 2 영역(2A)에서 상기 제 2 배선부(221)들이 최대 간격을 가지는 영역 상에 배치될 수 있다. 이에 따라, 상기 식별 패턴(400) 내부의 배선부들의 밀집도가 감소될 수 있다. 따라서, 상기 식별 패턴(400)을 펀칭할 때, 펀칭을 위한 힘이 감소되므로 펀칭홀을 용이하게 형성할 수 있다. 또한, 펀칭 불량에 의해 펀칭홀에 불량이 발생하는 것을 방지할 수 있다.
상기 식별 패턴(400)은 상기 제 1 영역(1A) 또는 상기 제 2 영역(2A) 상에 배치될 수 있다. 즉, 상기 식별 패턴(400)은 상기 제 1 영역(1A) 및 상기 제 2 영역(2A) 중 어느 하나의 영역 상에 배치될 수 있다.
상기 식별 패턴(400)은 상기 제 1 영역(1A) 및 상기 제 2 영역(2A) 중 상기 제 1 영역(1A) 및 상기 제 2 영역(2A)에 배치되는 배선부들 중 배선부들의 간격이 큰 배선부가 배치되는 영역 상에 배치될 수 있다.
앞서 설명하였듯이, 상기 제 1 영역(1A)에는 상기 제 1 배선부(211)가 배치되고, 상기 제 2 영역(2A)에는 상기 제 2 배선부(221)가 배치된다. 상기 제 1 배선부(211)들의 최대 간격과 상기 제 2 배선부(221)들의 최대 간격은 다를 수 있다. 예를 들어, 상기 제 1 배선부(211)들의 최대 간격은 상기 제 2 배선부(221)들의 최대 간격보다 클 수 있다.
이 경우, 상기 식별 패턴(400)은 상기 제 1 영역(1A) 상에만 배치될 수 있다. 이에 따라, 상기 식별 패턴(400)을 통해 상기 패턴홀을 형성할 때, 패턴홀을 용이하게 형성할 수 있다. 상기 식별 패턴(400) 내부에 배선부가 밀집되어 배치되는 경우, 상기 식별 패턴(400)을 펀칭하기 위한 힘이 증가될 수 있다. 이에 따라, 펀칭 공정에서 패턴홀이 불량으로 형성될 수 있다.
따라서, 상기 식별 패턴(400)이 배선부들의 최대 간격이 큰 제 1 영역에 배치함으로써, 상기 식별 패턴(400) 내부의 배선 밀집도를 감소할 수 있다. 이에 따라, 상기 펀칭 공정에서 펀칭 불량이 발생하는 것을 감소할 수 있다.
실시예에 따른 연성 인쇄회로기판은 식별 패턴을 포함할 수 있다.
상기 식별 패턴은 상기 보호층 상에 마스킹을 통해 인쇄될 수 있다. 이에 따라, 상기 식별 패턴에 의해 회로 패턴의 전도성에는 영향을 주지 않는다.
상기 연성 인쇄회로기판은 칩을 실장하기 전에 진행되는 구동 검사가 진행될 수 있다. 구동 검사에서 불량품으로 판정되는 경우, 상기 식별 패턴은 펀칭되어 패턴홀이 형성되고, 칩이 실장되지 않는다. 또한, 구동 검사에서 정상품으로 판정되는 경우, 상기 식별 패턴은 펀칭되지 않고, 칩이 실장된다.
실시예에 따른 연성 인쇄회로기판은 상기 패턴홀이 형성되는 영역을 지정하는 식별 패턴의 위치가 제어될 수 있다.
즉, 실시예에 따른 연성 인쇄회로기판은 상기 식별 패턴이 칩 실장 영역을 포함하는 제 3 영역과 이격하는 제 1 영역 및 제 2 영역 중 적어도 하나의 영역 상에 배치된다.
이에 따라, 상기 식별 패턴이 펀칭될 때, 패턴홀이 형성되는 주변부의 회로 패턴의 영향을 최소화할 수 있다. 즉, 제 1 영역 및 제 2 영역의 회로 패턴 상에는 보호층이 배치되므로, 상기 패턴홀이 형성되는 주변부의 회로 패턴은 상기 보호층에 의해 보호된다. 따라서, 상기 식별 패턴을 펀칭하는 과정에서 패턴홀이 형성되는 주변부의 회로 패턴에도 영향을 주어서 금속 물질의 이물질이 발생하는 것을 감소할 수 있다.
따라서, 펀칭 과정에서 발생하는 이물질이 다른 정상품의 연성 인쇄회로기판에 증착되어 연성 인쇄회로기판의 신뢰성이 감소되는 것을 방지할 수 있다.
또한, 실시예에 따른 연성 인쇄회로기판은 상기 식별 패턴이 상기 제 1 영역 및/또는 상기 제 2 영역에서 설정된 영역 상에 배치된다.
즉, 상기 식별 패턴은 상기 제 1 영역 및/또는 상기 제 2 영역에서 상기 제 1 영역 및/또는 상기 제 2 영역에 배치되는 배선부들의 간격이 큰 영역에 배치될 수 있다.
따라서, 상기 식별 패턴 내부에서 배선부들의 밀집도를 감소할 수 있다. 이에 따라, 상기 식별 패턴을 펀칭할 때, 펀칭하는 힘의 크기를 감소할 수 있고, 펀칭 불량을 방지할 수 있다.
도 6은 실시예에 따른 COF 모듈의 상면도를 도시한 도면이다.
도 6을 참조하면, 실시예에 따른 COF 모듈은 앞서 설명한 연성 인쇄회로기판을 포함하고, 상기 연성 인쇄회로기판(1000)의 칩 실장 영역(CA)에 배치되는 칩(C)을 포함할 수 있다.
또한, 상기 연성 인쇄회로기판(1000)은 앞서 설명한 보호층(300)을 포함할 수 있다.
한편, 상기 COF 모듈은 상기 연성 인쇄회로기판(1000)을 절단한 후, 상기 칩(C)을 실장하여 제조될 수 있다. 자세하게, 도 1의 컷팅 라인(CL)을 따라 절단한 후, 상기 제 1 회로 패턴, 제 2 회로 패턴과 전기적으로 연결되는 구동칩을 연성 인쇄회로기판의 칩 실장 영역에 배치항 구동칩이 실장된 COF 모듈(2000)이 제조될 수 있다.
예를 들어, 상기 연성 인쇄회로기판의 컷팅 라인(CL) 외부에 배치된 배선 및 패드부를 통해 연성 인쇄회로기판의 구동 특성을 테스트한 후, 상기 컷팅 라인(CL)을 따라 연성 인쇄회로기판을 절단할 수 있다.
이때, 불량품으로 판정되는 연성 인쇄회로기판에는 식별 패턴을 펀칭하여 패턴홀을 형성하고, 구동칩을 실장하지 않는다. 또한, 정상품으로 판정되는 연성 인쇄회로기판에는 식별 패턴을 펀칭하지 않고, 구동칩을 실장한다.
상기 COF 모듈은 디스플레이 패널과 기판의 사이에 위치하여 전기적인 신호를 연결할 수 있다.
즉, 상기 보호층(300)이 배치되지 않고 노출되는 상기 제 1 회로 패턴 및 상기 제 2 회로 패턴의 패드부는 상기 디스플레이 패널, 인쇄회로기판 및 상기 칩 실장 영역의 상기 칩과 연결될 수 있다.
도 7을 참조하면, 실시예에 따른 연성 인쇄회로기판을 포함하는 COF 모듈(2000)의 일단은 상기 디스플레이 패널(3000)과 연결되고, 상기 일단과 반대되는 타단은 상기 기판(4000)과 연결될 수 있다.
예를 들어, 실시예에 따른 연성인쇄회로기판을 포함하는 COF 모듈(2000)의 일단은 상기 디스플레이 패널(3000)과 접촉함에 따라 전기적으로 연결되고, 상기 일단과 반대되는 타단은 상기 인쇄회로기판(4000)과 접촉함에 따라 전기적으로 연결될 수 있다. 여기에서, 접촉은 직접적인 접촉을 의미할 수 있다. 또는, 이방성전도성필름(Anisotropic conductive film, ACF)을 사이에 두고 접촉되는 것을 의미할 수 있다.
일례로, 상기 COF 모듈(2000)과 상기 인쇄회로기판(4000)의 사이에는 상기 이방성 전도성필름이 배치될 수 있다. 상기 COF 모듈(2000)과 상기 인쇄회로기판(4000)은 상기 이방성 전도성필름에 의하여 접착이 되는 동시에 전기적으로 연결될 수 있다. 상기 이방성 전도성필름은 도전성 입자가 분산된 수지일 수 있다. 따라서, 상기 인쇄회로기판(4000)에 의하여 연결되는 전기적인 신호는 상기 이방성 전도성필름에 포함된 상기 도전성 입자를 통하여 상기 COF 모듈(2000)에 전달될 수 있다.
상기 COF 모듈(1000)은 플렉서블 기판을 포함하기 때문에, 상기 디스플레이 패널(3000)과 상기 인쇄회로기판(4000)의 사이에서 리지드(rigid)한 형태 또는 구부러진(bneding) 형태를 가질 수 있다.
상기 COF 모듈(2000)은 서로 대향되며 배치되는 상기 디스플레이 패널(3000)과 상기 인쇄회로기판(4000) 사이를 구부러진 형태로 연결할 수 있으므로, 전자 디바이스의 두께를 감소시킬 수 있고, 설계의 자유도를 향상시킬 수 있다. 또한, 상기 플렉서블 기판을 포함하는 COF 모듈(2000)은 구부러진 형태에서도 배선이 끊어지지 않을 수 있으므로, 상기 COF 모듈을 포함하는 전자 디바이스의 신뢰성을 향상시킬 수 있다.
상기 COF 모듈은 플렉서블하기 때문에, 다양한 전자디바이스에 사용될 수 있다.
예를 들어, 도 8을 참조하면, 상기 COF 모듈은 휘어지는 플렉서블(flexible) 터치 윈도우에 포함될 수 있다. 따라서, 이를 포함하는 터치 디바이스 장치는 플렉서블 터치 디바이스 장치일 수 있다. 따라서, 사용자가 손으로 휘거나 구부릴 수 있다. 이러한 플렉서블 터치 윈도우는 웨어러블 터치 등에 적용될 수 있다.
도 9를 참조하면, 상기 COF 모듈은 곡면 디스플레이를 포함하는 다양한 웨어러블 터치 디바이스에 포함될 수 있다. 따라서, 상기 COF 모듈을 포함하는 전자창치는 슬림화 또는 경량화될 수 있다.
도 10을 참조하면, 상기 COF 모듈은 TV, 모니터, 노트북과 같은 디스플레이 부분을 가지는 다양한 전자디바이스에 사용될 수 있다. 이때, 상기 COF 모듈은 곡선 형상의 디스플레이 부분을 가지는 전자장치에도 사용될 수 있다.
그러나, 실시예가 이에 한정되는 것은 아니고, 이러한 COF 연성인쇄회로기판 및 이를 가공한 COF 모듈은 다양한 전자디바이스에 사용될 수 있음은 물론이다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (10)
- 기재;
상기 기재 상에 배치되는 회로 패턴;
상기 회로 패턴 상의 보호층; 및
상기 보호층의 일 영역 또는 상기 보호층 상에 배치되는 식별 패턴을 포함하고,
상기 회로 패턴은 제 1 영역 상에 배치되는 제 1 회로 패턴 및 제 2 영역 상에 배치되는 제 2 회로 패턴을 포함하고,
상기 제 1 영역 및 상기 제 2 영역 사이에는 칩 실장 영역을 포함하는 제 3 영역이 배치되고,
상기 식별 패턴은 상기 제 1 영역 및 상기 제 2 영역 중 적어도 하나의 영역 상에 배치되는 연성 인쇄회로기판. - 제 1항에 있어서,
상기 제 1 회로 패턴은 제 1 배선부, 제 1 패드부 및 제 2 패드부를 포함하고,
상기 제 2 회로 패턴은 제 2 배선부, 제 3 패드부 및 제 4 패드부를 포함하고,
상기 제 1 영역에는 상기 제 1 배선부가 배치되고,
상기 제 2 영역에는 상기 제 2 배선부가 배치되는 연성 인쇄회로기판. - 제 1항에 있어서,
상기 식별 패턴은 상기 제 3 영역과 이격하는 연성 인쇄회로기판. - 제 2항에 있어서,
상기 식별 패턴과 상기 제 3 영역의 최소 이격거리는 상기 제 1 배선부 또는 상기 제 2 배선부의 최대 이격거리보다 큰 연성 인쇄회로기판. - 제 2항에 있어서,
상기 식별 패턴은 상기 제 1 영역에서 상기 제 1 배선부가 최대 간격을 가지는 영역 상에 배치되는 연성 인쇄회로기판. - 제 2항에 있어서,
상기 식별 패턴은 상기 제 2 영역에서 상기 제 2 배선부가 최대 간격을 가지는 영역 상에 배치되는 연성 인쇄회로기판. - 제 2항에 있어서,
상기 제 1 배선부들의 최대 간격은 상기 제 2 배선부들의 최대 간격보다 크고,
상기 식별 패턴은 상기 제 1 영역 상에만 배치되는 연성 인쇄회로기판. - 제 1항에 있어서,
상기 식별 패턴은 상기 연성 인쇄회로기판의 검사 공정에서 불량품으로 판정되는 연성 인쇄회로기판에 패턴홀이 형성되는 영역으로 정의되는 연성 인쇄회로기판. - 제 1항 내지 제 8항 중 어느 한 항에 따른 연성 인쇄회로기판; 및
상기 칩 실장 영역에 배치되는 칩을 포함하는 COF 모듈. - 제 9항에 따른 COF 모듈;
상기 제 1 회로 패턴과 연결되는 인쇄회로기판; 및
상기 제 2 회로 패턴과 연결되는 디스플레이 패널을 포함하는 전자 디바이스.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220078344A KR20240001552A (ko) | 2022-06-27 | 2022-06-27 | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220078344A KR20240001552A (ko) | 2022-06-27 | 2022-06-27 | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20240001552A true KR20240001552A (ko) | 2024-01-03 |
Family
ID=89539169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220078344A KR20240001552A (ko) | 2022-06-27 | 2022-06-27 | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20240001552A (ko) |
-
2022
- 2022-06-27 KR KR1020220078344A patent/KR20240001552A/ko unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102665438B1 (ko) | 연성 회로기판, cof 모듈 및 이를 포함하는 전자 디바이스 | |
| US11395403B2 (en) | Flexible circuit board, COF module and electronic device including the same | |
| KR100947608B1 (ko) | 연성 필름 | |
| CN114501772B (zh) | 柔性印刷电路板、包括其的cof模块和电子设备 | |
| US20240057259A1 (en) | Flexible printed circuit board, cof module, and electronic device comprising the same | |
| KR20240001552A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR101751390B1 (ko) | 연성 회로 기판 및 그 제조 방법 | |
| KR20220054102A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR20180018034A (ko) | 연성 회로기판 및 이를 포함하는 전자 디바이스 | |
| KR20230039451A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR20230111541A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR20230107060A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR20230111969A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR20240001549A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR20240028215A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR20240041648A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR20230062252A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR20240077904A (ko) | 연성 회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR20230042969A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR20230028009A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| TW202027574A (zh) | 柔性印刷電路板與其製造方法及具備柔性電路板的封裝結構 | |
| KR20210019041A (ko) | 연성 회로 기판과 그 제조 방법 및 연성 회로 기판을 구비하는 패키지 |