KR20230039451A - 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 - Google Patents
연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 Download PDFInfo
- Publication number
- KR20230039451A KR20230039451A KR1020210122801A KR20210122801A KR20230039451A KR 20230039451 A KR20230039451 A KR 20230039451A KR 1020210122801 A KR1020210122801 A KR 1020210122801A KR 20210122801 A KR20210122801 A KR 20210122801A KR 20230039451 A KR20230039451 A KR 20230039451A
- Authority
- KR
- South Korea
- Prior art keywords
- circuit pattern
- pad part
- substrate
- disposed
- interval
- Prior art date
Links
- 239000000758 substrate Substances 0.000 claims abstract description 123
- 239000011241 protective layer Substances 0.000 claims abstract description 20
- 238000012360 testing method Methods 0.000 claims description 20
- 239000010410 layer Substances 0.000 description 100
- 238000005520 cutting process Methods 0.000 description 51
- 229910052751 metal Inorganic materials 0.000 description 36
- 239000002184 metal Substances 0.000 description 36
- 238000000034 method Methods 0.000 description 14
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 10
- 239000010949 copper Substances 0.000 description 10
- 230000007547 defect Effects 0.000 description 8
- 239000010408 film Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000011651 chromium Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000007769 metal material Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000011112 polyethylene naphthalate Substances 0.000 description 1
- -1 polyethylene terephthalate Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229920005992 thermoplastic resin Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/147—Structural association of two or more printed circuits at least one of the printed circuits being bent or folded, e.g. by using a flexible printed circuit
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10128—Display
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Structure Of Printed Boards (AREA)
Abstract
실시예에 따른 연성 인쇄회로기판은, 기재; 상기 기재 상에 배치되는 회로 패턴; 및 상기 회로 패턴 상의 보호층을 포함하고, 상기 기재는 칩 실장 영역을 포함하고, 상기 회로 패턴은 상기 칩 실장 영역의 칩과 연결되는 제 1 회로 패턴 및 제 2 회로 패턴을 포함하고, 상기 제 1 회로 패턴은 복수의 제 1 배선부; 및 상기 제 1 배선부와 연결되는 제 1 패드부 및 제 2 패드부를 포함하고, 상기 제 2 회로 패턴은 복수의 제 2 배선부; 및 상기 제 2 배선부와 연결되는 제 3 패드부 및 제 4 패드부를 포함하고, 상기 제 1 패드부 및 상기 제 3 패드부는 상기 칩과 연결되고, 상기 제 2 패드부 및 상기 제 4 패드부는 상기 기재의 끝단과 이격하여 배치된다.
Description
실시예는 연성 인쇄회로기판, COF 모듈 및 이를 포함하는 전자디바이스에 관한 것이다. 자세하게, 상기 연성 인쇄회로기판은 COF용 연성인쇄회로기판일 수 있다.
최근 다양한 전자 제품이 얇고, 소형화, 경량화되고 있다. 이에 따라, 전자 제품의 좁은 영역에 고밀도로 반도체 칩을 실장하기 위한 다양한 연구가 진행되고 있다.
그 중에서도, COF(Chip On Film) 방식은 플렉서블 기판을 사용하기 때문에, 플렉서블 디스플레이에 적용될 수 있다. 즉, COF 방식은 다양한 웨어러블 전자기기에 적용될 수 있다는 점에서 각광받고 있다. 또한, COF 방식은 미세한 피치를 구현할 수 있기 때문에, 화소수의 증가에 따른 고해상도의 디스플레이를 구현하는데 사용될 수 있다.
COF(Chip On Film)는 반도체 칩을 얇은 필름 형태의 연성 인쇄회로기판에 장착하는 방식이다. 예를 들어, 반도체 칩은 직접회로(Integrated Circuit, IC) 칩 또는 대규모 직접회로(Large Scale Integrated circuit, LSI) 칩일 수 있다.
한편, 상기 칩은 배선전극을 통해 외부의 PCB 및 디스플레이 패널과 연결될 수 있다. 예를 들어, 상기 배선전극의 일단 및 타단에는 각각 패드부가 배치되고, 어느 하나의 패드부는 상기 칩의 단자와 전기적으로 연결되고, 다른 하나의 패드부는 상기 PCB 및 디스플레이 패널의 단자와 연결될 수 있다. 이에 따라, 상기 COF를 통해 칩, PCB 및 디스플레이 패널이 전기적으로 연결되고, 상기 배선전극을 통해 상기 디스플레이 패널로 신호가 전달될 수 있다.
한편, 상기 COF의 기판으로 사용되는 플렉서블 기판은 칩, 배선전극, 패드부가 배치되는 유효 영영과, 스프라킷 홀, 더미 전극, 테스트 전극 등이 배치되는 비유효 영역을 포함할 수 있다.
상기 COF는 상기 기판 상에 칩, 배선전극, 패드부를 배치한 후, 최종적으로 유효 영역과 비유효 영역의 경계로 정의되는 컷팅라인을 절단하여 형성될 수 있다.
이때, 상기 배선전극과 연결되는 상기 테스트 전극이 함께 절단되면서, 배선전극의 끝단에는 절단되고, 이에 따라, 절단 공정 중 발생하는 열에 의해 회로 패턴에서 이물질이 발생하거나, 버(burr) 등이 발생함에 따라, COF의 신뢰성이 저하되는 문제점이 잇다.
따라서, 상기와 같은 문제점을 해결할 수 있는 새로운 구조의 연성 인쇄회로기판이 요구된다.
실시예는 향상된 신뢰성을 가지는 연성 인쇄회로기판, COF 모듈 및 이를 포함하는 전자디바이스를 제공하고자 한다.
실시예에 따른 연성 인쇄회로기판은, 기재; 상기 기재 상에 배치되는 회로 패턴; 및 상기 회로 패턴 상의 보호층을 포함하고, 상기 기재는 칩 실장 영역을 포함하고, 상기 회로 패턴은 상기 칩 실장 영역의 칩과 연결되는 제 1 회로 패턴 및 제 2 회로 패턴을 포함하고, 상기 제 1 회로 패턴은 복수의 제 1 배선부; 및 상기 제 1 배선부와 연결되는 제 1 패드부 및 제 2 패드부를 포함하고, 상기 제 2 회로 패턴은 복수의 제 2 배선부; 및 상기 제 2 배선부와 연결되는 제 3 패드부 및 제 4 패드부를 포함하고, 상기 제 1 패드부 및 상기 제 3 패드부는 상기 칩과 연결되고, 상기 제 2 패드부 및 상기 제 4 패드부는 상기 기재의 끝단과 이격하여 배치된다.
실시예에 따른 연성 인쇄회로기판은 상기 제 1 회로 패턴의 제 2 패드부 및 상기 제 2 회로 패턴의 제 4 패드부를 상기 기재의 컷팅 라인의 내측에 배치할 수 있다. 이에 따라, 상기 기재가 컷팅 라인을 따라 절단된 후, 상기 제 1 회로 패턴의 제 2 패드부 및 상기 제 2 회로 패턴의 제 4 패드부는 상기 기재의 끝단과 이격하여 배치될 수 있다. 즉, 상기 기재가 컷팅 라인을 따라 절단될 때, 상기 기재만이 절단되고, 상기 회로 패턴은 절단되지 않을 수 있다.
또한, 실시예에 따른 연성 인쇄회로기판은 상기 기재를 절단하기 전 또는 절단한 후 컷팅 라인 내측에 배치되는 제 2 패드부 및 제 4 패드부를 테스트 단자로 이용하여 연성 인쇄회로기판의 불량을 확인할 수 있다.
따라서, 컷팅 라인 외측에 별도의 테스트 단자를 배치한 후, 테스트 단자를 통해 연성 인쇄회로기판의 불량을 확인한 후, 컷팅 라인을 따라 테스트 단자가 절단되는 것을 방지할 수 있다.
이에 따라, 절단 공정 중 발생하는 열에 의해 회로 패턴에 버(burr)가 발생하는 것을 방지할 수 있다. 또한, 절단 공정 중 발생하는 이물질이 패턴들 사이에 잔류하거나 패턴의 표면에 증착하는 것을 방지할 수 있다.
따라서, 실시예에 따른 연성 인쇄회로기판은 향상된 신뢰성 및 전기적 특성을 가질 수 있다.
도 1은 실시예에 따른 연성 인쇄회로기판의 상면도를 도시한 도면이다.
도 2 및 도 3은 도 1의 A-A' 영역을 절단한 단면도를 도시한 도면이다.
도 4는 도 1의 B-B' 영역을 절단한 단면도를 도시한 도면이다.
도 5는 도 1의 A 영역을 확대한 확대도를 도시한 도면이다.
도 6은 도 5의 C-C' 영역을 절단한 단면도를 도시한 도면이다.
도 7은 도 1의 B 영역을 확대한 확대도를 도시한 도면이다.
도 8은 도 7의 D-D' 영역을 절단한 단면도를 도시한 도면이다.
도 9는 도 1의 C 영역을 확대한 확대도를 도시한 도면이다.
도 10은 도 1의 D 영역을 확대한 확대도를 도시한 도면이다.
도 11은 실시예에 따른 COF 모듈의 상면도를 도시한 도면이다.
도 12는 실시예에 따른 연성인쇄회로기판을 포함하는 COF 모듈의 연결관계를 도시한 단면도이다.
도 13 내지 도 15는 실시예에 따른 연성인쇄회로기판을 포함하는 전자 디바이스에 관한 도면이다.
도 2 및 도 3은 도 1의 A-A' 영역을 절단한 단면도를 도시한 도면이다.
도 4는 도 1의 B-B' 영역을 절단한 단면도를 도시한 도면이다.
도 5는 도 1의 A 영역을 확대한 확대도를 도시한 도면이다.
도 6은 도 5의 C-C' 영역을 절단한 단면도를 도시한 도면이다.
도 7은 도 1의 B 영역을 확대한 확대도를 도시한 도면이다.
도 8은 도 7의 D-D' 영역을 절단한 단면도를 도시한 도면이다.
도 9는 도 1의 C 영역을 확대한 확대도를 도시한 도면이다.
도 10은 도 1의 D 영역을 확대한 확대도를 도시한 도면이다.
도 11은 실시예에 따른 COF 모듈의 상면도를 도시한 도면이다.
도 12는 실시예에 따른 연성인쇄회로기판을 포함하는 COF 모듈의 연결관계를 도시한 단면도이다.
도 13 내지 도 15는 실시예에 따른 연성인쇄회로기판을 포함하는 전자 디바이스에 관한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하, 도면들을 참조하여 실시예에 따른 연성 인쇄회로기판, COF 모듈 및 이를 포함하는 전자 디바이스를 설명한다.
이하, 도면들을 참조하여 실시예에 따른 연성 인쇄회로기판, COF 모듈 및 이를 포함하는 전자 디바이스를 설명한다.
도 1은 실시예에 따른 연성 인쇄회로기판의 상면도를 도시한 도면이다.
도 1을 참조하면, 실시예에 따른 연성 인쇄회로기판(1000)은 기재(100), 상기 기재(100) 상에 배치되는 회로 패턴(200)을 포함할 수 있다.
상기 기재(100)는 연성 기판을 포함할 수 있다. 예를 들어, 상기 기재(100)는 폴리이미드(polyimide, PI) 기판일 수 있다. 다만, 실시예는 이에 제한되지 않고, 상기 기재(100) 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN)와 같은 고분자 물질을 포함할 수 있다. 이에 따라, 상기 기재(100)를 포함하는 연성 인쇄회로기판은 곡선의 디스플레이 장치가 구비된 다양한 전자 디바이스에 사용될 수 있다. 예를 들어, 상기 기재(100)를 포함하는 연성인쇄회로 기판은 플렉서블 특성이 우수함에 따라, 웨어러블 전자 디바이스의 반도체 칩을 실장하는데 적합할 수 있다.
상기 기재(100)는 20㎛ 내지 100㎛의 두께를 가질 수 있다. 예를 들어, 상기 기재(100)는 25㎛ 내지 50㎛의 두께를 가질 수 있다. 예를 들어, 상기 기재(100)는 30㎛ 내지 40㎛의 두께를 가질 수 있다. 상기 기재(100)의 두께가 100㎛ 초과하는 경우 상기 연성 인쇄회로기판의 전체적인 두께가 증가할 수 있고, 이에 의해 플렉서블 특성이 저하될 수 있다. 또한, 상기 기재(100)의 두께가 20㎛ 미만인 경우에는 칩을 실장 하는 공정에서 상기 기재(100)에 인가되는 열/압력 등에 취약할 수 있다.
상기 기재(100)는 제 1 영역(1A)과 제 2 영역(2A)을 포함할 수 있다. 예를 들어, 상기 제 1 영역(1A)은 상기 기재(100)의 중앙 영역일 수 있고, 상기 제 2 영역(2A)은 상기 기재(100)의 외곽 영역일 수 있다. 즉, 상기 제 1 영역(1A)은 상기 제 2 영역(2A)들 사이에 배치될 수 있다.
상기 제 1 영역(1A)은 칩 실장 영역(CA)을 포함할 수 있다. 자세하게, 상기 제 1 영역(1A)은 상기 회로 패턴과 연결되는 칩(C)이 실장되는 칩 실장 영역(CA)을 포함할 수 있다.
또한, 상기 제 1 영역(1A) 상에는 회로 패턴(210, 220)이 배치될 수 있다. 자세하게, 상기 제 1 영역(1A)에는 서로 이격하여 배치되고, 다 방향으로 연장하는 복수의 회로 패턴이 배치될 수 있다.
상기 제 1 영역(1A)은 상기 연성인쇄회로기판(1000)에서 실제로 사용되는 영역일 수 잇다. 즉, 상기 연성인쇄회로기판이 다른 패널 등과 접촉될 때 상기 제 1 영역(1A)은 함께 접촉되는 영역일 수 있다.
상기 제 2 영역(2A)에는 상기 회로 패턴이 배치되지 않을 수 있다. 즉, 상기 회로 패턴의 배치 유무에 따라, 상기 제 1 영역(1A)과 상기 제 2 영역(2A)이 구분될 수 있다.
상기 제 2 영역(2A)은 복수의 홀을 포함할 수 있다. 자세하게, 상기 제 2 영역(2A)은 복수의 스프로킷 홀(H)을 포함할 수 있다. 상기 스프로킷 홀(H)에 의해 상기 연성 인쇄회로기판은 롤투롤 방식으로 스프로킷 홀에 의하여 감기거나 풀어질 수 있다.
상기 제 2 영역(2A)은 상기 연성 인쇄회로기판(1000)에서 실제로 사용되지 않는 영역일 수 있다. 즉, 상기 연성인쇄회로기판이 다른 패널 등과 접촉될 때 상기 제 2 영역은 제거되는 영역일 수 있다.
자세하게, 상기 연성 인쇄회로기판(1000)은 스프로킷 홀(H)이 형성된 제 2 영역(2A)과 상기 제 1 영역(1A)의 경계로 정의되는 컷팅 라인(CL)을 절단한 후, COF 모듈로 가공되어 다양한 전자디바이스에 실장 될 수 있다.
상기 회로 패턴은 배선부 및 패드부를 포함할 수 있다. 또한, 상기 제 1 영역(1A)에는 복수의 회로 패턴들이 배치될 수 있다. 자세하게, 상기 제 1 영역(1A)에는 제 1 회로 패턴(210) 및 제 2 회로 패턴(220)이 배치될 수 있다.
도 1 내지 도 3을 참조하면, 상기 제 1 회로 패턴(210)은 제 1 배선부(211), 제 1 패드부(212a) 및 제 2 패드부(212b)를 포함할 수 있다. 자세하게, 상기 제 1 회로 패턴(210)은 상기 칩 실장 영역(CA) 내부에 배치되는 상기 제 1 패드부(212a), 상기 칩 실장 영역(CA) 외부에 배치되는 상기 제 2 패드부(212b) 및 상기 제 1 패드부(212a)와 상기 제 2 패드부(212b) 사이에 배치되고, 상기 제 1 패드부(212a) 및 상기 제 2 패드부(212b)와 연결되는 제 1 배선부(211)를 포함할 수 있다.
상기 제 1 배선부(211), 상기 제 1 패드부(212a) 및 상기 제 2 패드부(212b)는 일체로 형성될 수 있다.
또한, 상기 제 1 배선부(211)는 상기 칩 실장 영역(CA)을 기준으로 제 A1 방향(A1)으로 연장하며 배치될 수 있다.
상기 제 1 패드부(212a)는 상기 칩 실장 영역에 배치되는 칩과 전기적으로 연결될 수 있다. 또한, 상기 제 2 패드부(212b)는 인쇄회로기판과 전기적으로 연결될 수 있다. 또한, 상기 제 1 배선부(211)는 상기 칩과 상기 인쇄회로기판 사이에서 신호를 전달할 수 있다.
상기 제 1 회로 패턴(210) 상에는 보호층(300)이 배치될 수 있다. 자세하게, 상기 제 1 배선부(211) 상에는 상기 보호층(300)이 배치될 수 있다. 상기 보호층(300)은 상기 제 1 배선부(211)를 감싸면서 배치될 수 있다. 또한, 상기 제 1 패드부(212a) 및 상기 제 2 패드부(212b)에는 상기 보호층(300)이 배치되지 않을 수 있다.
또한, 도 1 및 도 4를 참조하면, 상기 제 2 회로 패턴(220)은 제 2 배선부(221), 제 3 패드부(222a) 및 제 4 패드부(222b)를 포함할 수 있다. 자세하게, 상기 제 2 회로 패턴(220)은 상기 칩 실장 영역(CA) 내부에 배치되는 상기 제 3 패드부(222a), 상기 칩 실장 영역(CA) 외부에 배치되는 상기 제 4 패드부(222b) 및 상기 제 3 패드부(222a)와 상기 제 4 패드부(222b) 사이에 배치되고, 상기 제 3 패드부(222a)와 상기 제 4 패드부(222b)와 연결되는 제 2 배선부(221)를 포함할 수 있다.
상기 제 2 배선부(221), 상기 제 3 패드부(222a) 및 상기 제 4 패드부(222b)는 일체로 형성될 수 있다.
또한, 상기 제 2 배선부(221)는 상기 칩 실장 영역(CA)을 기준으로 제 A2 방향(A2)으로 연장하며 배치될 수 있다. 자세하게, 상기 제 2 배선부(221)는 상기 제 A1 방향(A1)과 반대 방향인 제 A2 방향(A2)으로 연장하며 배치될 수 있다.
상기 제 3 패드부(222a)는 상기 칩 실장 영역에 배치되는 칩과 전기적으로 연결될 수 있다. 또한, 상기 제 4 패드부(222b)는 디스플레이 패널과 전기적으로 연결될 수 있다. 또한, 상기 제 2 배선부(221)는 상기 칩과 상기 디스플레이 패널 사이에서 신호를 전달할 수 있다.
상기 제 2 회로 패턴(220) 상에는 보호층(300)이 배치될 수 있다. 자세하게, 상기 제 2 배선부(221) 상에는 상기 보호층(300)이 배치될 수 있다. 상기 보호층(300)은 상기 제 2 배선부(221)를 감싸면서 배치될 수 있다. 또한, 상기 제 3 패드부(222a) 및 상기 제 4 패드부(222b)에는 상기 보호층(300)이 배치되지 않을 수 있다.
상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)은 전기 전도성이 우수한 금속 물질을 포함할 수 있다. 자세하게, 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)은 구리(Cu)를 포함할 수 있다. 다만, 실시예가 이에 제한되는 것은 아니고, 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)은 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 은(Ag), 몰리브덴(Mo). 금(Au), 티타튬(Ti) 및 이들의 합금 중 적어도 하나의 금속을 포함할 수 있음은 물론이다.
이하에서는, 도 2 및 도 3을 참조하여, 실시예에 따른 연성 인쇄회로기판의 회로 패턴의 층구조를 설명한다. 도 2 및 도 3에서는 제 1 회로 패턴(210)을 중심으로 설명하지만, 실시예는 이에 제한되지 않고, 도 2 및 도 3에서 설명되는 층구조에 대한 설명은 제 2 회로 패턴(220)에 동일하게 적용될 수 있다.
도 2를 참조하면, 상기 제 1 회로 패턴(210)은 다층으로 형성될 수 있다. 자세하게, 상기 제 1 배선부(211) 및 상기 제 1 패드부(212a)는 제 1 금속층(201) 및 제 2 금속층(202)을 포함할 수 있다. 또한, 도 2에 도시되지 않았지만. 상기 제 2 패드부(212b)도 상기 제 1 금속층(201) 및 상기 제 2 금속층(202)을 포함할 수 있다
상기 제 1 금속층(201)은 상기 제 1 회로 패턴(210)의 씨드층일 수 있다. 자세하게, 상기 제 1 금속층(201)은 상기 기재(100) 상에 구리(Cu) 등의 금속 물질을 이용하여 무전해 도금을 통해 형성되는 씨드층일 수 있다.
또한, 상기 제 2 금속층(202)은 도금층일 수 있다. 자세하게, 상기 제 2 금속층(202)은 상기 제 1 금속층(201)을 씨드층으로 하여 전해도금으로 형성된 도금층일 수 있다.
상기 제 1 금속층(201)의 두께는 상기 제 2 금속층(202)의 두께보다 작을 수 있다.
예를 들어, 상기 제 1 금속층(201)의 두께는 0.7㎛ 내지 2㎛일 수 있고, 상기 제 2 금속층(202)의 두께는 10㎛ 내지 25㎛일 수 있다.
상기 제 1 금속층(201) 및 상기 제 2 금속층(202)은 동일한 금속 물질을 포함할 수 있다. 예를 들어, 상기 제 1 금속층(201) 및 상기 제 2 금속층(202)은 구리(Cu)를 포함할 수 있다.
또한, 상기 제 2 금속층(201) 상에는 접합층(203)이 배치될 수 있다. 자세하게, 상기 접합층(203)은 상기 제 1 금속층(201), 상기 제 2 금속층(202)의 측면 및 상기 제 2 금속층(202)의 상면에 배치될 수 있다. 즉, 상기 접합층(203)은 상기 제 1 금속층(201), 상기 제 2 금속층(202)을 감싸면서 배치될 수 있다.
상기 접합층(203)은 금속을 포함할 수 있다. 자세하게, 상기 접합층(203)은 주석(Sn)을 포함할 수 있다.
상기 접합층(203)은 0.3㎛ 내지 0.7㎛의 두께로 형성될 수 있다. 상기 접합층(203)은 상기 접합층(203)과 상기 제 2 금속층(202)이 접촉하는 하부면에서 상부면 방향으로 연장하면서 주석의 함량이 높아질 수 있다.
즉, 상기 접합층(203)은 상기 제 2 금속층(202)과 접촉하며 배치되므로, 상기 접합층(203)의 하부면에서 상부면 방향으로 갈수록 주석의 함량이 높아지고, 구리의 함량은 낮아질 수 있다.
이에 따라, 상기 접합층(203)의 상부면에서 0.1㎛ 내지 0.3㎛의 두께 범위에서는 순수한 주석만이 잔류할 수 있다.
상기 접합층(203)에 의해 상기 칩, 상기 인쇄회로기판 및 상기 디스플레이 패널의 단자와 상기 제 1 패드부 및 제 2 패드부를 열 및 압력을 통해 용이하게 접착할 수 있다. 즉, 상기 제 1 패드부 및 제 2 패드부에 열 및 압력을 인가하는 경우, 상기 접합층에서 순수한 주석이 잔류하는 상부면이 용융되면서 상기 칩, 상기 인쇄회로기판 및 상기 디스플레이 패널의 단자와 용이하게 접착될 수 있다.
이에 따라, 상기 접합층(203)은 제 1 패드부(212a)와 분리되지 않고, 제 1 패드부의 일부분이 될 수 있다.
상기 제 1 회로 패턴(210)은 2㎛ 내지 25㎛의 두께로 배치될 수 있다. 예를 들어, 상기 제 1 회로 패턴(210)은 5㎛ 내지 20㎛의 두께로 배치될 수 있다. 예를 들어, 상기 제 1 회로 패턴(210)은 7㎛ 내지 15㎛의 두께로 배치될 수 있다.
상기 제 1 회로 패턴(210)은 제조 공정 중 회로 패턴들의 이격을 위해 진행되는 플레쉬에칭(Flash etching)에 의해 제 1 금속층(201)을 에칭하는 공정이 진행되므로, 최종적으로 제조되는 상기 제 1 회로 패턴(211) 및 상기 제 2 회로 패턴(220)은 상기 제 1 금속층(201), 상기 제 2 금속층(202) 및 상기 접합층(203)의 두께의 합보다 작을 수 있다.
상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)의 두께가 2㎛ 미만인 경우에는 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)의 저항이 증가할 수 있다. 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)의 두께가 25㎛를 초과하는 경우에는 미세패턴을 구현하기 어려울 수 있다.
한편, 상기 기재(100)와 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220) 사이에는 버퍼층(205)이 더 배치될 수 있다. 상기 버퍼층(205)은 이종물질인 상기 기재(100)와 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)의 밀착력을 향상시킬 수 있다.
상기 버퍼층(205)은 다층으로 형성될 수 있다. 자세하게, 상기 기재(100) 상에는 제 1 버퍼층(205a) 및 상기 제 1 버퍼층(205a) 상의 제 2 버퍼층(205b)이 배치될 수 있다. 이에 따라, 상기 제 1 버퍼층(205a)은 상기 기재(100)와 접촉하고, 상기 제 2 버퍼층(205b)은 상기 제 1 회로 패턴(201)과 접촉하며 배치될 수 있다.
상기 제 1 버퍼층(205a)은 상기 기재(100)와 밀착력이 좋은 물질을 포함할 수 있다. 예를 들어, 상기 제 1 버퍼층(205a)은 니켈(Ni)을 포함할 수 있다. 또한, 상기 제 2 버퍼층(205b)은 상기 제 1 회로패턴(210)과 밀착력이 좋은 물질을 포함할 수 있다. 예를 들어, 상기 제 2 버퍼층(205b)은 크롬(Cr)을 포함할 수 있다.
상기 제 1 버퍼층(205a) 및 상기 제 2 버퍼층(205b)을 포함하는 상기 버퍼층(205)은 나노미터 단위의 박막두께를 가질 수 있다. 예를 들어, 상기 버퍼층(205)은 20㎚ 이하의 두께를 가질 수 있다.
상기 버퍼층(205)에 의해 이종 물질인 기재(100)와 상기 제 1 회로 패턴(210)의 밀착력을 향상시킬 수 있으므로, 상기 제 1 회로 패턴(201)의 탈막을 방지할 수 있다.
한편, 도 3을 참조하면, 상기 접합층(203)은 제 1 접합층(203a) 및 제 2 접합층(203b)을 포함할 수 있다.
자세하게, 상기 제 1 접합층(203a)은 상기 제 1 배선부(211) 및 상기 제 1 패드부(212a) 상에 배치될 수 있다. 또한, 도면에는 도시되지 않았지만, 상기 제 1 접합층(203a)은 상기 제 2 패드부(212b) 상에도 배치될 수 있다. 즉, 상기 제 1 접합층(203a)은 상기 제 1 회로 패턴(210) 상에 배치될 수 있다.
또한, 상기 제 2 접합층(203b)은 상기 제 1 패드부(212a) 및 상기 제 2 패드부(212b) 상에만 배치될 수 있다. 즉, 상기 제 2 접합층(203b)에 의해 상기 제 1 배선부(211)와 상기 제 1 패드부(212a) 및 상기 제 2 패드부(212b)는 서로 다른 층 구조를 가질 수 있다.
상기 제 1 접합층(203a)과 상기 제 2 접합층(203b)은 금속을 포함할 수 있다. 자세하게, 상기 제 1 접합층(203a)과 상기 제 2 접합층(203b)은 주석(Sn)을 포함할 수 있다.
상기 제 1 접합층(203a)과 상기 제 2 접합층(203b)은 서로 다른 두께로 배치될 수 있다. 자세하게, 상기 제 2 접합층(203b)은 상기 제 1 접합층(203a)의 두께보다 클 수 있다.
예를 들어, 상기 제 1 접합층(203a)은 0.02㎛ 내지 0.06㎛의 박막 두께를 가지고, 상기 제 2 접합층(203b)은 0.2㎛ 내지 0.6㎛의 두께를 가질 수 있다.
상기 보호층(300)과 상기 제 1 배선부(211) 사이에 상기 접합층이 두껍게 배치되는 경우, 상기 연성 인쇄회로기판을 구부릴 때, 크랙이 발생할 수 있다. 이에 따라, 상기 보호층(300)과 상기 제 1 배선부(211) 사이의 제 1 접합층(231)은 얇은 박막 두께로 형성함으로써, 연성 인쇄회로기판을 구부릴 때 크랙이 발생하는 것을 방지할 수 있다.
또한, 상기 제 2 접합층(203b)은 상기 제 2 접합층(203b)과 상기 제 1 접합층(203a)이 접촉하는 하부면에서 상부면 방향으로 연장하면서 주석의 함량이 높아질 수 있다.
즉, 상기 제 2 접합층(203b)은 상기 제 2 접합층(203b)의 하부면에서 상부면 방향으로 갈수록 주석의 함량이 높아지고, 구리의 함량은 낮아질 수 있다.
이에 따라, 상기 제 2 접합층(203b)의 상부면에서 0.1㎛ 내지 0.3㎛의 두께 범위에서는 순수한 주석만이 잔류할 수 있다.
상기 제 2 접합층(203b)에 의해 상기 칩, 상기 인쇄회로기판 및 상기 디스플레이 패널의 단자와 상기 제 1 패드부 및 제 2 패드부를 열 및 압력을 통해 용이하게 접착할 수 있다. 즉, 상기 제 1 패드부 및 제 2 패드부에 열 및 압력을 인가하는 경우, 상기 접합층에서 순수한 주석이 잔류하는 상부면이 용융되면서 상기 칩, 상기 인쇄회로기판 및 상기 디스플레이 패널의 단자와 용이하게 접착될 수 있다.
이에 따라, 상기 제 1 접합층(203a) 및 상기 제 2 접합층(203b)은 제 1 패드부(212a)와 분리되지 않고, 제 1 패드부의 일부분이 될 수 있다.
한편, 상기 보호층(300)은 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)의 배선부 상에 배치될 수 있다. 자세하게, 상기 보호층(300)은 상기 제 1 배선부(211) 및 상기 제 2 배선부(221)를 감싸면서 배치될 수 있다. 즉, 상기 보호층(300)은 상기 제 1 패드부, 제 2 패드부, 제 3 패드부 및 제 4 패드부를 제외한 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220) 상에 배치될 수 있다.
상기 보호층(300)은 솔더페이스트를 포함할 수 있다. 예를 들어, 상기 보호층(300)은 열경화성수지, 열가소성수지, 충전제, 경화제 또는 경화촉진제를 포함하는 솔더페이스트를 포함할 수 있다.
이하, 도 5 내지 도 10을 참조하여 연성 인쇄회로기판의 회로 패턴을 상세하게 설명한다.
도 5는 도 1의 A 영역을 확대한 확대도를 도시한 도면이고, 도 6은 도 5의 C-C' 영역을 절단한 단면도를 도시한 도면이고, 도 7은 도 1의 B 영역을 확대한 확대도를 도시한 도면이고, 도 8은 도 7의 D-D' 영역을 절단한 단면도를 도시한 도면이다.
즉, 도 5 및 도 6은 제 1 회로 패턴(210)의 제 2 패드부(212b) 영역의 확대도 및 단면도를 도시한 도면이고, 도 7 및 도 8은 제 2 회로 패턴(220)의 제 4 패드부(222b) 영역의 확대도 및 단면도를 도시한 도면이다.
도 5 및 도 6을 참조하면, 상기 제 1 회로 패턴(210)의 제 2 패드부(212b)는 상기 기재(100)의 제 1 영역(1A)에 배치될 수 있다. 자세하게, 상기 제 2 패드부(212b)는 상기 제 1 영역(1A)과 상기 제 2 영역(2A)의 경계 내측에 배치될 수 있다. 더 자세하게, 상기 제 2 패드부(212b)는 상기 컷팅 라인(CL)의 내측에 배치될 수 있다.
즉, 상기 제 1 회로 패턴(210)의 제 2 패드부(212b)는 상기 기재가 컷팅된 후 형성되는 상기 기재의 제 1 끝단(E1)과 이격하여 배치될 수 있다.
상기 제 2 패드부(212b)는 앞서 설명한 것처럼 인쇄회로기판 전기적으로 연결될 수 있다. 또한, 상기 제 2 패드부(212b)는 인쇄회로기판과 연결되기 전에 테스트 단자의 역할을 할 수 있다. 즉, 상기 제 2 패드부(212b)는 인쇄회로기판과 연결되기 전에 핀 타입의 프로브(Pin type probe)를 연결하여 제 1 회로 패턴의 쇼트, 오픈 등의 결함을 테스트할 수 있다.
즉, 상기 제 2 패드부(212b)는 인쇄회로기판과 연결되는 연결 패드이면서, 동시에 제 1 회로 패턴의 결함을 확인하는 테스트 패드일 수 있다. 즉, 실시예에 따른 연선 인쇄회로기판은 제 1 회로 패턴의 테스트 패드가 컷딩 라인의 내측에 배치될 수 있다.
상기 제 1 회로 패턴(210)의 제 2 패드부(212b)는 상기 기재(100)의 제 1 끝단(E1)과 설정된 범위로 이격하여 배치될 수 있다. 자세하게, 상기 제 1 회로 패턴(210)의 제 2 패드부(212b)는 상기 기재(100)의 제 1 끝단(E1)으로부터 제 1 간격(S1)으로 이격하여 배치될 수 있다.
상기 제 1 간격(S1)은 상기 제 1 회로 패턴(210)의 폭과 다를 수 있다. 자세하게, 상기 제 1 간격(S1)은 상기 제 2 패드부(212b)의 폭(w1)과 다를 수 있다. 더 자세하게, 상기 제 1 간격(S1)은 상기 제 2 패드부(212b)의 폭(w1)보다 클 수 있다.
예를 들어, 상기 제 1 간격(S1)은 상기 제 2 패드부(212b)의 폭(w1)에 대해 1배 초과 내지 3배 이하의 크기를 가질 수 있다. 일례로, 상기 제 2 패드부(212b)의 폭(w1)은 50㎛ 내지 150㎛ 일 수 있으며, 상기 제 1 간격(S1)은 상기 범위의 상기 제 2 패드부(212b)의 폭(w1)에 대해 1배 초과 내지 3배 이하의 크기를 가질 수 있다.
상기 제 1 간격(S1)이 상기 제 2 패드부(212b)의 폭(w1)에 대해 1배 이하인 경우, 공정 중 오차에 따라 기재(100)의 컷팅 라인(CL)을 따라 기재(100)를 절단할 때, 상기 제 1 회로 패턴(210)이 함께 절단되는 영역이 포함될 수 있다.
또한, 상기 제 1 간격(S1)이 상기 제 2 패드부(212b)의 폭(w1)에 대해 3배 초과하는 경우, 상기 제 1 간격(S1)의 크기 증가로 인해 기재(100) 상에서 회로 패턴이 배치되지 않는 불필요한 더미 영역의 크기가 증가될 수 있다.
또한, 상기 제 1 간격(S1)은 상기 제 1 회로 패턴(210)들의 간격과 다를 수 있다. 자세하게, 상기 제 1 간격(S1)은 상기 제 2 패드부(212b)의 간격(S1')과 다를 수 있다. 더 자세하게, 상기 제 1 간격(S1)은 상기 제 2 패드부(212b)의 간격(S1')보다 클 수 있다.
예를 들어, 상기 제 1 간격(S1)은 상기 제 2 패드부(212b)의 간격(S1')에 대해 1배 초과 내지 2배 이하의 크기를 가질 수 있다.
상기 제 1 간격(S1)이 상기 제 2 패드부(212b)의 간격(S1')에 대해 1배 이하인 경우, 공정 중 오차에 따라 기재(100)의 컷팅 라인(CL)을 따라 기재(100)를 절단할 때, 상기 제 1 회로 패턴(210)이 함께 절단되는 영역이 포함될 수 있다.
또한, 상기 제 1 간격(S1)이 상기 제 2 패드부(212b)의 간격(S1')에 대해 2배 초과하는 경우, 상기 제 1 간격(S1)의 크기 증가로 인해 기재(100) 상에서 회로 패턴이 배치되지 않는 불필요한 더미 영역의 크기가 증가될 수 있다.
또한, 상기 제 1 간격(S1)은 상기 제 1 회로 패턴(210)들의 피치와 다를 수 있다. 자세하게, 상기 제 1 간격(S1)은 상기 제 2 패드부(212b)의 피치(P1)와 다를 수 있다. 더 자세하게, 상기 제 1 간격(S1)은 상기 제 2 패드부(212b)의 피치(P1)보다 작을 수 있다.
예를 들어, 상기 제 2 패드부(212b)의 피치(P1)는 상기 제 1 간격(S1)에 대해 1배 초과 내지 3배 이하의 크기를 가질 수 있다.
상기 제 2 패드부(212b)의 피치(P1)가 상기 제 1 간격(S1)에 대해 1배 이하인 경우, 공정 중 오차에 따라 기재(100)의 컷팅 라인(CL)을 따라 기재(100)를 절단할 때, 상기 제 1 회로 패턴(210)이 함께 절단되는 영역이 포함될 수 있다.
또한, 상기 제 2 패드부(212b)의 피치(P1)가 상기 제 1 간격(S1)에 대해 3배 초과하는 경우, 상기 제 1 간격(S1)의 크기 증가로 인해 기재(100) 상에서 회로 패턴이 배치되지 않는 불필요한 더미 영역의 크기가 증가될 수 있다.
일례로, 상기 제 1 간격(S1)은 앞서 설명한 제 2 패드부(212b)의 폭, 간격 및 피치와의 관계를 만족하면서 설정된 범위의 크기를 가질 수 있다. 자세하게, 상기 제 1 간격(S1)은 200㎛ 이하일 수 있다. 더 자세하게, 상기 제 1 간격(S1)은 50㎛ 내지 200㎛ 일 수 있다.
상기 제 1 간격(S1)이 200㎛을 초과하는 경우, 상기 제 1 회로 패턴(210)의 본딩 영역인 제 2 패드부(212b)의 크기가 감소되어, 상기 제 1 회로 패턴(210)과 인쇄회로기판의 본딩 신뢰성이 저하될 수 있다. 또한, 상기 제 1 회로 패턴(210)이 배치되지 않는 면적의 증가로 인해, 기재의 내부와 기재의 끝단의 무게 차이, 응력 차이로 인해 기재의 끝단이 일 방향으로 휘어질 수 있다.
또한, 상기 제 1 간격(S1)이 30㎛ 미만인 경우, 공정 중 오차에 따라 기재(100)의 컷팅 라인(CL)을 따라 기재(100)를 절단할 때, 상기 제 1 회로 패턴(210)이 함께 절단되는 영역이 포함될 수 있다. 이에 따라, 상기 제 1 회로 패턴(210)이 절단되는 영역에서 버(burr)가 발생할 수 있고, 절단 중 발생하는 이물에 의해 회로 패턴의 전기적 특성이 저한될 수 있다.
또한, 상기 제 1 회로 패턴(210)의 제 2 패드부(212b)의 제 1 간격(S1)들은 설정된 크기의 크기 편차를 가질 수 있다. 여기서, 크기 편차는 모든 제 2 패드부(212b)의 제 1 간격(S1)들의 평균 편차로 정의될 수 있다.
자세하게, 상기 제 2 패드부(212b)의 제 1 간격(S1)들의 편차는 100㎛ 이하일 수 있다. 더 자세하게, 상기 제 2 패드부(212b)의 제 1 간격(S1)들의 편차는 10㎛ 내지 100㎛ 일 수 있다.
상기 제 2 패드부(212b)의 제 1 간격(S1)들의 편차는 100㎛을 초과하는 경우, 상기 편차의 증가로 인해 상기 제 1 회로 패턴(210)의 본딩 영역의 크기가 불필요하게 커질 수 있다.
도 7 및 도 8을 참조하면, 상기 제 2 회로 패턴(220)의 제 4 패드부(222b)는 상기 기재(100)의 제 1 영역(1A)에 배치될 수 있다. 자세하게, 상기 제 4 패드부(222b)는 상기 제 1 영역(1A)과 상기 제 2 영역(2A)의 경계 내측에 배치될 수 있다. 더 자세하게, 상기 제 4 패드부(222b)는 상기 컷팅 라인(CL)의 내측에 배치될 수 있다.
즉, 상기 제 2 회로 패턴(220)의 제 4 패드부(222b)는 상기 기재가 컷팅된 후 형성되는 상기 기재의 제 2 끝단(E2)과 이격하여 배치될 수 있다. 상기 제 2 끝단(E2)은 상기 제 1 끝단(E1)과 마주보며 배치될 수 있다.
상기 제 4 패드부(222b)는 앞서 설명한 것처럼 디스플레이 패널과 전기적으로 연결될 수 잇다. 또한, 상기 제 4 패드부(222b)는 디스플레이 패널과 연결되기 전에 테스트 단자의 역할을 할 수 있다. 즉, 상기 제 4 패드부(222b)는 디스플레이 패널과 연결되기 전에 핀 타입의 프로브(Pin type probe)를 연결하여 제 2 회로 패턴의 쇼트, 오픈 등의 결함을 테스트할 수 있다.
즉, 상기 제 4 패드부(222b)는 디스플레이 패널과 연결되는 연결 패드이면서, 동시에 제 2 회로 패턴의 결함을 확인하는 테스트 패드일 수 있다. 즉, 실시예에 따른 연성 인쇄회로기판은 제 2 회로 패턴의 테스트 패드가 컷딩 라인의 내측에 배치될 수 있다.
상기 제 2 회로 패턴(220)의 제 4 패드부(222b)는 상기 기재(100)의 제 2 끝단(E2)과 설정된 범위로 이격하여 배치될 수 있다. 자세하게, 상기 제 2 회로 패턴(220)의 제 4 패드부(222b)는 상기 기재(100)의 제 2 끝단(E2)으로부터 제 2 간격(S2)으로 이격하여 배치될 수 있다.
상기 제 2 간격(S2)은 상기 제 2 회로 패턴(220)의 폭과 다를 수 있다. 자세하게, 상기 제 2 간격(S2)은 상기 제 4 패드부(222b)의 폭(w2)과 다를 수 있다. 더 자세하게, 상기 제 2 간격(S2)은 상기 제 4 패드부(222b)의 폭(w2)보다 클 수 있다.
예를 들어, 상기 제 2 간격(S2)은 상기 제 4 패드부(222b)의 폭(w2)에 대해 1배 초과 내지 15배 이하의 크기를 가질 수 있다. 일례로, 상기 제 4 패드부(222b)의 폭(w2)은 15㎛ 내지 35㎛ 일 수 있으며, 상기 제 2 간격(S2)은 상기 범위의 상기 제 4 패드부(222b)의 폭(w2)에 대해 1배 초과 내지 15배 이하의 크기를 가질 수 있다.
상기 제 2 간격(S2)이 상기 제 4 패드부(222b)의 폭(w2)에 대해 1배 이하인 경우, 공정 중 오차에 따라 기재(100)의 컷팅 라인(CL)을 따라 기재(100)를 절단할 때, 상기 제 2 회로 패턴(220)이 함께 절단되는 영역이 포함될 수 있다.
또한, 상기 제 2 간격(S2)이 상기 제 4 패드부(222b)의 폭(w2)에 대해 15배 초과하는 경우, 상기 제 2 간격(S2)의 크기 증가로 인해 기재(100) 상에서 회로 패턴이 배치되지 않는 불필요한 더미 영역의 크기가 증가될 수 있다.
또한, 상기 제 2 간격(S2)은 상기 제 2 회로 패턴(220)들의 간격과 다를 수 있다. 자세하게, 상기 제 2 간격(S2)은 상기 제 4 패드부(222b)의 간격(S2')과 다를 수 있다. 더 자세하게, 상기 제 2 간격(S2)은 상기 제 4 패드부(222b)의 간격(S2')보다 클 수 있다.
예를 들어, 상기 제 2 간격(S2)은 상기 제 4 패드부(222b)의 간격(S2')에 대해 1배 초과 내지 15배 이하의 크기를 가질 수 있다.
상기 제 2 간격(S2)이 상기 제 4 패드부(222b)의 간격(S2')에 대해 1배 이하인 경우, 공정 중 오차에 따라 기재(100)의 컷팅 라인(CL)을 따라 기재(100)를 절단할 때, 상기 제 2 회로 패턴(220)이 함께 절단되는 영역이 포함될 수 있다.
또한, 상기 제 2 간격(S2)이 상기 제 4 패드부(222b)의 간격(S2')에 대해 15배 초과하는 경우, 상기 제 2 간격(S2)의 크기 증가로 인해 기재(100) 상에서 회로 패턴이 배치되지 않는 불필요한 더미 영역의 크기가 증가될 수 있다.
또한, 상기 제 2 간격(S2)은 상기 제 2 회로 패턴(220)들의 피치와 다를 수 있다. 자세하게, 상기 제 2 간격(S2)은 상기 제 4 패드부(222b)의 피치(P2)와 다를 수 있다. 더 자세하게, 상기 제 2 간격(S2)은 상기 제 4 패드부(222b)의 피치(P2)보다 작을 수 있다.
예를 들어, 상기 제 4 패드부(222b)의 피치(P2)는 상기 제 2 간격(S1)에 대해 1배 초과 내지 7배 이하의 크기를 가질 수 있다.
상기 제 4 패드부(222b)의 피치(P2)가 상기 제 2 간격(S2)에 대해 1배 이하인 경우, 공정 중 오차에 따라 기재(100)의 컷팅 라인(CL)을 따라 기재(100)를 절단할 때, 상기 제 1 회로 패턴(210)이 함께 절단되는 영역이 포함될 수 있다.
또한, 상기 제 4 패드부(222b)의 피치(P2)가 상기 제 2 간격(S1)에 대해 7배 초과하는 경우, 상기 제 2 간격(S2)의 크기 증가로 인해 기재(100) 상에서 회로 패턴이 배치되지 않는 불필요한 더미 영역의 크기가 증가될 수 있다.
일례로, 상기 제 2 간격(S2)은 앞서 설명한 제 4 패드부(222b)의 폭, 간격 및 피치와의 관계를 만족하면서 설정된 범위의 크기를 가질 수 있다. 자세하게, 상기 제 2 간격(S2)은 200㎛ 이하일 수 있다. 더 자세하게, 상기 제 2 간격(S2)은 50㎛ 내지 200㎛ 일 수 있다.
상기 제 2 간격(S2)이 200㎛을 초과하는 경우, 상기 제 2 회로 패턴(220)의 본딩 영역인 제 4 패드부(222b)의 크기가 감소되어, 상기 제 2 회로 패턴(220)과 인쇄회로기판의 본딩 신뢰성이 저하될 수 있다. 또한, 상기 제 2 회로 패턴(220)이 배치되지 않는 면적의 증가로 인해, 기재의 내부와 기재의 끝단의 응력 차이로 인해 기재의 끝단이 휘어질 수 있다.
또한, 상기 제 2 간격(S2)이 30㎛ 미만인 경우, 공정 중 오차에 따라 기재(100)의 컷팅 라인(CL)을 따라 기재(100)를 절단할 때, 상기 제 2 회로 패턴(220)이 함께 절단되는 영역이 포함될 수 있다. 이에 따라, 상기 제 2 회로 패턴(220)이 절단되는 영역에서 버(burr)가 발생할 수 있고, 절단 중 발생하는 이물에 의해 회로 패턴의 전기적 특성이 저한될 수 있다.
또한, 상기 제 2 회로 패턴(220)의 제 4 패드부(222b)의 제 2 간격(S2)들은 설정된 크기의 크기 편차를 가질 수 있다. 여기서, 크기 편차는 모든 제 4 패드부(222b)의 제 2 간격(S2)들의 평균 편차로 정의될 수 있다.
자세하게, 상기 제 4 패드부(222b)의 제 2 간격(S2)들의 편차는 100㎛ 이하일 수 있다. 더 자세하게, 상기 제 4 패드부(222b)의 제 2 간격(S2)들의 편차는 10㎛ 내지 100㎛ 일 수 있다.
상기 제 4 패드부(222b)의 제 2 간격(S2)들의 편차는 100㎛을 초과하는 경우, 상기 편차의 증가로 인해 상기 제 2 회로 패턴(220)의 본딩 영역의 크기가 불필요하게 커질 수 있다.
또한, 상기 제 1 간격(S1)과 상기 제 2 간격(S2)의 크기는 동일하거나 유사할 수 있다. 자세하게, 상기 제 1 간격(S1)과 상기 제 2 간격(S2)의 차이는 10㎛ 이하일 수 있다. 더 자세하게, 상기 제 1 간격(S1)과 상기 제 2 간격(S2)의 차이는 5㎛ 이하일 수 있다. 더 자세하게, 상기 제 1 간격(S1)과 상기 제 2 간격(S2)의 차이는 3㎛ 이하일 수 있다.
상기 제 1 간격(S1)과 상기 제 2 간격(S2)의 크기의 차이가 상기 범위를 벗어나는 경우, 상기 기재의 제 1 끝단(E1)과 제 2 끝단(E2)에서의 무게 차이, 응력 차이로 인해 기판이 일 방향으로 휘어질 수 있다.
한편, 상기 컷팅 라인(CL)을 따라 컷팅된 후 형성되는 상기 기재(100)는 앞서 설명한 상기 제 1 끝단(E1) 및 상기 제 2 끝단(E2) 이외에 제 3 끝단(E3) 및 제 4 끝단(E4)을 더 포함할 수 있다.
예를 들어, 상기 제 1 끝단(E1) 및 상기 제 2 끝단(E2)은 상기 기재(100)의 단폭 방향으로 서로 마주보며 배치될 수 있고, 상기 제 3 끝단(E3) 및 상기 제 4 끝단(E4)은 상기 기재(100)의 장폭 방향으로 서로 마주보며 배치될 수 있다.
도 9는 도 1의 C 영역을 확대한 확대도를 도시한 도면이고, 도 10은 도 1의 D 영역을 확대한 확대도를 도시한 도면이다. 즉, 도 9 및 도 10은 최외곽 회로 패턴과 상기 제 3 끝단(E3) 및 상기 제 4 끝단(E4)의 확대도롤 도시한 도면이다.
도 9 및 도 10을 참조하면, 상기 연성 인쇄회로기판(1000)은 제 1 회로 패턴(210) 및/또는 제 2 회로 패턴(220)의 최외곽에 배치되는 최외곽 회로 패턴을 포함할 수 있다.
예를 들어, 상기 연성 인쇄회로기판(1000)은 상기 제 3 끝단(E3)과 이격하여 배치되는 제 1 최외곽 회로 패턴(OP1) 및 상기 제 4 끝단(E4)와 이격하여 배치되는 제 2 최외곽 회로 패턴(OP2)을 포함할 수 있다.
상기 제 1 최외곽 회로 패턴(OP1) 및 상기 제 2 최외곽 회로 패턴(OP2)은 상기 디스플레이 패널 및 인쇄회로기판과 연결되지 않는 더미 패턴일 수 있다. 또는, 상기 제 1 최외곽 회로 패턴(OP1) 및 상기 제 2 최외곽 회로 패턴(OP2)은 상기 디스플레이 패널 및 인쇄회로기판과 연결되는 그라운드 전극 패턴일 수 있다.
상기 제 1 최외곽 회로 패턴(OP1)은 상기 제 3 끝단(E3)과 이격하여 배치될 수 있다. 즉, 상기 제 1 최외곽 회로 패턴(OP1) 상기 기재(100)가 컷팅된 후 형성되는 상기 기재의 제 3 끝단(E3)과 이격하여 배치될 수 있다.
상기 제 1 최외곽 회로 패턴(OP1)은 상기 기재(100)의 제 3 끝단(E3)과 설정된 범위로 이격하여 배치될 수 있다. 자세하게, 상기 제 1 최외곽 회로 패턴(OP1)은 상기 기재(100)의 제 3 끝단(E3)으로부터 제 3 간격(S3)으로 이격하여 배치될 수 있다.
또한, 상기 제 2 최외곽 회로 패턴(OP2)은 상기 제 4 끝단(E4)과 이격하여 배치될 수 있다. 즉, 상기 제 2 최외곽 회로 패턴(OP2) 상기 기재(100)가 컷팅된 후 형성되는 상기 기재의 제 4 끝단(E4)과 이격하여 배치될 수 있다.
상기 제 2 최외곽 회로 패턴(OP2)은 상기 기재(100)의 제 4 끝단(E4)과 설정된 범위로 이격하여 배치될 수 있다. 자세하게, 상기 제 2 최외곽 회로 패턴(OP2)은 상기 기재(100)의 제 4 끝단(E4)으로부터 제 4 간격(S4)으로 이격하여 배치될 수 있다.
상기 제 3 간격(S3)과 상기 제 4 간격(S4)의 크기는 동일하거나 유사할 수 있다. 자세하게, 상기 제 3 간격(S3)과 상기 제 4 간격(S4)의 차이는 10㎛ 이하일 수 있다. 더 자세하게, 상기 제 3 간격(S3)과 상기 제 4 간격(S4)의 차이는 5㎛ 이하일 수 있다. 더 자세하게, 상기 제 3 간격(S3)과 상기 제 4 간격(S4)의 차이는 3㎛ 이하일 수 있다.
상기 제 3 간격(S3)과 상기 제 4 간격(S4)의 크기의 차이가 상기 범위를 벗어나는 경우, 상기 기재의 제 3 끝단(E3)과 제 4 끝단(E4)에서의 무게 차이, 응력 차이로 인해 기판이 일 방향으로 휘어질 수 있다.
또한, 상기 제 3 간격(S3) 및 상기 제 4 간격(S4) 중 적어도 하나의 간격의 크기는 상기 제 1 간격(S1) 및 상기 제 2 간격(S2) 중 적어도 하나의 간격의 크기와 다를 수 있다. 예를 들어, 상기 제 3 간격(S3) 및 상기 제 4 간격(S4)의 크기는 상기 제 1 간격(S1) 및 상기 제 2 간격(S2)의 크기보다 클 수 있다.
자세하게, 상기 제 3 간격(S3) 및 상기 제 4 간격(S4)은 상기 제 1 간격(S1) 및 상기 제 2 간격(S2)에 대해 1배 초과 내지 5배 이하의 크기를 가질 수 있다.
상기 제 3 간격(S3) 및 상기 제 4 간격(S4)이 상기 제 1 간격(S1) 및 상기 제 2 간격(S2)에 대해 1배 이하인 경우, 상기 제 3 간격(S3) 및 상기 제 4 간격(S4)의 크기가 좁아져서 상기 제 1 최외곽 회로 패턴(OP1) 및 상기 제 2 최외곽 회로 패턴(OP2)에 보호층(300)을 용이하게 배치하기 어려우며, 상기 제 1 최외곽 회로 패턴(OP1) 및 상기 제 2 최외곽 회로 패턴(OP2)의 일부 영역에 보호층(300)이 덮이지 않는 영역이 형성되어, 회로 패턴에 산화 등이 발생할 수 있다.
또한, 상기 제 3 간격(S3) 및 상기 제 4 간격(S4)이 상기 제 1 간격(S1) 및 상기 제 2 간격(S2)에 대해 5배 초과하는 경우, 상기 제 3 간격(S3) 및 상기 제 4 간격(S4)의 크기가 불필요하게 커져서 연성 인쇄회로기판의 전체적인 크기가 증가될 수 있다.
실시예에 따른 연성 인쇄회로기판은 상기 제 1 회로 패턴의 제 2 패드부 및 상기 제 2 회로 패턴의 제 4 패드부를 상기 기재의 컷팅 라인의 내측에 배치할 수 있다. 이에 따라, 상기 기재가 컷팅 라인을 따라 절단된 후, 상기 제 1 회로 패턴의 제 2 패드부 및 상기 제 2 회로 패턴의 제 4 패드부는 상기 기재의 끝단과 이격하여 배치될 수 있다. 즉, 상기 기재가 컷팅 라인을 따라 절단될 때, 상기 기재만이 절단되고, 상기 회로 패턴은 절단되지 않을 수 있다.
또한, 실시예에 따른 연성 인쇄회로기판은 상기 기재를 절단하기 전 또는 절단한 후 컷팅 라인 내측에 배치되는 제 2 패드부 및 제 4 패드부를 테스트 단자로 이용하여 연성 인쇄회로기판의 불량을 확인할 수 있다.
따라서, 컷팅 라인 외측에 별도의 테스트 단자를 배치한 후, 테스트 단자를 통해 연성 인쇄회로기판의 불량을 확인한 후, 컷팅 라인을 따라 테스트 단자가 절단되는 것을 방지할 수 있다.
이에 따라, 절단 공정 중 발생하는 열에 의해 회로 패턴에 버(burr)가 발생하는 것을 방지할 수 있다. 또한, 절단 공정 중 발생하는 이물질이 패턴들 사이에 잔류하거나 패턴의 표면에 증착하는 것을 방지할 수 있다.
따라서, 실시예에 따른 연성 인쇄회로기판은 향상된 신뢰성 및 전기적 특성을 가질 수 있다.
한편, 실시예에 따른 연성 인쇄회로기판은 도 1과 다르게 상기 제 1 회로 패턴과 상기 제 2 회로 패턴이 기재의 서로 다른 면 상에 배치될 수 있다. 예를 들어, 상기 제 1 회로 패턴 및 상기 제 2 회로 패턴은 상기 기재의 일면 및 상기 일면과 반대되는 타면 상에 배치될 수 있다.
즉, 실시예에 따른 연성 인쇄회로기판은 상기 기재(100)의 양면에 모두 회로 패턴이 배치되는 2 메탈 COF 일 수 있다.
예를 들어, 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)은 상기 기재(100)의 제 1 면에서 상기 칩 실장 영역(CA)의 칩과 연결될 수 있다. 또한, 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)은 상기 기재(100)의 제 2 면에서 외부의 인쇄회로기판 및 디스플레이 패널과 연결될 수 있다.
또한, 상기 기재(100)에는 상기 제 1 면과 상기 제 2 면이 관통되어 형성되는 복수의 비아가 형성되고, 상기 비아를 통해, 상기 기재의 상기 제 1 면 및 상기 제 2 면에 배치되는 회로 패턴들이 전기적으로 연결될 수 있다.
즉, 상기 제 1 회로 패턴(210) 및 상기 제 2 회로 패턴(220)은 상기 기재(100)의 양면에 모두 배치되어, 칩과 인쇄회로기판 및 디스플레이 패널이 연결되는 면을 분리할 수 있다.
또는, 상기 제 1 회로 패턴 및 상기 제 2 회로 패턴 중 어느 하나의 회로 패턴은 상기 기재의 일면 상에 배치되는 제 1 칩과 연결되고, 다른 회로 패턴은 상기 기재의 타면 상에 배치되는 제 2 칩과 연결되고, 상기 제 1 회로 패턴 및 상기 제 2 회로 패턴 상기 기재에 형성되는 비아를 통해 연결될 수 있다.
즉, 실시예에 따른 연성 인쇄회로기판은 도 1과 같은 1 메탈 COF이거나, 또는, 기재 양면에 모두 회로 패턴이 배치되는 2 메탈 COF 일 수 있다.
상기 연성 인쇄회로기판이 2 메탈 COF인 경우도 앞서 설명한 것과 같이 상기 제 1 회로 패턴의 제 2 패드부와 상기 제 2 회로 패턴의 제 4 패드부가 상기 기재의 끝단과 이격하여 배치될 수 있다.
상기 연성 인쇄회로기판이 2 메탈 COF일 때의 제 1 간격, 제 2 간격, 제 3 간격, 제 4 간격은 앞서 설명한 것과 동일하므로 이하의 설명은 생략한다.
도 11은 실시예에 따른 COF 모듈의 상면도를 도시한 도면이다.
도 11을 참조하면, 실시예에 따른 COF 모듈은 앞서 설명한 연성 인쇄회로기판을 포함하고, 상기 연성 인쇄회로기판(1000)의 칩 실장 영역(CA)에 배치되는 칩(C)을 포함할 수 있다.
또한, 상기 연성 인쇄회로기판(1000)은 앞서 설명한 보호층(300)을 포함할 수 있다.
한편, 상기 COF 모듈은 상기 연성 인쇄회로기판(1000)의 제 2 영역(2A)은 절단한 후, 상기 칩(C)을 실장하여 제조될 수 있다. 자세하게, 도 1의 상기 제 1 영역(1A)과 상기 제 2 영역(2A)의 경계 라인(CL)을 절단한 후, 상기 제 1 회로 패턴, 제 2 회로 패턴 및 제 3 회로 패턴과 전기적으로 연결되는 구동칩을 연성 인쇄회로기판의 칩 실장 영역에 배치항 구동칩이 실장된 COF 모듈(2000)이 제조될 수 있다.
예를 들어, 상기 연성 인쇄회로기판의 컷팅 라인(CL) 외부에 배치된 배선 및 패드부를 통해 연성 인쇄회로기판의 구동 특성을 테스트한 후, 상기 컷팅 라인(CL)을 따라 연성 인쇄회로기판을 절단할 수 있다.
상기 COF 모듈은 디스플레이 패널과 기판의 사이에 위치하여 전기적인 신호를 연결할 수 있다.
즉, 상기 보호층(300)이 배치되지 않고 노출되는 상기 제 1 회로 패턴 및 상기 제 2 회로 패턴의 패드부는 상기 디스플레이 패널과 인쇄회로기판과 연결되고, 상기 칩 실장 영역의 제 3 회로 패턴은 상기 칩과 연결될 수 있다.
도 12를 참조하면, 실시예에 따른 연성 인쇄회로기판을 포함하는 COF 모듈(2000)의 일단은 상기 디스플레이 패널(3000)과 연결되고, 상기 일단과 반대되는 타단은 상기 기판(4000)과 연결될 수 있다.
예를 들어, 실시예에 따른 연성인쇄회로기판을 포함하는 COF 모듈(2000)의 일단은 상기 디스플레이 패널(3000)과 접촉함에 따라 전기적으로 연결되고, 상기 일단과 반대되는 타단은 상기 인쇄회로기판(4000)과 접촉함에 따라 전기적으로 연결될 수 있다. 여기에서, 접촉은 직접적인 접촉을 의미할 수 있다. 또는, 이방성전도성필름(Anisotropic conductive film, ACF)을 사이에 두고 접촉되는 것을 의미할 수 있다.
일례로, 상기 COF 모듈(2000)과 상기 인쇄회로기판(4000)의 사이에는 상기 이방성 전도성필름이 배치될 수 있다. 상기 COF 모듈(2000)과 상기 인쇄회로기판(4000)은 상기 이방성 전도성필름에 의하여 접착이 되는 동시에 전기적으로 연결될 수 있다. 상기 이방성 전도성필름은 도전성 입자가 분산된 수지일 수 있다. 따라서, 상기 인쇄회로기판(4000)에 의하여 연결되는 전기적인 신호는 상기 이방성 전도성필름에 포함된 상기 도전성 입자를 통하여 상기 COF 모듈(2000)에 전달될 수 있다.
상기 COF 모듈(1000)은 플렉서블 기판을 포함하기 때문에, 상기 디스플레이 패널(3000)과 상기 인쇄회로기판(4000)의 사이에서 리지드(rigid)한 형태 또는 구부러진(bneding) 형태를 가질 수 있다.
상기 COF 모듈(2000)은 서로 대향되며 배치되는 상기 디스플레이 패널(3000)과 상기 인쇄회로기판(4000) 사이를 구부러진 형태로 연결할 수 있으므로, 전자 디바이스의 두께를 감소시킬 수 있고, 설계의 자유도를 향상시킬 수 있다. 또한, 상기 플렉서블 기판을 포함하는 COF 모듈(2000)은 구부러진 형태에서도 배선이 끊어지지 않을 수 있으므로, 상기 COF 모듈을 포함하는 전자 디바이스의 신뢰성을 향상시킬 수 있다.
상기 COF 모듈은 플렉서블하기 때문에, 다양한 전자디바이스에 사용될 수 있다.
예를 들어, 도 13을 참조하면, 상기 COF 모듈은 휘어지는 플렉서블(flexible) 터치 윈도우에 포함될 수 있다. 따라서, 이를 포함하는 터치 디바이스 장치는 플렉서블 터치 디바이스 장치일 수 있다. 따라서, 사용자가 손으로 휘거나 구부릴 수 있다. 이러한 플렉서블 터치 윈도우는 웨어러블 터치 등에 적용될 수 있다.
도 14를 참조하면, 상기 COF 모듈은 곡면 디스플레이를 포함하는 다양한 웨어러블 터치 디바이스에 포함될 수 있다. 따라서, 상기 COF 모듈을 포함하는 전자창치는 슬림화 또는 경량화될 수 있다.
도 15를 참조하면, 상기 COF 모듈은 TV, 모니터, 노트북과 같은 디스플레이 부분을 가지는 다양한 전자디바이스에 사용될 수 있다. 이때, 상기 COF 모듈은 곡선 형상의 디스플레이 부분을 가지는 전자장치에도 사용될 수 있다.
그러나, 실시예가 이에 한정되는 것은 아니고, 이러한 COF 연성인쇄회로기판 및 이를 가공한 COF 모듈은 다양한 전자디바이스에 사용될 수 있음은 물론이다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (14)
- 기재;
상기 기재 상에 배치되는 회로 패턴; 및
상기 회로 패턴 상의 보호층을 포함하고,
상기 기재는 칩 실장 영역을 포함하고,
상기 회로 패턴은 상기 칩 실장 영역의 칩과 연결되는 제 1 회로 패턴 및 제 2 회로 패턴을 포함하고,
상기 제 1 회로 패턴은 복수의 제 1 배선부; 및 상기 제 1 배선부와 연결되는 제 1 패드부 및 제 2 패드부를 포함하고,
상기 제 2 회로 패턴은 복수의 제 2 배선부; 및 상기 제 2 배선부와 연결되는 제 3 패드부 및 제 4 패드부를 포함하고,
상기 제 1 패드부 및 상기 제 3 패드부는 상기 칩과 연결되고,
상기 제 2 패드부 및 상기 제 4 패드부는 상기 기재의 끝단과 이격하여 배치되는 연성 인쇄회로기판. - 제 1항에 있어서,
상기 제 2 패드부는 상기 기재의 제 1 끝단과 제 1 간격으로 이격하고,
상기 제 4 패드부는 상기 기재의 상기 제 1 끝단과 마주보는 제 2 끝단과 제 2 간격으로 이격하고,
상기 제 1 간격 및 상기 제 2 간격 중 적어도 하나의 간격은 50㎛ 내지 200㎛인 연성 인쇄회로기판. - 제 2항에 있어서,
복수의 제 1 간격들의 편차는 10㎛ 내지 100㎛이고,
복수의 제 2 간격들의 편차는 10㎛ 내지 100㎛인 연성 인쇄회로기판. - 제 1항에 있어서,
상기 제 1 간격과 상기 제 2 간격의 차이는 10㎛ 이하인 연성 인쇄회로기판. - 제 1항에 있어서,
상기 제 1 간격은 상기 제 2 패드부의 폭에 대해 1배 초과 내지 3배 이하의 크기를 가지고,
상기 제 2 간격은 상기 제 4 패드부의 폭에 대해 1배 초과 내지 15배 이하의 크기를 가지는 연성 인쇄회로기판. - 제 1항에 있어서,
상기 제 1 간격은 상기 제 2 패드부의 간격에 대해 1배 초과 내지 2배 이하의 크기를 가지고,
상기 제 2 간격은 상기 제 4 패드부의 간격에 대해 1배 초과 내지 15배 이하의 크기를 가지는 연성 인쇄회로기판. - 제 1항에 있어서,
상기 제 1 간격은 상기 제 2 패드부의 피치에 대해 1배 초과 내지 3배 이하의 크기를 가지고,
상기 제 2 간격은 상기 제 4 패드부의 피치에 대해 1배 초과 내지 7배 이하의 크기를 가지는 연성 인쇄회로기판. - 제 1항에 있어서,
상기 기재는 서로 마주보는 제 3 끝단 및 제 4 끝단을 더 포함하고,
상기 회로 패턴은 상기 제 3 끝단과 제 3 간격으로 이격하는 제 1 최외곽 회로 패턴 및 상기 제 4 끝단과 제 4 간격으로 이격하는 제 2 최외곽 회로 패턴을 더 포함하고,
상기 제 3 간격 및 상기 제 4 간격의 크기는 상기 제 1 간격 및 상기 제 2 간격의 크기와 다른 연성 인쇄회로기판. - 제 8항에 있어서,
상기 제 3 간격 및 상기 제 4 간격의 크기는 상기 제 1 간격 및 상기 제 2 간격의 크기에 대해 1배 초과 내지 5배 이하인 연성 인쇄회로기판. - 제 1항에 있어서,
상기 제 2 패드부 및 상기 제 4 패드부는 테스트 패드부인 연성 인쇄회로기판. - 제 1항에 있어서,
상기 제 1 회로 패턴 및 상기 제 2 회로 패턴은 상기 기재의 동일 면 상에 배치되는 연성 인쇄회로기판. - 제 1항에 있어서,
상기 제 1 회로 패턴은 상기 기재의 일면 상에 배치되고,
상기 제 2 회로 패턴은 상기 기재의 알면과 반대되는 타면 상에 배치되는 연성 인쇄회로기판. - 제 1항 내지 제 12항 중 어느 한항에 따른 연성 인쇄회로기판; 및
상기 칩 실장 영역에 배치되는 칩을 포함하는 COF 모듈. - 제 13항에 따른 COF 모듈;
상기 제 1 회로 패턴과 연결되는 인쇄회로기판; 및
상기 제 2 회로 패턴과 연결되는 디스플레이 패널을 포함하는 전자 디바이스.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210122801A KR20230039451A (ko) | 2021-09-14 | 2021-09-14 | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210122801A KR20230039451A (ko) | 2021-09-14 | 2021-09-14 | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230039451A true KR20230039451A (ko) | 2023-03-21 |
Family
ID=85800906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210122801A KR20230039451A (ko) | 2021-09-14 | 2021-09-14 | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230039451A (ko) |
-
2021
- 2021-09-14 KR KR1020210122801A patent/KR20230039451A/ko unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11395403B2 (en) | Flexible circuit board, COF module and electronic device including the same | |
| KR102665438B1 (ko) | 연성 회로기판, cof 모듈 및 이를 포함하는 전자 디바이스 | |
| US20230345635A1 (en) | Flexible printed circuit board, cof module, and electronic device comprising the same | |
| US20240057259A1 (en) | Flexible printed circuit board, cof module, and electronic device comprising the same | |
| KR20230039451A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR20220054102A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| US20230225048A1 (en) | Flexible circuit board, cof module, and electronic device comprising the same | |
| KR20230111969A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| US20230057668A1 (en) | Flexible printed circuit board, cof module, and electronic device comprising the same | |
| US11968779B2 (en) | Flexible printed circuit board, COF module, and electronic device comprising the same | |
| KR20230062252A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR20230111541A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR20240001552A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR20240028215A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR20240077904A (ko) | 연성 회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR20240041648A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 | |
| KR20240001549A (ko) | 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스 |