KR20240113316A - 연성 회로기판, cof 모듈 및 이를 포함하는 전자디바이스 - Google Patents

연성 회로기판, cof 모듈 및 이를 포함하는 전자디바이스 Download PDF

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KR20240113316A
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채성민
임준영
윤형규
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엘지이노텍 주식회사
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Abstract

실시예에 따른 연성 회로기판은 제 1 면 및 상기 제 1 면과 반대되는 제 2 면을 포함하는 기재; 상기 제 1 면 상에 배치되는 제 1 회로 패턴; 상기 제 1 면 및 상기 제 2 면 상에 배치되는 제 2 회로 패턴; 상기 제 1 면 및 상기 제 2 면 상에 배치되는 제 3 회로 패턴; 상기 제 1 면 상에 배치되는 제 1 보호층; 및 상기 제 2 면 상에 배치되는 제 2 보호층을 포함하고, 상기 제 1 면 상에는 칩 실장 영역이 정의되고, 상기 제 1 회로 패턴은 상기 칩 실장 영역 상의 칩과 연결되는 제 1 패드부; 외부의 인쇄회로기판과 연결되는 제 2 패드부; 및 상기 제 1 패드부 및 상기 제 2 패드부와 연결되는 제 1 배선부를 포함하고, 상기 제 2 회로 패턴은 상기 칩과 연결되는 제 3 패드부; 외부의 디스플레이 패널과 연결되는 제 4 패드부; 및 상기 제 3 패드부 및 상기 제 4 패드부와 연결되는 제 2 배선부를 포함하고, 상기 제 3 회로 패턴은 상기 칩과 연결되는 제 5 패드부; 상기 디스플레이 패널과 연결되는 제 6 패드부; 및 상기 제 5 패드부 및 상기 제 6 패드부와 연결되는 제 3 배선부를 포함하고, 상기 제 2 회로 패턴은 상기 제 1 면 상의 제 2 배선부 및 상기 제 2 면 상의 제 2 배선부를 연결하는 제 1 비아를 포함하고, 상기 제 2 배선부는 상기 제 4 패드부의 끝단에서 상기 제 4 패드부와 가장 인접한 제 1 비아까지의 거리인 제 1 길이; 및 상기 제 4 패드부의 길이인 제 2 길이가 정의되고, 상기 제 1 길이는 상기 제 2 길이보다 길다.

Description

연성 회로기판, COF 모듈 및 이를 포함하는 전자디바이스{FLEXIBLE PCIRCUIT BOARD, COF MODULE AND ELECTRONIC DEVICE COMPRISING THE SAME}
실시예는 연성 회로기판, COF 모듈 및 이를 포함하는 전자디바이스에 관한 것이다.
최근 다양한 전자 제품이 얇고, 소형화, 경량화되고 있다. 이에 따라, 전자 제품의 좁은 영역에 고밀도로 반도체 칩을 실장하기 위해 다양한 연구를 하고있다.
COF(Chip On Film)는 플렉서블 기판을 포함한다. 이에 따라, 상기 COF는 플렉서블 디스플레이에 적용될 수 있다. 예를 들어, 상기 COF는 다양한 웨어러블 전자기기에 적용될 수 있다. 또한, 상기 COF는 미세 피치를 형성할 수 있다, 이에 따라, 고해상도의 디스플레이에 적용될 수 있다.
상기 COF는 반도체 칩이 얇은 필름 형태의 연성 회로기판에 실장된다. 예를 들어, 반도체 칩은 직접회로(Integrated Circuit, IC) 칩 또는 대규모 직접회로(Large Scale Integrated circuit, LSI) 칩일 수 있다.
상기 칩은 회로 패턴을 통해 외부의 회로기판 및 디스플레이 패널과 연결될 수 있다. 예를 들어, 상기 회로 패턴의 일단 및 타단에는 각각 패드부가 배치된다. 어느 하나의 패드부는 상기 칩의 단자와 전기적으로 연결된다. 또한, 다른 하나의 패드부는 상기 회로기판 및 디스플레이 패널의 단자와 연결될 수 있다. 이에 따라, 상기 COF를 통해 칩, 회로기판 및 디스플레이 패널이 전기적으로 연결된다. 이에 의해, 회로 패턴을 통해 상기 디스플레이 패널로 신호가 전달될 수 있다.
한편, 상기 연성 회로기판은 플렉서블할 수 있다. 이에 따라, 상기 회로기판 및 상기 디스플레이 패널과 연결될 때, 상기 연성 회로기판은 일 방향으로 구부러질 수 있다. 즉, 상기 연성 회로기판은 벤딩 영역을 포함한다.
상기 벤딩 영역과 비아가 중첩되면, 상기 비아의 위치가 응력에 의해 변화될 수 있다.
따라서, 상기와 같은 문제점을 해결할 수 있는 새로운 구조의 연성 회로기판, COF 모듈 및 이를 포함하는 전자 디바이스가 요구된다,
상기 연성 회로기판과 관련된 특허로서, 한국등록특허 KR10-0618898(2006.09.01)이 개시되어 있다.
실시예는 다양한 디자인을 가지는 연성 회로기판, COF 모듈 및 이를 포함하는 전자디바이스을 제공하고자 한다.
실시예는 향상된 신뢰성을 가지는 연성 회로기판, COF 모듈 및 이를 포함하는 전자디바이스을 제공하고자 한다.
실시예에 따른 연성 회로기판은 제 1 면 및 상기 제 1 면과 반대되는 제 2 면을 포함하는 기재; 상기 제 1 면 상에 배치되는 제 1 회로 패턴; 상기 제 1 면 및 상기 제 2 면 상에 배치되는 제 2 회로 패턴; 상기 제 1 면 및 상기 제 2 면 상에 배치되는 제 3 회로 패턴; 상기 제 1 면 상에 배치되는 제 1 보호층; 및 상기 제 2 면 상에 배치되는 제 2 보호층을 포함하고, 상기 제 1 면 상에는 칩 실장 영역이 정의되고, 상기 제 1 회로 패턴은 상기 칩 실장 영역 상의 칩과 연결되는 제 1 패드부; 외부의 인쇄회로기판과 연결되는 제 2 패드부; 및 상기 제 1 패드부 및 상기 제 2 패드부와 연결되는 제 1 배선부를 포함하고, 상기 제 2 회로 패턴은 상기 칩과 연결되는 제 3 패드부; 외부의 디스플레이 패널과 연결되는 제 4 패드부; 및 상기 제 3 패드부 및 상기 제 4 패드부와 연결되는 제 2 배선부를 포함하고, 상기 제 3 회로 패턴은 상기 칩과 연결되는 제 5 패드부; 상기 디스플레이 패널과 연결되는 제 6 패드부; 및 상기 제 5 패드부 및 상기 제 6 패드부와 연결되는 제 3 배선부를 포함하고, 상기 제 2 회로 패턴은 상기 제 1 면 상의 제 2 배선부 및 상기 제 2 면 상의 제 2 배선부를 연결하는 제 1 비아를 포함하고, 상기 제 2 배선부는 상기 제 4 패드부의 끝단에서 상기 제 4 패드부와 가장 인접한 제 1 비아까지의 거리인 제 1 길이; 및 상기 제 4 패드부의 길이인 제 2 길이가 정의되고, 상기 제 1 길이는 상기 제 2 길이보다 길다.
실시예에 따른 연성 회로기판은 패드부와 비아 사이 영역의 제 1 길이를 제어할 수 있다. 상기 제 1 길이는 제 2 보호층의 끝단에서부터 제 1 비아 그룹의 첫 번째 제 1 비아까지의 길이로 정의된다.
이에 따라, 실시예에 따른 연성 회로기판은 상기 제 1 길이를 가지는 영역에서 한번 더 구부러질 수 있다. 따라서, 디스플레이 패널의 베젤 영역이 감소될 수 있다.
또한, 상기 연성 회로기판은 비아가 배치되는 영역에서 구부러지지 않는다.
이에 따라, 상기 연성 회로기판이 구부러질 때, 상기 비아로 응력이 전달되는 것을 방지할 수 있다. 따라서, 상기 응력에 의해 상기 비아의 얼라인이 틀어지는 것을 방지할 수 있다. 또한, 상기 비아의 형상 또는 크기가 변하는 것을 방지할 수 있다.
도 1은 실시예에 따른 연성 회로기판의 상면도를 설명하기 위한 도면이다.
도 2는 실시예에 따른 연성 회로기판의 하면도를 설명하기 위한 도면이다.
도 3은 도 1의 A 영역의 확대도를 도시한 도면이다.
도 4는 도 1의 B 영역의 확대도를 도시한 도면이다.
도 5는 도 2의 C 영역의 확대도를 도시한 도면이다.
도 6은 도 2의 D 영역의 확대도를 도시한 도면이다.
도 7은 도 1의 E 영역의 확대도를 도시한 도면이다.
도 8은 도 1의 F 영역의 확대도를 도시한 도면이다.
도 9 및 도 10은 COF 모듈이 구부러지는 형상을 설명하기 위한 도면이다.
도 11은 도 2의 G 영역의 확대도를 도시한 도면이다.
도 12 및 도 13은 실시예에 따른 COF 모듈이 구부러지는 형상을 설명하기 위한 도면이다.
도 14 및 도 15는 도 3의 A-A' 영역을 절단한 단면도를 도시한 도면들이다.
도 16 내지 도 19는 실시예에 따른 연성 회로기판을 포함하는 COF 모듈이 구부러지는 다양한 형상을 도시한 도면들이다.
도 20 내지 도 22는 실시예에 따른 연성 회로기판을 포함하는 전자 디바이스에 관한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하의 설명에서 제 1 방향(1D)은 연성 회로기판의 폭 방향으로 정의되고, 상기 제 2 방향(2D)은 연성 회로기판의 길이 방향으로 정의될 수 있다.
한편, 이하의 도면에서는 설명의 편의를 위해 보호층의 하부에 배치되는 회로 패턴들을 모두 실선으로 도시하였다.
이하, 도면들을 참조하여 실시예에 따른 연성 회로기판, COF 모듈 및 이를 포함하는 전자 디바이스를 설명한다.
도 1 내지 도 6을 참조하면, 실시예에 따른 연성 회로기판(1000)은 기재(100), 회로 패턴 및 보호층을 포함할 수 있다.
상기 기재(100)는 제 1 면(1S) 및 상기 제 1 면과 반대되는 제 2 면(2S)을 포함할 수 있다. 상기 회로 패턴 및 상기 보호층은 상기 제 1 면(1S) 및 상기 제 2 면(2S) 상에 배치될 수 있다.
상기 기재(100)는 컷팅 라인(CL)을 포함할 수 있다. 상기 연성 회로기판(1000)은 상기 컷팅 라인(CL)을 따라서 절단될 수 있다. 자세하게, 상기 기재(100) 상에 상기 회로 패턴, 상기 보호층 및 칩을 배치한다. 이어서, 상기 기재(100)는 상기 컷팅 라인(CL)을 따라서 절단된다. 이에 따라, COF 모듈(2000)이 제조될 수 있다.
상기 기재(100)는 유효 영역(AA) 및 비유효 영역(UA)을 포함할 수 있다. 상기 유효 영역(AA) 및 상기 비유효 영역(UA)은 상기 컷팅 라인(CL)에 의해 구분될 수 있다. 자세하게, 상기 유효 영역(AA)은 상기 컷팅 라인(CL)의 내측 영역으로 정의될 수 있다. 또한, 상기 비유효 영역(UA)은 상기 컷팅 라인(CL)의 외측 영역으로 정의될 수 있다.
상기 유효 영역(AA)에는 상기 회로 패턴, 상기 보호층 및 상기 칩이 배치될 수 있다. 또한, 상기 비유효 영역(UA)에는 더미 패턴 및 스프로킷 홀(SH)이 배치될 수 있다. 상기 더미 패턴은 상기 기재(100)의 강도를 증가시킬 수 있다. 이에 의해, 상기 연성 회로기판(1000)이 휘어지는 것을 방지할 수 있다. 또한, 상기 연성 회로기판(1000)은 상기 스프로킷 홀(SH)에 의해 롤투롤 방식으로 감기거나 풀어질 수 있다.
상기 기재(100)는 칩 실장 영역(CHA)을 포함할 수 있다. 상기 칩 실장 영역(CHA)은 상기 유효 영역(AA)의 내부에 배치될 수 있다. 상기 칩 실장 영역(CHA)에는 상기 칩이 배치된다. 또한, 상기 회로 패턴의 패드부들은 상기 칩 실장 영역(CHA)의 내부에 배치될 수 있다. 또한, 상기 보호층은 상기 칩 실장 영역(CHA) 상에는 배치되지 않는다.
상기 기재(100)는 연성 물질을 포함할 수 있다. 예를 들어, 상기 기재(100)는 폴리이미드(polyimide, PI)를 포함할 수 있다. 그러나, 실시예는 이에 제한되지 않는다. 상기 기재(100) 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET) 또는 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN)와 같은 고분자 물질을 포함할 수 있다.
상기 기재(100)는 20㎛ 내지 100㎛의 두께를 가질 수 있다. 예를 들어, 상기 기재(100)는 25㎛ 내지 50㎛의 두께를 가질 수 있다. 예를 들어, 상기 기재(100)는 30㎛ 내지 40㎛의 두께를 가질 수 있다. 상기 기재(100)의 두께가 100㎛ 초과하는 경우 상기 연성 회로기판의 전체적인 두께가 증가할 수 있다. 이에 의해 연성 회로기판의 플렉서블 특성이 감소될 수 있다. 또한, 상기 기재(100)의 두께가 20㎛ 미만인 경우에는 상기 연성 회로기판(1000)이 손상될 수 있다. 자세하게, 상기 연성 회로기판(1000)에 상기 칩을 실장할 때, 상기 기재(100)에 열 및 압력이 전달된다. 이에 의해, 상기 기재가 손상될 수 있다.
상기 회로 패턴 및 상기 보호층은 상기 기재(100) 상에 배치될 수 있다. 자세하게, 상기 회로 패턴 및 상기 보호층은 상기 유효 영역(AA) 및 상기 비유효 영역(UA)에 배치될 수 있다.
상기 회로 패턴은 제 1 회로 패턴(210), 제 2 회로 패턴(220), 제 3 회로 패턴(230) 및 제 4 회로 패턴(240)을 포함할 수 있다. 또한, 상기 보호층은 제 1 보호층(310) 및 제 2 보호층(320)을 포함할 수 있다.
도 1 및 도 3을 참조하면, 상기 제 1 회로 패턴(210)은 상기 제 1 면(1S) 상에 배치될 수 있다. 상기 제 1 회로 패턴(210)은 제 1 배선부(211), 제 1 패드부(212a) 및 제 2 패드부(212b)를 포함할 수 있다. 상기 제 1 배선부(211), 상기 제 1 패드부(212a) 및 상기 제 2 패드부(212b)는 동일 물질을 포함할 수 있다. 또한, 상기 제 1 배선부(211), 상기 제 1 패드부(212a) 및 상기 제 2 패드부(212b)는 일체로 형성될 수 있다.
상기 제 1 패드부(212a)는 상기 칩 실장 영역(CHA)의 내부에 배치될 수 있다. 이에 따라, 상기 제 1 패드부(212a)는 상기 칩의 단자와 연결될 수 있다. 이에 의해, 상기 제 1 회로 패턴(210)과 상기 칩이 연결될 수 있다.
또한, 상기 제 2 패드부(212b)는 상기 칩 실장 영역(CHA)의 외부에 배치될 수 있다. 상기 제 2 패드부(212b)는 외부의 회로기판의 단자와 연결될 수 있다. 이에 의해, 상기 제 1 회로 패턴(210)과 상기 회로기판은 연결될 수 있다.
한편, 상기 제 2 패드부(212b)는 제 1 테스트 패드부일 수 있다. 자세하게, 상기 제 1 회로 패턴(210)은 상기 회로기판과 상기 제 2 패드부(212b)를 연결하기 전에 테스트될 수 있다. 예를 들어, 상기 제 2 패드부(212b)를 통해 상기 제 1 회로 패턴의 오픈 및 쇼트 여부를 확인할 수 있다.
또한, 상기 제 1 배선부(211)는 상기 제 1 패드부(212a)와 상기 제 2 패드부(212b) 사이에 배치될 수 있다. 즉, 상기 제 1 배선부(211)는 상기 제 1 패드부(212a)와 상기 제 2 패드부(212b)를 연결할 수 있다. 이에 따라, 상기 칩과 상기 회로기판이 연결될 수 있다. 따라서, 상기 칩에서 발생하는 신호는 상기 회로기판으로 전달될 수 있다.
상기 제 1 회로 패턴(210) 상에는 상기 제 1 보호층(310)에 배치될 수 있다. 자세하게, 상기 제 1 보호층(310)은 상기 제 1 패드부(212a) 및 상기 제 2 패드부(212b)를 제외한 영역 상에 배치될 수 있다.
도 1, 도 2, 도 4 및 도 5를 참조하면, 상기 제 2 회로 패턴(220)은 상기 제 1 면(1S) 및 상기 제 2 면(2S) 상에 배치될 수 있다. 상기 제 2 회로 패턴(220)은 제 2 배선부(221a, 221b), 제 3 패드부(222a), 제 4 패드부(222b) 및 제 1 비아(V1)를 포함할 수 있다. 상기 제 2 배선부(221a, 221b), 상기 제 3 패드부(222a) 및 상기 제 4 패드부(222b)는 동일 물질을 포함할 수 있다. 또한, 상기 제 2 배선부(221a, 221b), 상기 제 3 패드부(222a) 및 상기 제 4 패드부(222b)는 일체로 형성될 수 있다.
또한, 상기 제 2 배선부(221a, 221b) 상에는 상기 제 1 보호층(310) 또는 상기 제 2 보호층(320)이 배치된다. 또한, 상기 제 3 패드부(222a) 및 상기 제 4 패드부(222b) 상에는 상기 제 1 보호층(310) 또는 상기 제 2 보호층(320)이 배치되지 않는 영역이다.
상기 제 3 패드부(222a)는 상기 제 1 면(1S) 상에 배치될 수 있다. 상기 제 3 패드부(222a)는 상기 칩 실장 영역(CHA)의 내부에 배치될 수 있다. 이에 따라, 상기 제 3 패드부(222a)는 상기 칩의 단자와 연결될 수 있다. 이에 의해, 상기 제 2 회로 패턴(220)과 상기 칩이 연결될 수 있다.
또한, 상기 제 4 패드부(222b)는 상기 제 2 면(2S) 상에 배치될 수 있다. 상기 제 4 패드부(222b)는 외부의 디스플레이 패널의 단자와 연결될 수 있다. 이에 의해, 상기 제 2 회로 패턴(220)과 상기 디스플레이 패널은 연결될 수 있다.
상기 제 2 배선부는 제 2-1 배선부(221a) 및 제 2-2 배선부(221b)를 포함할 수 있다. 상기 제 2-1 배선부(221a)는 상기 제 1 면(1S) 상에 배치된다. 상기 제 2-2 배선부(221b)는 상기 제 2 면(2S) 상에 배치된다. 상기 제 2 배선부는 상기 제 3 패드부(222a)와 상기 제 4 패드부(222b)를 연결할 수 있다. 자세하게, 상기 제 2-1 배선부(221a)는 상기 제 3 패드부(222a)와 연결될 수 있다. 또한, 상기 제 2-2 배선부(221b)는 상기 제 4 패드부(222b)와 연결될 수 있다.
이에 따라, 상기 칩과 상기 디스플레이 패널이 연결될 수 있다. 따라서, 상기 칩에서 발생하는 신호는 상기 디스플레이 패널로 전달될 수 있다.
상기 제 2 회로 패턴(220) 상에는 상기 제 1 보호층(310) 및 상기 제 2 보호층(320)이 배치될 수 있다. 자세하게, 상기 제 1 보호층(310)은 상기 제 1 면(1S)상의 제 2 회로 패턴(220) 상에 배치될 수 있다. 또한, 상기 제 2 보호층(320)은 상기 제 2 면(2S)상의 제 2 회로 패턴(220) 상에 배치될 수 있다. 상기 제 1 보호층(310) 및 상기 제 2 보호층(320)은 상기 제 3 패드부(222a) 및 상기 제 4 패드부(222b)를 제외한 영역 상에 배치될 수 있다.
상기 제 2-1 배선부(221a)와 상기 제 2-2 배선부(221b)는 서로 연결될 수 있다. 자세하게, 상기 제 2-1 배선부(221a)와 상기 제 2-2 배선부(221b)는 상기 제 1 비아(V1)를 통해 연결될 수 있다. 상기 제 1 비아(V1)는 상기 제 1 면(1S) 및 상기 제 2 면(2S) 상에 배치될 수 있다. 상기 제 1 면(1S) 상의 제 1 비아(V1)와 상기 제 2 면(2S) 상의 제 1 비아(V1)는 서로 대응되는 위치에 배치될 수 있다.
상기 제 1 비아(V1)는 제 1 비아랜드(VL1) 및 제 1 비아홀(VH1)을 포함한다. 상기 제 1 비아홀(VH1)은 상기 제 1 비아랜드(VL1)의 내부에 형성된다. 상기 제 1 비아홀(VH1)에는 전도성 물질이 배치될 수 있다. 이에 따라, 상기 제 2-1 배선부(221a)와 상기 제 2-2 배선부(221b)는 전기적으로 연결될 수 있다.
한편, 상기 제 2 회로 패턴(220)은 제 2 테스트 패드부(TP2)를 포함할 수 있다. 상기 제 2 테스트 패드부(TP2)는 상기 제 2 면(2S) 상에 배치될 수 있다. 상기 제 2 테스트 패드부(TP2)는 상기 비유효 영역(UA)에 배치될 수 있다. 또한, 상기 제 2 테스트 패드부(TP2) 상에는 제 2 보호층(320)이 배치되지 않는다. 상기 제 2 테스트 패드부(TP2)는 상기 제 2-2 배선부(221b)와 연결될 수 있다. 자세하게, 상기 제 2 테스트 패드부(TP2)는 상기 제 2-2 배선부(221b)와 일체로 형성될 수 있다.
상기 제 2 회로 패턴(220)은 상기 디스플레이 패널과 상기 제 4 패드부(222b)를 연결하기 전에 테스트될 수 있다. 예를 들어, 상기 제 2 테스프 패드부(TP2)를 통해 상기 제 2 회로 패턴의 오픈 및 쇼트 여부를 확인할 수 있다.
도 1, 도 2, 도 3 및 도 6을 참조하면, 상기 제 3 회로 패턴(230)은 상기 제 1 면(1S) 및 상기 제 2 면(2S) 상에 배치될 수 있다. 상기 제 3 회로 패턴(230)은 제 3 배선부(231), 제 5 패드부(232a), 제 6 패드부(232b) 및 제 2 비아(V2)를 포함할 수 있다. 상기 제 3 배선부(231), 상기 제 5 패드부(232a) 및 상기 제 6 패드부(232b)는 동일 물질을 포함할 수 있다. 또한, 상기 제 3 배선부(231), 상기 제 5 패드부(232a) 및 상기 제 6 패드부(232b)는 일체로 형성될 수 있다.
상기 제 5 패드부(232a)는 상기 제 1 면(1S) 상에 배치될 수 있다. 상기 제 5 패드부(232a)는 상기 칩 실장 영역(CHA)의 내부에 배치될 수 있다. 이에 따라, 상기 제 5 패드부(232a)는 상기 칩의 단자와 연결될 수 있다. 이에 의해, 상기 제 3 회로 패턴(230)과 상기 칩이 연결될 수 있다.
또한, 상기 제 6 패드부(232b)는 상기 제 2 면(2S) 상에 배치될 수 있다. 상기 제 6 패드부(232b)는 외부의 디스플레이 패널의 단자와 연결될 수 있다. 이에 의해, 상기 제 3 회로 패턴(230)과 상기 디스플레이 패널은 연결될 수 있다.
또한, 상기 제 3 배선부(231)는 상기 제 5 패드부(232a)와 상기 제 6 패드부(232b)를 연결할 수 있다. 이에 따라, 상기 칩과 상기 디스플레이 패널이 연결될 수 있다. 따라서, 상기 칩에서 발생하는 신호는 상기 디스플레이 패널로 전달될 수 있다.
상기 제 3 회로 패턴(230) 상에는 상기 제 1 보호층(310) 및 상기 제 2 보호층(320)이 배치될 수 있다. 자세하게, 상기 제 1 보호층(310)은 상기 제 1 면(1S)상의 제 3 회로 패턴(230) 상에 배치될 수 있다. 또한, 상기 제 2 보호층(320)은 상기 제 2 면(2S)상의 제 3 회로 패턴(230) 상에 배치될 수 있다. 상기 제 1 보호층(310) 및 상기 제 2 보호층(320)은 상기 제 5 패드부(232a) 및 상기 제 6 패드부(232b)를 제외한 영역 상에 배치될 수 있다.
상기 제 5 패드부(232a)와 상기 제 2 면(2S) 상의 제 3 배선부(231)는 서로 연결될 수 있다. 자세하게, 상기 제 5 패드부(232a)와 상기 제 3 배선부(231)는 상기 제 2 비아(V2)를 통해 연결될 수 있다. 상기 제 2 비아(V2)는 상기 제 1 면(1S) 및 상기 제 2 면(2S) 상에 배치될 수 있다. 상기 제 1 면(1S) 상의 제 2 비아(V2)와 상기 제 2 면(2S) 상의 제 2 비아(V2)는 서로 대응되는 위치에 배치될 수 있다.
상기 제 2 비아(V2)는 제 2 비아랜드(VL2) 및 제 2 비아홀(VH2)을 포함한다. 상기 제 2 비아홀(VH2)은 상기 제 2 비아랜드(VL2)의 내부에 형성된다. 상기 제 2 비아홀(VH2)에는 전도성 물질이 배치될 수 있다. 이에 따라, 상기 제 5 패드부(232a)와 상기 제 3 배선부(231)는 전기적으로 연결될 수 있다.
한편, 상기 제 3 회로 패턴(230)은 제 3 테스트 패드부(TP3)를 포함할 수 있다. 상기 제 3 테스트 패드부(TP3)는 상기 제 2 면(2S) 상에 배치될 수 있다. 상기 제 3 테스트 패드부(TP3)는 상기 비유효 영역(UA)에 배치될 수 있다. 또한, 상기 제 3 테스트 패드부(TP3) 상에는 제 2 보호층(320)이 배치되지 않는다. 상기 제 3 테스트 패드부(TP3)는 상기 제 3 배선부(231)과 연결될 수 있다. 자세하게, 상기 제 3 테스트 패드부(TP3)는 상기 제 3 배선부(231)와 일체로 형성될 수 있다.
상기 제 3 회로 패턴(230)은 상기 디스플레이 패널과 상기 제 6 패드부(232b)를 연결하기 전에 테스트될 수 있다. 예를 들어, 상기 제 3 테스프 패드부(TP3)를 통해 상기 제 3 회로 패턴의 오픈 및 쇼트 여부를 확인할 수 있다.
도 1, 도 7 및 도 8을 참조하면, 상기 제 4 회로 패턴(240)은 상기 제 1 면(1S) 및 상기 제 2 면(2S) 상에 배치될 수 있다. 상기 제 4 회로 패턴(240)은 제 4 배선부(241a, 241b), 제 7 패드부(242a), 제 8 패드부(242b) 및 제 3 비아(V3)를 포함할 수 있다. 상기 제 4 배선부(241a, 241b), 상기 제 7 패드부(242a) 및 상기 제 8 패드부(242b)는 동일 물질을 포함할 수 있다. 또한, 상기 제 4 배선부(241a, 241b), 상기 제 7 패드부(242a) 및 상기 제 8 패드부(242b)는 일체로 형성될 수 있다.
상기 제 7 패드부(242a)는 상기 제 1 면(1S) 상에 배치될 수 있다. 상기 제 7 패드부(242a)는 상기 제 1 패드부(212a)와 인접하여 배치될 수 있다. 상기 제 7 패드부(242a)는 외부의 회로기판의 단자와 연결될 수 있다. 이에 의해, 상기 제 4 회로 패턴(220)과 상기 회로기판은 연결될 수 있다.
또한, 상기 제 8 패드부(242b)는 상기 제 2 면(2S) 상에 배치될 수 있다. 상기 제 8 패드부(242b)는 외부의 디스플레이 패널의 단자와 연결될 수 있다. 이에 의해, 상기 제 4 회로 패턴(240)과 상기 디스플레이 패널은 연결될 수 있다.
상기 제 4 배선부는 제 4-1 배선부(241a) 및 제 4-2 배선부(241b)를 포함할 수 있다. 상기 제 4-1 배선부(241a)는 상기 제 1 면(1S)상에 배치된다. 상기 제 4-2 배선부(241b)는 상기 제 2 면(2S)상에 배치된다. 상기 제 4 배선부는 상기 제 7 패드부(242a)와 상기 제 8 패드부(242b)를 연결할 수 있다. 자세하게, 상기 제 4-1 배선부(241a)는 상기 제 7 패드부(242a)와 연결될 수 있다. 또한, 상기 제 4-2 배선부(241b)는 상기 제 8 패드부(242b)와 연결될 수 있다.
상기 제 4 회로 패턴(240)은 전원 공급 패턴일 수 있다. 상기 제 4 회로 패턴(240)에 의해 상기 회로기판과 상기 디스플레이 패널로 전원이 전달될 수 있다.
상기 제 4 회로 패턴(240) 상에는 상기 제 1 보호층(310) 및 상기 제 2 보호층(320)이 배치될 수 있다. 자세하게, 상기 제 1 보호층(310)은 상기 제 1 면(1S)상의 제 4 회로 패턴(240) 상에 배치될 수 있다. 또한, 상기 제 2 보호층(320)은 상기 제 2 면(2S)상의 제 4 회로 패턴(240) 상에 배치될 수 있다. 상기 제 1 보호층(310) 및 상기 제 2 보호층(320)은 상기 제 7 패드부(242a) 및 상기 제 8 패드부(242b)를 제외한 영역 상에 배치될 수 있다.
상기 제 4-1 배선부(241a)와 상기 제 4-2 배선부(241b)는 서로 연결될 수 있다. 자세하게, 상기 제 4-1 배선부(241a)와 상기 제 4-2 배선부(241b)는 상기 제 3 비아(V3)를 통해 연결될 수 있다. 상기 제 3 비아(V3)는 상기 제 1 면(1S) 및 상기 제 2 면(2S) 상에 배치될 수 있다. 상기 제 1 면(1S) 상의 제 3 비아(V3)와 상기 제 2 면(2S) 상의 제 3 비아(V3)는 서로 대응되는 위치에 배치될 수 있다.
상기 제 3 비아(V3)는 제 3 비아랜드(VL3) 및 제 3 비아홀(VH3)을 포함한다. 상기 제 3 비아홀(VH3)은 상기 제 3 비아랜드(VL3)의 내부에 형성된다. 상기 제 3 비아홀(VH3)에는 전도성 물질이 배치될 수 있다. 이에 따라, 상기 제 4-1 배선부(241a)와 상기 제 4-2 배선부(241b)는 전기적으로 연결될 수 있다.
상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220), 상기 제 3 회로 패턴(230) 및 상기 제 4 회로 패턴(240) 중 적어도 하나의 회로 패턴은 전기 전도성이 우수한 금속 물질을 포함할 수 있다. 자세하게, 상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220), 상기 제 3 회로 패턴(230) 및 상기 제 4 회로 패턴(240) 중 적어도 하나의 회로 패턴은 구리(Cu)를 포함할 수 있다. 다만, 실시예는 이에 제한되지 않는다. 상기 제 1 회로 패턴(210), 상기 제 2 회로 패턴(220), 상기 제 3 회로 패턴(230) 및 상기 제 4 회로 패턴(240) 중 적어도 하나의 회로 패턴은 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 은(Ag), 몰리브덴(Mo). 금(Au), 티타튬(Ti) 및 이들의 합금 중 적어도 하나의 금속을 포함할 수 있다.
또한, 상기 제 1 보호층(310) 및 상기 제 2 보호층(320) 중 적어도 하나의 보호층은 솔더페이스트를 포함할 수 있다. 예를 들어, 상기 제 1 보호층(310) 및 상기 제 2 보호층(320) 중 적어도 하나의 보호층은 열경화성수지, 열가소성수지, 충전제, 경화제 또는 경화촉진제를 포함하는 솔더페이스트를 포함할 수 있다.
앞서 설명하였듯이, 상기 제 2 회로 패턴(220)은 제 1 비아(V1)를 포함할 수 있다. 자세하게, 상기 제 2 회로 패턴(220)은 복수의 제 1 비아(V1)를 포함할 수 있다. 상기 제 1 비아(V1)의 수는 상기 제 2 회로 패턴(220)의 패드부의 수에 대응할 수 있다. 이에 따라, 상기 제 1 비아(V1)의 수는 상기 디스플레이 패널의 단자 수에 비례할 수 있다.
예를 들어, 상기 연성 회로기판이 단자 수가 많은 VR용 디스플레이 패널과 연결되는 경우 상기 제 1 비아(V1)의 수가 증가될 수 있다. 또한, 상기 제 1 비아(V1)는 상기 연성 회로기판의 제 1 방향(1D)의 폭 및 제 2 방향(2D)의 길이에 따라 다양하게 배치될 수 있다.
예를 들어, 복수의 제 1 비아 그룹(VG1)이 정의될 수 있다. 상기 제 1 비아 그룹(VG1)은 상기 제 2 방향(2D)으로 배열되는 복수의 제 1 비아(V1)를 포함한다. 또한, 상기 제 1 비아 그룹(VG1)은 상기 제 1 방향(1D)으로 이격할 수 있다.
상기 제 1 비아 그룹(VG1)의 제 1 비아(V1)의 수는 상기 연성 회로기판(1000)의 제 1 방향(1D)의 폭 및 제 2 방향(2D)의 길이에 의해서 달라질 수 있다. 또한, 상기 제 1 비아 그룹(VG1)의 수는 상기 연성 회로기판(1000)의 제 1 방향(1D)의 폭 및 제 2 방향(2D)의 길이에 의해서 달라질 수 있다.
예를 들어, 상기 연성 회로기판(1000)의 폭이 큰 경우, 상기 제 1 비아 그룹(VG1)의 제 1 비아(V1)의 수는 작게할 수 있다. 또한, 상기 제 1 비아 그룹(VG1)의 수는 크게할 수 있다. 예를 들어, 모바일용 디스플레이 패널과 연결되는 연성 회로기판은 폭이 클 수 있다. 이에 의해, 모바일용 디스플레이 패널과 연결되는 연성 회로기판은 상기 제 1 비아 그룹(VG1)의 제 1 비아(V1)의 수는 작을 수 있다. 또한, 상기 제 1 비아 그룹(VG1)의 수는 클 수 있다.
또는, 상기 연성 회로기판(1000)의 폭이 작은 경우, 상기 제 1 비아 그룹(VG1)의 제 1 비아(V1)의 수는 크게할 수 있다. 또한, 상기 제 1 비아 그룹(VG1)의 수는 작게할 수 있다. 예를 들어, VR용 디스플레이 패널과 연결되는 연성 회로기판은 폭이 작을 수 있다. 이에 의해, VR용 디스플레이 패널과 연결되는 연성 회로기판은 상기 제 1 비아 그룹(VG1)의 제 1 비아(V1)의 수는 클 수 있다. 또한, 상기 제 1 비아 그룹(VG1)의 수는 작을 수 있다.
한편, 상기 연성 회로기판(1000)은 제 1 이격 영역(IA1), 제 2 이격 영역(IA2) 및 제 3 이격 영역(IA3)을 포함할 수 있다. 상기 제 1 이격 영역(IA1)은 상기 제 4 패드부(222b) 및 상기 제 4 패드부(222b)와 가장 인접한 상기 제 1 비아(V1) 사이의 영역으로 정의될 수 있다. 또한, 상기 제 2 이격 영역(IA2)은 상기 제 4 패드부(222b)와 가장 인접한 상기 제 1 비아(V1) 및 상기 컷팅 라인(CL) 사이의 영역으로 정의될 수 있다. 또한, 상기 제 3 이격 영역(IA3)은 상기 제 6 패드부(232b) 및 상기 칩 실장 영역(CHA) 사이의 영역으로 정의될 수 있다.
상기 COF 모듈(2000)은 구부러질 수 있다. 자세하게, 도 2 및 도 9의 (a) 및 (b)을 참조하면, 상기 COF 모듈(2000)은 상기 제 3 이격 영역(IA3)에서 구부러질 수 있다. 따라서, 상기 COF 모듈(2000)은 벤딩 영역(BA)을 포함한다. 자세하게, 상기 제 3 이격 영역(IA3)은 상기 벤딩 영역(BA)을 포함한다.
이에 따라, 상기 제 1 이격 영역(IA1) 및 상기 제 2 이격 영역(IA2)은 상기 디스플레이 패널(4000)과 중첩될 수 있다. 따라서, 상기 제 1 이격 영역(IA1) 및 상기 제 2 이격 영역(IA2)은 상기 디스플레이 패널(4000)의 베젤 영역이 될 수 있다. 따라서, 도 9의 (b)와 같이 상기 제 1 이격 영역(IA1) 및 상기 제 2 이격 영역(IA2)의 길이가 길어지면 상기 디스플레이 패널(4000)의 베젤 영역이 커질 수 있다.
예를 들어, 상기 제 1 비아 그룹(VG1)의 제 1 비아(V1)의 수가 많아지면 상기 제 2 이격 영역(IA2)의 길이가 길어질 수 있다. 이에 의해, 상기 디스플레이 패널(4000)의 베젤 영역이 커질 수 있다. 예를 들어, VR용 디스플레이 패널과 연결되는 COF 모듈(2000)의 경우 상기 제 1 비아 그룹(VG1)의 제 1 비아(V1)의 수가 크다. 이에 따라, 상기 제 2 이격 영역(IA2)의 길이가 길어지므로 상기 디스플레이 패널(4000)의 베젤 영역(BE)이 커질 수 있다.
또는, 상기 제 1 비아 그룹(VG1)의 제 1 비아(V1)의 크기가 커지면, 상기 디스플레이 패널(4000)의 베젤 영역이 커질 수 있다. 예를 들어, 모바일용 디스플레이 패널과 연결되는 COF 모듈(2000)의 경우, 상기 제 1 비아 그룹(VG1)의 제 1 비아(V1)의 수는 작다. 그러나, 상기 제 1 비아(V1)의 크기가 커질 수 있다. 이에 따라, 상기 제 2 이격 영역(IA2)의 길이가 길어지므로 상기 디스플레이 패널(4000)의 베젤 영역(BE)이 커질 수 있다.
이에 따라, 실시예에 따른 COF 모듈(2000)은 적어도 2개의 영역에서 구부러질 수 있다. 도 10을 참조하면, 상기 COF 모듈(2000)은 제 1 벤딩 영역(BA1) 및 제 2 벤딩 영역(BA2)을 포함할 수 있다. 이때, 상기 제 2 벤딩 영역(BA2)에 상기 제 1 비아(V1)가 배치되면 상기 제 1 비아(V1)로 응력이 전달될 수 있다. 이에 의해, 상기 제 1 비아랜드(VL1) 및 상기 제 1 비아홀(VH1)의 크기 또는 형상이 변화할 수 있다. 이에 따라, 상기 제 1 비아홀(VH1)의 얼라인이 틀어질 수 있다.
이하에서는, 상기와 같은 문제점을 해결할 수 있는 상기 연성 회로기판(1000) 및 상기 COF 모듈을 설명한다.
도 11은 도 2의 G 영역을 확대한 도면이다.
도 11을 참조하면, 상기 제 2 회로 패턴(220)은 영역마다 설정된 범위의 길이를 가질 수 있다. 자세하게, 상기 제 2 회로 패턴(220)은 제 1 길이(L1), 제 2 길이(L2), 제 3 길이(L3), 제 4 길이(L4) 및 제 5 길이(L5)가 정의될 수 있다.
상기 제 1 길이(L1)는 상기 제 2 보호층(320)의 끝단(E1)에서부터 상기 제 4 패드부(222b)와 가장 인접한 제 1 비아(V1)까지의 길이로 정의될 수 있다. 즉, 상기 제 1 길이(L1)는 상기 제 2 보호층(320)의 끝단(E1)에서부터 상기 제 1 비아 그룹(VG1)의 첫 번째 제 1 비아(V1)까지의 길이로 정의될 수 있다. 또한, 상기 제 1 길이(L1)는 상기 제 4 패드부(222b)의 끝단에서 상기 제 1 비아 그룹(VG1)의 첫 번째 제 1 비아(V1)까지의 길이로 정의될 수 있다. 상기 제 1 길이(L1)는 상기 제 1 이격 영역(IA1)의 길이로 정의될 수 있다.
또한, 상기 제 2 길이(L2)는 상기 제 4 패드부(222b)의 길이로 정의될 수 있다.
또한, 상기 제 3 길이(L3)는 상기 제 4 패드부(222b)와 가장 인접한 제 1 비아(V1)에서부터 상기 제 4 패드부(222b)와 가장 먼 제 1 비아(V1)까지의 길이로 정의될 수 있다. 즉, 상기 제 3 길이(L3)는 상기 제 1 비아 그룹(VG1)의 첫 번째 제 1 비아(V1)에서부터 상기 제 1 비아 그룹(VG1)의 마지막 제 1 비아(V1)까지의 길이로 정의될 수 있다.
또한, 상기 제 4 길이(L4)는 상기 제 4 패드부(222b)와 가장 먼 제 1 비아(V1)에서부터 상기 컷팅 라인(CL) 까지의 길이로 정의될 수 있다. 즉, 상기 제 4 길이(L4)는 상기 제 1 비아 그룹(VG1)의 마지막 제 1 비아(V1)에서부터 상기 컷팅 라인(CL) 까지의 길이로 정의될 수 있다. 즉, 상기 제 4 길이(L4)는 상기 제 1 비아 그룹(VG1)의 마지막 제 1 비아(V1)에서부터 상기 COF 모듈의 끝단 까지의 거리로 정의될 수 있다.
상기 제 3 길이(L3)와 상기 제 4 길이(V4)의 합은 상기 제 2 이격 영역(IA2)의 길이로 정의될 수 있다.
상기 제 1 길이(L1)는 상기 제 2 길이(L2)보다 클 수 있다. 예를 들어, 상기 제 1 길이(L1)는 상기 제 2 길이(L2)의 1.5배 이상일 수 있다. 자세하게, 상기 제 1 길이(L1)는 상기 제 2 길이(L2)의 1.5배 내지 10배, 2배 내지 5배 또는 2.5배 내지 3.5배일 수 있다.
또한, 상기 제 1 길이(L1)는 상기 제 1 비아(V1)의 길이(L5)보다 클 수 있다. 예를 들어, 상기 제 1 길이(L1)는 상기 제 1 비아(V1)의 길이(L5)의 15배 이상일 수 있다. 자세하게, 상기 제 1 길이(L1)는 상기 제 1 비아(V1)의 길이(L5)의 15배 내지 35배, 20배 내지 35배 또는 25배 내지 35배일 수 있다.
또한, 상기 제 1 길이(L1)는 상기 제 3 길이(L3)보다 작을 수 있다. 예를 들어, 상기 제 1 길이(L1)는 상기 제 3 길이(L3)의 0.8배 이하일 수 있다. 자세하게. 상기 제 1 길이(L1)는 상기 제 3 길이(L3)의 0.3배 내지 0.8배, 0.4배 내지 0.7배 또는 0.5배 내재 0.6배일 수 있다.
또한, 상기 제 1 길이(L1)는 상기 제 4 길이(L4)보다 클 수 있다. 예를 들어, 상기 제 1 길이(L1)는 상기 제 4 길이(L4)의 1.5배 이상일 수 있다. 자세하게, 상기 제 1 길이(L1)는 상기 제 4 길이(L4)의 1.5배 내지10배, 2배 내지 9배 또는 3배 내지 8.5배일 수 있다.
예를 들어, 상기 제 1 길이(L1)는 5㎜ 이하일 수 있다. 자세하게, 상기 제 1 길이(L1)는 0.1㎜ 내지 4㎜, 0.5㎜ 내지 3㎜ 또는 1㎜ 내지 2.5㎜일 수 있다.
또한, 상기 제 2 길이(L2)는 0.5㎜ 내지 1㎜ 또는 0.7㎜ 내지 0.9㎜ 일 수 있다.
또한, 상기 제 3 길이(L3)는 1㎜ 내지 4㎜, 2㎜ 내지 3.5㎜ 또는 2.5㎜ 내지 3.3㎜일 수 있다.
또한, 상기 제 4 길이(L4)는 0.15㎜ 내지 0.6㎜, 0.2㎜ 내지 0.5㎜ 또는 0.25㎜ 내지 0.4㎜일 수 있다.
상기 제 1 길이(L1)가 상기 범위를 만족하므로, 상기 연성 회로기판(1000)은 상기 제 1 이격 영역(IA1)에서 구부러질 수 있다. 즉, 상기 제 1 이격 영역(IA1)의 크기가 충분하게 확보된다. 따라서, 상기 연성 회로기판(1000)은 상기 제 1 이격 영역(IA1)에서 적어도 1번 이상 구부러질 수 있다.
상기 제 1 이격 영역(IA1)은 제 1-1 이격 영역(IA1a), 제 1-2 이격 영역(IA1b) 및 제 1-3 이격 영역(IA1c)을 포함할 수 있다. 상기 제 1-2 이격 영역(IA1b)은 상기 제 1-1 이격 영역(IA1a) 및 상기 제 1-3 이격 영역(IA1c) 사이에 배치될 수 있다.
도 13을 참조하면, 상기 연성 회로기판(1000)은 상기 제 3 이격 영역(IA3) 및 상기 제 1-2 이격 영역(IA1b)에서 구부러질 수 있다. 이에 따라, 상기 디스플레이 패널(4000)의 베젤 영역이 감소할 수 있다.
도 12를 참조하면, 상기 연성 회로기판(1000)은 벤딩 영역(BA)을 포함한다. 자세하게, 상기 제 3 이격 영역(IA3)은 상기 벤딩 영역(BA)을 포함한다. 상기 연성 회로기판(1000)이 상기 제 3 이격 영역(IA3)에서만 구부러지는 경우, 상기 디스플레이 패널(4000)의 제 1 베젤 영역(BE1)이 증가될 수 있다. 자세하게, 상기 제 1 베젤 영역(BE1)은 상기 제 3 이격 영역(IA3)의 일부 영역, 상기 제 1-1 이격 영역(IA1a), 상기 제 1-2 이격 영역(IA1b), 상기 제 1-3 이격 영역(IA1c) 및 상기 제 2 이격 영역(IA2)을 포함한다.
그러나, 도 13을 참조하면, 상기 연성 회로기판(1000)은 제 1 벤딩 영역(BA1) 및 제 2 벤딩 영역(BA2)을 포함한다. 상기 제 3 이격 영역(IA3)은 상기 제 1 벤딩 영역(BA1)을 포함한다. 또한, 상기 제 1-2 이격 영역(IA1b)은 상기 제 2 벤딩 영역(BA2)을 포함한다. 상기 제 3 이격 영역(IA3) 및 상기 제 1-2 이격 영역(IA1b)을 구부리는 경우, 상기 디스플레이 패널(4000)의 제 2 베젤 영역(BE2)은 감소된다. 자세하게, 상기 제 2 베젤 영역(BE2)은 상기 제 3 이격 영역(IA3)의 일부 영역, 상기 제 1-1 이격 영역(IA1a) 및 상기 제 1-2 이격 영역(IA1b)의 일부 영역을 포함한다.
도 13에서는 상기 제 1-2 이격 영역(IA1b)이 한번만 구부러지는 것을 도시하였다. 그러나, 실시예는 이에 제한되지 않는다. 예를 들어, 상기 제 1-2 이격 영역(IA1b)은 적어도 2번 이상 구부러질 수 있다. 즉, 상기 제 1-2 이격 영역(IA1b)은 적어도 2 이상의 벤딩 영역을 포함할 수 있다.
실시예에 따른 연성 회로기판(1000)은 상기 제 1 이격 영역(IA1)에서 구부러진다. 따라서, 상기 디스플레이 패널의 베젤 영역을 감소할 수 있다.
또한, 상기 연성 회로기판은 상기 제 2 이격 영역(IA2)에서 구부러지지 않는다. 이에 따라, 상기 연성 회로기판(1000)은 상기 제 1 비아(V1)가 형성되는 영역에서는 구부러지지 않는다.
따라서, 상기 연성 회로기판(1000)이 구부러질 때, 상기 제 1 비아로 응력이 전달되는 것을 방지할 수 있다. 따라서, 상기 응력에 의해 상기 제 1 비아의 얼라인이 틀어지는 것을 방지할 수 있다. 또한, 상기 제 1 비아의 형상 또는 크기가 변하는 것을 방지할 수 있다.
이하, 도 14 및 도 15를 참조하여, 상기 제 1 회로 패턴, 상기 제 2 회로 패턴, 상기 제 3 회로 패턴 및 상기 제 4 회로 패턴의 층 구조를 설명한다. 이하에서는 설명의 편의를 위해 상기 제 1 회로 패턴을 중심으로 설명한다. 이하이 설명은 상기 제 2 회로 패턴, 상기 제 3 회로 패턴 및 상기 제 4 회로 패턴에 모두 적용된다.
도 14를 참조하면, 상기 제 1 회로 패턴은 다층으로 형성될 수 있다. 자세하게, 상기 제 1 배선부(211) 및 상기 제 1 패드부(212a)는 제 1 금속층(201) 및 제 2 금속층(202)을 포함할 수 있다. 또한, 도 14에 도시되지 않았지만. 상기 제 2 패드부(212b)도 상기 제 1 금속층(201) 및 상기 제 2 금속층(202)을 포함할 수 있다
상기 제 1 금속층(201)은 상기 제 1 회로 패턴의 씨드층일 수 있다. 예를 들어, 상기 제 1 금속층(201)은 상기 기재(100) 상에 구리(Cu) 등의 금속 물질을 이용하여 무전해 도금을 통해 형성될 수 있다.
또한, 상기 제 2 금속층(202)은 도금층일 수 있다. 예를 들어, 상기 제 2 금속층(202)은 상기 제 1 금속층(201)을 씨드층으로 하여 전해 도금으로 형성된다.
상기 제 1 금속층(201)의 두께는 상기 제 2 금속층(202)의 두께보다 작을 수 있다.
예를 들어, 상기 제 1 금속층(201)의 두께는 0.7㎛ 내지 2㎛일 수 있다. 상기 제 2 금속층(202)의 두께는 10㎛ 내지 25㎛일 수 있다.
상기 제 1 금속층(201) 및 상기 제 2 금속층(202)은 동일한 금속 물질을 포함할 수 있다. 예를 들어, 상기 제 1 금속층(201) 및 상기 제 2 금속층(202)은 구리(Cu)를 포함할 수 있다.
또한, 상기 제 2 금속층(201) 상에는 접합층(203)이 배치될 수 있다. 자세하게, 상기 접합층(203)은 상기 제 1 금속층(201)의 측면, 상기 제 2 금속층(202)의 측면 및 상기 제 2 금속층(202)의 상면에 배치될 수 있다. 즉, 상기 접합층(203)은 상기 제 1 금속층(201), 상기 제 2 금속층(202)을 감싸면서 배치될 수 있다.
상기 접합층(203)은 금속을 포함할 수 있다. 자세하게, 상기 접합층(203)은 주석(Sn)을 포함할 수 있다.
상기 접합층(203)은 0.3㎛ 내지 0.7㎛의 두께로 형성될 수 있다. 상기 접합층(203)은 하부면에서 상부면 방향으로 연장하면서 주석의 함량이 높아질 수 있다.
즉, 상기 접합층(203)은 상기 제 2 금속층(202)과 접촉하며 배치된다. 이에 따라, 상기 접합층(203)은 하부면에서 상부면 방향으로 갈수록 주석의 함량은 높아지고, 구리의 함량은 낮아질 수 있다.
이에 따라, 상기 접합층(203)의 상부면에서 0.1㎛ 내지 0.3㎛의 두께 범위에서는 순수한 주석만이 잔류할 수 있다.
상기 접합층(203)에 의해 상기 칩 단자, 상기 회로기판 단자 및 상기 디스플레이 패널의 단자와 상기 패드부는 열 및 압력을 통해 용이하게 접착될 수 있다. 즉, 상기 패드부에 열 및 압력을 인가하면 순수한 주석이 잔류하는 상기 접합층의 상부면이 용융된다. 이에 의해, 상기 칩 단자, 상기 회로기판 단자 및 상기 디스플레이 패널의 단자는 용이하게 접착될 수 있다.
이에 따라, 상기 접합층(203)은 상기 제 1 패드부(212a) 및 상기 제 2 패드부(222b)의 일부분이 될 수 있다.
상기 제 1 회로 패턴은 2㎛ 내지 25㎛의 두께로 배치될 수 있다. 예를 들어, 상기 제 1 회로 패턴은 5㎛ 내지 20㎛의 두께로 배치될 수 있다. 예를 들어, 상기 제 1 회로 패턴은 7㎛ 내지 15㎛의 두께로 배치될 수 있다.
상기 제 1 회로 패턴은을 형성할 때, 회로 패턴들의 이격을 위해 플레쉬에칭(Flash etching)을 한다. 이에 의해, 상기 제 1 금속층(201)이 에칭된다. 이에 따라, 최종적으로 제조되는 상기 제 1 회로 패턴의 두께는 공정 중 형성되는 상기 제 1 금속층(201), 상기 제 2 금속층(202) 및 상기 접합층(203)의 두께의 합보다 작을 수 있다.
상기 제 1 회로 패턴의 두께가 2㎛ 미만인 경우에는 상기 제 2 회로 패턴의 저항이 증가할 수 있다. 상기 제 1 회로 패턴의 두께가 25㎛를 초과하는 경우에는 미세 패턴을 구현하기 어려울 수 있다.
한편, 상기 기재(100)와 상기 제 1 회로 패턴 사이에는 버퍼층(205)이 더 배치될 수 있다. 상기 버퍼층(205)은 이종물질인 상기 기재(100)와 상기 제 1 회로 패턴의 밀착력을 향상시킬 수 있다.
상기 버퍼층(205)은 다층으로 형성될 수 있다. 자세하게, 상기 기재(100) 상에는 제 1 버퍼층(205a) 및 상기 제 1 버퍼층(205a) 상의 제 2 버퍼층(205b)이 배치될 수 있다. 이에 따라, 상기 제 1 버퍼층(205a)은 상기 기재(100)와 접촉할 있다. 상기 제 2 버퍼층(205b)은 상기 제 1 회로 패턴(210)과 접촉할 수 있다.
상기 제 1 버퍼층(205a)은 상기 기재(100)와 밀착력이 좋은 물질을 포함할 수 있다. 예를 들어, 상기 제 1 버퍼층(205a)은 니켈(Ni)을 포함할 수 있다. 또한, 상기 제 2 버퍼층(205b)은 상기 제 2 회로 패턴과 밀착력이 좋은 물질을 포함할 수 있다. 예를 들어, 상기 제 2 버퍼층(205b)은 크롬(Cr)을 포함할 수 있다.
상기 버퍼층(205)은 나노미터 단위의 박막두께를 가질 수 있다. 예를 들어, 상기 버퍼층(205)은 20㎚ 이하의 두께를 가질 수 있다.
상기 버퍼층(205)에 의해 이종 물질인 기재(100)와 상기 제 1 회로 패턴의 밀착력을 향상돌 수 있다. 이에 의해, 상기 제 1 회로 패턴의 탈막을 방지할 수 있다.
도 15를 참조하면, 상기 접합층(203)은 복수의 접합층을 포함할 수 있다. 예를 들어, 상기 접합층(203)은 제 1 접합층(203a) 및 제 2 접합층(203b)을 포함할 수 있다.
자세하게, 상기 제 1 접합층(203a)은 상기 제 1 배선부(211), 상기 제 1 패드부(212a) 및 상기 제 2 패드부(212b) 상에 배치될 수 있다.
또한, 상기 제 2 접합층(203b)은 상기 제 1 패드부(212a) 및 상기 제 2 패드부(212b) 상에만 배치될 수 있다. 즉, 상기 제 2 접합층(203b)에 의해 상기 제 1 배선부(211)와 상기 제 1 패드부(212a) 및 상기 제 2 패드부(212b)는 서로 다른 층 구조를 가질 수 있다.
상기 제 1 접합층(203a)과 상기 제 2 접합층(203b)은 금속을 포함할 수 있다. 자세하게, 상기 제 1 접합층(203a)과 상기 제 2 접합층(203b)은 주석(Sn)을 포함할 수 있다.
상기 제 1 접합층(203a)과 상기 제 2 접합층(203b)은 서로 다른 두께로 배치될 수 있다. 자세하게, 상기 제 2 접합층(203b)은 상기 제 1 접합층(203a)의 두께보다 클 수 있다.
예를 들어, 상기 제 1 접합층(203a)은 0.02㎛ 내지 0.06㎛의 박막 두께를 가질 수 있다. 상기 제 2 접합층(203b)은 0.2㎛ 내지 0.6㎛의 두께를 가질 수 있다.
상기 보호층(300)과 상기 제 1 배선부(211) 사이 영역에 상기 접합층이 두껍게 배치되면 상기 연성 회로기판을 구부리면서 크랙이 발생할 수 있다. 이에 따라, 상기 제 1 접합층(203a)은 얇은 박막 두께로 형성할 수 있다. 이에 의해, 연성 회로기판을 구부릴 때 크랙이 발생하는 것을 방지할 수 있다.
또한, 상기 제 2 접합층(203b)은 하부면에서 상부면 방향으로 연장하면서 주석의 함량이 높아질 수 있다.
즉, 상기 제 2 접합층(203b)은 하부면에서 상부면 방향으로 갈수록 주석의 함량이 높아지고, 구리의 함량은 낮아질 수 있다.
이에 따라, 상기 제 2 접합층(203b)의 상부면에서 0.1㎛ 내지 0.3㎛의 두께 범위에서는 순수한 주석만이 잔류할 수 있다.
상기 제 2 접합층(203b)에 의해 상기 칩의 단자, 상기 회로기판의 단자 및 상기 디스플레이 패널의 단자와 상기 패드부를 열 및 압력을 통해 용이하게 접착할 수 있다. 즉, 상기 패드부에 열 및 압력을 인가하는 경우, 순수한 주석이 잔류하는 상기 접합층의 상부면이 용융된다. 이에 의해, 상기 칩의 단자, 상기 회로기판의 단자 및 상기 디스플레이 패널의 단자를 용이하게 접착될 수 있다.
상기 연성 회로기판은 다양한 형상으로 구부러질 수 있다. 상기 COF 모듈(2000)은 다양한 형상으로 구부러질 수 있다.
도 16 내지 도 19는 실시예에 따른 연성 회로기판을 포함하는 COF 모듈이 구부러지는 다양한 형상을 도시한 도면들이다.
도 16 내지 도 19를 참조하면, 상기 COF 모듈(2000)은 적어도 3번 이상 구부러지 수 있다. 예를 들어, 도 16 내지 도 18을 참조하면, 상기 COF 모듈(2000)은 3번 구부러질 수 있다. 즉, 상기 COF 모듈(2000) 제 1 벤딩 영역(BA1), 제 2 벤딩 영역(BA2) 및 제 3 벤딩 영역(BA3)을 포함할 수 있다.
또는, 도 19를 참조하면, 상기 COF 모듈(2000)은 4번 구부러질 수 있다. 즉, 상기 COF 모듈(2000) 제 1 벤딩 영역(BA1), 제 2 벤딩 영역(BA2), 제 3 벤딩 영역(BA3) 및 제 4 벤딩 영역(BA4)을 포함할 수 있다.
자세하게, 상기 COF 모듈(2000)은 상기 제 1 이격 영역(IA1) 및 제 3 이격 영역(IA3)에서 구부러진다. 예를 들어, 상기 제 1 이격 영역(IA1)에서 2번 구부러지고, 상기 제 3 이격 영역(IA3)에서 1번 구부러진다. 또한, 상기 비아들이 배치되는 상기 제 2 이격 영역(IA2)에서는 구부러지지 않는다.
따라서, 상기 COF 모듈(2000)을 구부릴 때, 상기 비아가 변형되는 것을 방지할 수 있다. 또한, 상기 COF 모듈(2000)은 상기 제 1 이격 영역(IA1)에서 구부러지므로, 상기 COF 모듈과 연결되는 디스플레이 패널의 베젤 영역의 크기를 감소할 수 있다.
또한, 도 16 내지 도 19를 참조하면, 상기 제 1 이격 영역(IA1)과 상기 제 3 이격 영역(IA3)은 동일하거나 다른 곡률로 구부러질 수 있다. 예를 들어, 도 18을 참조하면, 상기 제 1 이격 영역(IA1)과 상기 제 3 이격 영역(IA3)은 다른 곡률로 구부러질 수 있다.
실시예에 따른 연성 회로기판은 상기 칩 실장 영역(CHA)에 칩(CH)을 실장하고, 상기 컷팅 라인(CL)을 절단하여 COF 모듈을 형성할 수 있다.
상기 COF 모듈(2000)은 디스플레이 패널(4000)과 회로기판(3000)의 사이에 위치하여 전기적인 신호를 연결할 수 있다.
도 13을 참조하면, 실시예에 따른 상기 COF 모듈(2000)의 일단은 상기 디스플레이 패널(4000)과 연결되따. 또한, 상기 일단과 반대되는 타단은 상기 회로기판(3000)과 연결된다. 예를 들어, 상기 디스플레이 패널(4000)은 상기 COF 모듈(2000)의 일면 상에 배치된다. 또한, 상기 회로기판(3000)은 상기 COF 모듈(2000)의 일면과 반대되는 타면 상에 배치될 수 있다. 그러나, 실시예는 이에 제한되지 않는다. 상기 디스플레이 패널(4000) 및 상기 회로기판(3000)은 상기 COF 모듈(2000)의 동일 면 상에 배치될 수 있다.
상기 COF 모듈(2000)은 플렉서블 기판을 포함한다. 이에 따라, 상기 디스플레이 패널(3000)과 상기 회로기판(4000)의 사이에서 리지드(rigid)한 형태 및 구부러진(bneding) 형태를 모두 가질 수 있다.
상기 COF 모듈(2000)은 서로 대향되며 배치되는 상기 디스플레이 패널(4000)과 상기 회로기판(3000) 사이를 구부러진 형태로 연결할 수 있다. 따라서, 전자 디바이스의 두께를 감소시킬 수 있다. 또한, 설계의 자유도를 향상시킬 수 있다. 또한, 상기 플렉서블 기판을 포함하는 COF 모듈(2000)은 구부러진 형태에서도 배선이 끊어지지 않는다. 이에 따라, 상기 전자 디바이스의 신뢰성을 향상시킬 수 있다.
또한, 상기 COF 모듈(2000)은 제 1 이격 영역(IA1)에서 구부러지므로, 상기 디스플레이 패널(4000)의 베젤 영역을 감소할 수 있다. 또한, 상기 COF 모듈(2000)은 제 2 이격 영역(IA1)에서 구부러지지 않으므로 비아의 변형을 방지할 수 있다.
상기 COF 모듈은 플렉서블하기 때문에, 다양한 전자디바이스에 사용될 수 있다.
예를 들어, 도 20을 참조하면, 상기 COF 모듈은 휘어지는 플렉서블(flexible) 터치 윈도우에 적용될 수 있다. 따라서, 이를 포함하는 터치 디바이스 장치는 플렉서블 터치 디바이스 장치일 수 있다.
도 21을 참조하면, 상기 COF 모듈은 곡면 디스플레이를 포함하는 다양한 웨어러블 터치 디바이스에 적용될 수 있다. 따라서, 상기 웨어러블 터치 디바이스는 슬림화 또는 경량화될 수 있다.
도 22를 참조하면, 상기 COF 모듈은 TV, 모니터, 노트북과 같은 디스플레이 부분을 가지는 다양한 전자 디바이스에 적용될 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (13)

  1. 제 1 면 및 상기 제 1 면과 반대되는 제 2 면을 포함하는 기재;
    상기 제 1 면 상에 배치되는 제 1 회로 패턴;
    상기 제 1 면 및 상기 제 2 면 상에 배치되는 제 2 회로 패턴;
    상기 제 1 면 및 상기 제 2 면 상에 배치되는 제 3 회로 패턴;
    상기 제 1 면 상에 배치되는 제 1 보호층; 및
    상기 제 2 면 상에 배치되는 제 2 보호층을 포함하고,
    상기 제 1 면 상에는 칩 실장 영역이 정의되고,
    상기 제 1 회로 패턴은 상기 칩 실장 영역 상의 칩과 연결되는 제 1 패드부; 외부의 인쇄회로기판과 연결되는 제 2 패드부; 및 상기 제 1 패드부 및 상기 제 2 패드부와 연결되는 제 1 배선부를 포함하고,
    상기 제 2 회로 패턴은 상기 칩과 연결되는 제 3 패드부; 외부의 디스플레이 패널과 연결되는 제 4 패드부; 및 상기 제 3 패드부 및 상기 제 4 패드부와 연결되는 제 2 배선부를 포함하고,
    상기 제 3 회로 패턴은 상기 칩과 연결되는 제 5 패드부; 상기 디스플레이 패널과 연결되는 제 6 패드부; 및 상기 제 5 패드부 및 상기 제 6 패드부와 연결되는 제 3 배선부를 포함하고,
    상기 제 2 회로 패턴은 상기 제 1 면 상의 제 2 배선부 및 상기 제 2 면 상의 제 2 배선부를 연결하는 제 1 비아를 포함하고,
    상기 제 2 배선부는 상기 제 4 패드부의 끝단에서 상기 제 4 패드부와 가장 인접한 제 1 비아까지의 거리인 제 1 길이; 및 상기 제 4 패드부의 길이인 제 2 길이가 정의되고,
    상기 제 1 길이는 상기 제 2 길이보다 긴 연성 회로기판.
  2. 제 1항에 있어서,
    상기 제 1 길이는 상기 제 2 길이의 1.5배 내지 10배인 연성 회로기판.
  3. 제 1항에 있어서,
    상기 제 2 회로 패턴은 상기 제 4 패드부와 가장 인접한 제 1 비아에서부터 상기 제 4 패드부와 가장 먼 제 1 비아까지의 길이인 제 3 길이가 정의되고,
    상기 제 1 길이는 상기 제 3 길이의 0.3배 내지 0.8배인 연성 회로기판.
  4. 제 1항에 있어서,
    상기 기재는 컷팅 라인이 정의되고,
    상기 제 4 패드부에서 가장 먼 제 1 비아로부터 상기 컷팅 라인까지의 길이인 제 4 길이가 정의되고,
    상기 제 1 길이는 상기 제 4 길이의 1.5배 내지 10배인 연성 회로기판.
  5. 제 1항에 있어서,
    상기 제 1 길이는 상기 제 1 비아의 길이의 15배 내지 35배인 연성 회로기판.
  6. 제 1항에 있어서,
    상기 제 1 길이는 0.1㎜ 내지 4㎜인 연성 회로기판.
  7. 제 1항에 있어서,
    상기 제 2 길이는 0.5㎜ 내지 1㎜이고,
    상기 제 3 길이는 1㎜ 내지 4㎜이고,
    상기 제 4 길이는 0.15㎜ 내지 0.6㎜인 연성 회로기판.
  8. 제 1항에 있어서,
    상기 기재는 컷팅 라인이 정의되고,
    상기 제 4 패드부 및 상기 제 4 패드부와 가장 인접한 상기 제 1 비아 사이의 영역으로 정의되는 제 1 이격 영역; 상기 제 4 패드부와 가장 인접한 상기 제 1 비아 및 상기 컷팅 라인 사이의 영역으로 정의되는 제 2 이격 영역; 및 상기 제 6 패드부 및 상기 칩 실장 영역 사이의 영역으로 정의되는 제 3 이격 영역을 포함하고,
    상기 제 1 이격 영역 및 상기 제 2 이격 영역 중 적어도 하나의 영역은 구부러지는 연성 회로기판.
  9. 제 8항에 있어서,
    상기 제 1 이격 영역 및 상기 제 3 이격 영역은 구부러지고,
    상기 제 1 이격 영역은 적어도 1번 이상 구부러지는 연성 회로기판.
  10. 제 8항에 있어서,
    상기 제 2 이격 영역은 구부러지지 않는 연성 회로기판.
  11. 제 1항에 있어서,
    상기 제 3 회로 패턴은 상기 제 1 면 상의 제 3 배선부 및 상기 제 2 면 상의 제 3 배선부를 연결하는 제 2 비아룰 포함하고,
    상기 제 2 비아는 상기 칩 실장 영역과 대응되는 위치에 배치되는 연성 회로기판.
  12. 제 1항 내지 제 8항 중 어느 한 항에 따른 연성 회로기판; 및
    상기 연성 회로기판의 칩 실장 영역에 배치되는 칩을 포함하는 COF 모듈.
  13. 제 12항에 따른 COF 모듈;
    상기 제 1 회로 패턴과 연결되는 회로기판; 및
    상기 제 2 회로 패턴 및 상기 제 3 회로 패턴과 연결되는 디스플레이 패널을 포함하는 전자 디바이스.
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