JP4980960B2

JP4980960B2 - テープ配線基板及び半導体チップパッケージ

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Publication number: JP4980960B2
Application number: JP2008066040A
Authority: JP
Inventors: 大介国松; 武浩高柳
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2008-03-14
Filing date: 2008-03-14
Publication date: 2012-07-18
Anticipated expiration: 2028-03-14
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Description

本発明は、テープ配線基板と、それを用いた半導体チップパッケージに関する。

最近、表示装置の販売価格の低下に伴い様々な部品に関しても低コスト化が望まれている。表示装置用の駆動ＩＣ（半導体チップパッケージ）においても同様であり、駆動ＩＣに使用されるテープ配線基板一つであっても低コスト化が望まれている。例えば、配線が形成されたテープ配線基板に矩形状の半導体チップを実装して構成される半導体チップパッケージが、特許文献１に記載されている。

このテープ配線基板には、実装される半導体チップに対応するように、矩形状のチップ実装部が設けられている。そして、このチップ実装部へ延びる配線がテープ配線基板に形成されている。

一方、半導体チップには、半導体チップの一辺に沿って配置される電極パッドと、一辺と対向する他辺に沿って配置される電極パッドが設けられている。半導体チップの一辺に沿って配置されている電極パッドは、表示装置を駆動するための出力信号用の電極パッドである。また、他辺に沿って配置される電極パッドは、当該半導体チップを動作させる入力信号用の電極パッドと、他の駆動ＩＣに搭載された半導体チップを動作させる出力信号用の電極パッドとで構成されている。

ここで、テープ基板上であって、半導体チップの一辺に配置される表示装置用の電極パッドに接続される配線は、チップ実装部の半導体チップの一辺に対応する辺を横切ってチップ実装部内に入るように形成され、また、半導体チップの他辺に配置される電極パッド、言い換えれば、入力信号用の電極パッドに接続される配線は、チップ実装部の半導体チップの他辺と直交する直交辺に対応する辺を横切ってチップ実装内に入るように形成されている。
特開２００５−１６７２３８号公報

近年では表示装置自体の低コスト化の一環で、駆動ＩＣの搭載個数を減らすことが望まれている。言い換えれば、表示装置自体の端子数が同じであれば、１つのＩＣ当りの出力端子数の増加が望まれることとなる。

しかしながら、特許文献１に記載されたテープ配線基板では、半導体チップの１辺に沿ってのみ表示装置用の電極パッドを形成することを前提としているため、半導体チップとテープ配線基板の接着強度の問題を考慮すると、表示装置用の電極パッドの急激な増加に対して対応が困難である。

特に半導体チップの他辺に配置される電極パッドと電気的接続を取っているテープ配線基板上の配線が、チップ実装部の半導体チップの他辺と直交する直交辺に対応する辺を横切ってチップ実装内に入るように形成されているため、テープ配線基板の設計を困難としている。

テープ配線基板に形成される配線によると、半導体チップの他辺に配置された電極パッドに接続される配線は、半導体チップの他辺と直交する直交辺を横切ってチップ実装内に入るように配置されている。ここで、半導体チップの直交辺の長さが短い場合は、直交辺を横切ってチップ実装部内に入ることができる配線数も制限されてしまう。つまり、半導体チップの他辺に配置される電極パッドの数が多い場合は、このテープ配線基板では対応できないことが考えられる。また、表示装置用の駆動ＩＣの出力端子の配列は、表示装置側に依存しているため、指定された配列で実現する必要が生じ、テープ配線基板の設計を困難としている。

本発明は、上記事実を考慮して、多くの電極パッドを備える半導体チップであっても、小面積で実現可能なテープ配線基板及び半導体チップパッケージを提供する。

本発明の請求項１に係るテープ配線基板は、配線が形成されたベースフィルムと、前記ベースフィルム上に形成され、複数の第１の電極パッド及び複数の第２の電極パッドを備えた半導体チップが実装される平面視四角形のチップ実装部と、前記ベースフィルム上に形成され、前記半導体チップの前記第１の電極パッドと電気的に接続される第１の配線であって、前記チップ実装部の第１の辺を横切って前記チップ実装部に入る形状に設けられた当該第１の配線と、前記ベースフィルム上に形成され、前記半導体チップの前記第１の電極パッドと電気的に接続される第２の配線であって、前記チップ実装部の第１の辺と交差する第２の辺及び第３の辺のうち、前記第２の辺を横切って前記チップ実装部の内部へ入り、前記チップ実装部の内部で曲がって前記第１の辺と対向する前記チップ実装部の第４の辺に向って延びる形状に設けられた当該第２の配線と、前記ベースフィルム上に形成され、前記半導体チップの前記第１の電極パッドと電気的に接続される第３の配線であって、前記第２の辺と対向する前記第３の辺を横切って前記チップ実装部の内部へ入り、前記チップ実装部の内部で曲がって前記第４の辺に向って延びる形状に設けられた当該第３の配線と、前記ベースフィルム上に形成され、前記半導体チップの前記第２の電極パッドと電気的に接続される第４の配線であって、前記第４の辺に沿って延びると共に、曲げられて前記第４の辺を横切って前記実装部の内部に入る形状に設けられた当該第４の配線と、を備えることを特徴とする。

上記構成によれば、例えば、このテープ配線基板に実装される半導体チップが、半導体チップの一辺に沿って配置された電極パッドと、一辺と対向する他辺に沿って配置された電極パッドを備える場合は、一辺に沿って配置された電極パッドと第１の配線を接続し、他辺に沿って配置された電極パッドと第２の配線、第３の配線、及び第４の配線を接続する。

つまり、半導体チップの他辺に沿って配置される電極パッドに接続される配線が、第４の辺を横切ってチップ実装部に入る配線だけの場合と比較して、第４の辺に交差する方向のベースフィルムの形状を小さくすることができる。

また、半導体チップの他辺に沿って配置された電極パッドに接続される配線が、第２の辺及び第３の辺を横切ってチップ実装部に入る配線だけの場合と比較して、半導体チップの他辺に配置される電極パッドが多いときでもこの半導体チップに対応することができる。すなわち、多くの電極パッドを備える半導体チップに対応できる。

本発明の請求項２１に係る半導体チップパッケージは、テープ配線基板と、該テープ配線基板にフリップチップ実装された半導体チップとを有する半導体チップパッケージであって、前記半導体チップは、第１辺と、該第１辺の一端に連接された第２辺、該第１辺の他端に連接された第３辺、及び該第１辺に対向する第４辺を備え、前記第１辺に沿って、及び前記第４辺の両端側に該第４辺に沿って設けられた複数の第１の出力パッドと、前記第４辺に沿って設けられ、該第４辺の両端に設けられた前記第１の出力パッドの間に設けられた複数の第１の入出力パッドと、を有し、前記テープ配線基板は、配線が形成されたベースフィルムと、前記ベースフィルム上に形成され、前記半導体チップがフリップチップ実装された平面視四角形のチップ実装部と、前記ベースフィルム上に形成され、前記半導体チップの前記第１辺に沿って設けられた前記第１の出力パッドと電気的に接続された複数の第１の出力配線であって、該第１辺に対応する前記チップ実装部の第１の辺を横切って前記チップ実装部に入る形状に設けられた複数の当該第１の出力配線と、前記ベースフィルム上に形成され、前記半導体チップの前記第４辺に沿って前記第２辺側に配置された前記第１の出力パッドと電気的に接続された複数の第２の出力配線であって、該第２辺に対応する前記チップ実装部の第２の辺を横切って前記チップ実装部の内部へ入り、前記チップ実装部の内部で曲がって該第４辺に対応する前記チップ実装部の第４の辺に向かって延びる形状に設けられた複数の当該第２の出力配線と、前記ベースフィルム上に形成され、前記半導体チップの前記第１の入出力パッドと電気的に接続された複数の第１の入出力配線であって、前記第４の辺に沿って延びるとともに、曲げられて前記第４の辺を横切って前記実装部の内部に入る形状に設けられた複数の当該第１の入出力配線と、を備え、前記複数の第１の出力配線の一方の端部と前記複数の第１の入出力配線の一方の端部との間に前記第２の出力配線の一方の端部が配置され、前記テープ配線基板の一端から見て、前記複数の第１の出力配線及び前記複数の第２の出力配線と前記複数の第１の出力配線及び前記複数の第２の出力配線に対応する前記複数の第１の出力パッド及び前記複数の第２の出力パッドの並び順が同じであると共に、前記複数の第１の入出力配線と前記複数の第１の入出力配線に対応する前記複数の第１の入出力パッドの並び順が逆であることを特徴とする。

上記構成によれば、半導体チップには、第１の辺に沿って第１の出力パッドと、第４の辺に沿って第２の出力パッド及び第１の入出力パッドが設けられている。

ここで、第１の入出力パッドの並び順を、第１の出力パッド及び複数の第２の出力パッドの並び順に対して逆にすることにより、テープ配線基板の一端に一方の端部が配置された第１の出力配線、第２の出力配線、及び第１の入出力配線の他方の端部と各パッドを対応させることができる。

このように、多くの電極パッドを備える半導体チップであっても、小面積で実現可能な半導体チップパッケージを提供することができる。

本発明によれば、多くのパッド、特に出力用電極パッドを多く備える半導体チップであっても、小面積で実現可能なテープ配線基板及び半導体チップパッケージを提供することが可能となる。

本発明の本第１実施形態に係るテープ配線基板、及びこのテープ配線基板が採用された半導体チップパッケージについて図１〜図５に従って説明する。

図１、図２に示されるように、半導体チップパッケージとしてのゲート半導体チップパッケージ１０は、軟性材質のベースフィルム１２と、第１の配線としての第１出力配線１４と、第２の配線としての第２出力配線１６と、第３の配線としての第３出力配線１８と、第４の配線としての入力配線２０と、各配線１６，１８，２０と電気的に接続されたゲート駆動用半導体チップ２２を含んで構成されている。

入力配線２０は、当該ゲート駆動用半導体チップ２２を制御する信号が入力されるものと、他のゲート駆動用半導体チップを制御する信号を出力するものが含まれる。よって、入力配線２０は、第１の入出力配線と第２の入出力配線とで分けて表現することも可能である。説明の便宜上以下では、入力配線２０として説明する。

なお、ゲート駆動用半導体チップ２２は、ベースフィルム１２にフリップチップ方式で実装される。つまり、このゲート半導体チップパッケージ１０はベースフィルム１２にゲート駆動用半導体チップ２２を備えた半導体装置である。

また、ベースフィルム１２と、このベースフィルム１２の一面に形成された第１出力配線１４、第２出力配線１６、第３出力配線１８、及び入力配線２０を含んでテープ配線基板２４が構成されおり、ベースフィルム１２の一端２４Ａに沿って、第１出力配線１４、第２出力配線１６、第３出力配線１８、及び入力配線２０の一方の端部が形成されている。

さらに、ベースフィルム１２上の半導体チップ２２が実装される領域には、平面視長方形のチップ実装部２６が形成されている。このチップ実装部２６は、ベースフィルム１２の一端２４Ａに最も近い第１の辺２６Ｃと、第１の辺２６Ｃに隣接する第２の辺２６Ａ、及び第３の辺２６Ｄと、第１の辺２６Ｃの対辺となる第４の辺２６Ｂとで囲まれた領域を示す。

なお、ベースフィルム１２は、厚さ２０μｍ〜１００μｍの絶縁性材料より形成されている。そして、こうした絶縁性のベースフィルム１２には、ポリイミド樹脂、ポリエステル樹脂等の絶縁材料を主材料として用いることができる。

図５で示されるように、半導体チップ２２の主面２２Ａは、チップ実装部２６に対応して第１の辺２３Ｃ、第２の辺２３Ａ、第３の辺２３Ｄ、及び第４の辺２３Ｂを備えている。半導体チップ２２には、第１の辺２３Ｃに沿って出力パッド４０が配置され、第４の辺２３Ｂに沿って出力パッド４２、４４、及び入出力パッド４８が配置される。

複数の入出力パッド４８は、複数の出力パッド４２と複数の出力パッド４４で構成される出力パッド群４３と出力パッド群４５との間に配置される。

一方、図１、図２に示されるように、チップ実装部２６には、第１出力配線１４、第２出力配線１６、第３出力配線１８、及び入力配線２０の他方の端部が設けられている。第１出力配線１４の他方の端部は、チップ実装部の第１の辺２６Ｃに沿って設けられている。第２の出力配線１６、第３の出力配線１８、及び入力配線２０の他方の端部は、チップ実装部の第４の辺２６Ｂに沿って設けられている。

また、入力配線２０の他方の端部は、第２の出力配線１６の他方の端部と第３の出力配線１８の他方の端部の間に配置されている。

さらに、外部衝撃からテープ配線基板２４に形成された各配線１４、１６、１８、２０の保護と、各配線１４、１６、１８、２０と半導体チップ２２との必要としない電気的短絡とを防止するため、チップ実装部２６以外の部分は、保護膜２８に覆われている。なお、このような保護膜２８としては、ソルダレジストが代表的に使用される。

また、第１出力配線１４、第２出力配線１６、第３出力配線１８、及び入力配線２０の配線層は、５μｍ〜２０μｍ程度の厚さで形成されており、一般に銅箔（Ｃｕ）などの金属材料が用いられている。望ましくは、銅箔の表面に真鍮、金、ニッケル又は半田の鍍金が施される。

なお、ベースフィルム１２上に配線層の一例である銅箔を形成する方法は、キャスティング（ｃａｓｔｉｎｇ）、ラミネーティング（ｌａｍｉｎａｔｉｎｇ）、電気鍍金（ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）などがある。キャスティングは、圧延銅箔上に液相ベースフィルムを播いて熱硬化させる方法である。ラミネーティングは、ベースフィルム圧延銅箔を置いて熱圧着する方法である。電気鍍金は、ベースフィルム上に銅シード層（ｓｅｅｄｌａｙｅｒ）を蒸着し、銅が溶けている電解質内にベースフィルムを入れ、電気を流して銅箔を形成する方法である。また、銅箔に配線をパターンする方法は、銅箔に写真／エッチング（ｐｈｏｔｏ／ｅｔｃｈｉｎｇ）工程を進行して銅箔を選択的にエッチングして所定回路を構成する配線を形成する。

図２に示されるように、第１出力配線１４、第２出力配線１６、第３出力配線１８、及び入力配線２０は、それぞれ複数本の配線で構成されることが技術的に一般であり、群を成しているものである。以下の説明では、説明の簡略化のためにそれぞれの配線を単数で説明する。

第１出力配線１４は、ベースフィルム１２の一端２４Ａから延びてチップ実装部２６の第１の辺２６Ｃを横切って（第１の方向に向かって）チップ実装部２６内へ延びている。そして、第１出力配線１４の他方の端部は、半導体チップ２２の主面２２Ａ（図５参照）において第１の辺２３Ｃに沿って配置された出力パッド４０と電気的に接続されるようになっている。

また、第２出力配線１６は、ベースフィルム１２の一端２４Ａからチップ実装部２６の第２の辺２６Ａに沿って延び、途中から曲がるように配置され、第２の辺２６Ａを横切ってチップ実装部２６内に入り込む。

さらに、第２出力配線１６の他方の端部は、チップ実装部２６内で途中から曲がり、チップ実装部２６の第２の辺２６Ａと直交する第４の辺２６Ｂに向って延びている。つまり、チップ実装部２６内での第２出力配線１６は、チップ実装部２６の第２の辺２６Ａに対して垂直方向に進行しつつ第４の辺２６Ｂに向って折れ曲がるように配置されている。このチップ実装部２６内に配置された他方の端部は、半導体チップ２２に設けられている出力パッド４２と電気的に接続されるようになっている。

また、第３出力配線１８は、ベースフィルム１２の一端２４Ａからチップ実装部２６の第３の辺２６Ｄに沿って延び、途中から曲がるように配置され、第３の辺２６Ｄを横切ってチップ実装部２６内に入り込む。

さらに、第３出力配線１８の他方の端部は、チップ実装部２６内で途中から曲がり、チップ実装部２６の第４の辺２６Ｂに向って延びている。つまり、チップ実装部２６内での第３出力配線１８は、チップ実装部２６の第３の辺２６Ｄに対して垂直方向に進行しつつ第４の辺２６Ｂに向って折れ曲がるように配置されている。このチップ実装部２６内の配置された他方の端部は、半導体チップ２２に設けられている出力パッド４４と電気的に接続されるようになっている。

また、入力配線２０は、ベースフィルム１２の一端２４Ａから延びてチップ実装部２６の第２の辺２６Ａ及び第３の辺２６Ｄに沿って延び、途中から曲げられ、チップ実装部２６の第４の辺２６Ｂに沿って延びている。さらに、入力配線２０は、途中から曲げられ、チップ実装部２６の第４の辺２６Ｂを横切った（第１の方向とは逆の方向）後、チップ実装部２６内に入り込む。チップ実装部２６内の配置された他方の端部は、半導体チップ２２に設けられている入出力パッド４８と電気的に接合部にて接続されるようになっている。

なお、出力パッド４２、出力パッド４４は、チップ実装部２６の第４の辺２６Ｂを横切って配線をチップ実装部２６内に入れる場合と比較して配列順序を逆転させなければならない。言い換えれば、テープ配線基板２４の一端２４Ａから見て、第２出力配線１６及び第３出力配線１８の並びと、出力パッド４２及び出力パッド４４の並びを同じにすることが可能である。

図２を用いてテープ配線基板２４を詳細に説明する。テープ配線基板２４上に形成された第１出力配線１４、第２出力配線１６、及び第３出力配線１８は、上述の通り一般的に複数本で構成される。第１出力配線１４がｌ本、第２出力配線１６がｍ本、第３出力配線１８がｎ本である場合を例にとると、第３出力配線群１９は、１〜ｎの出力端子番号、第１出力配線群１５は、ｎ＋１〜ｌ＋ｎの端子番号、第２出力配線群１７は、ｌ＋ｎ＋１〜ｌ＋ｍ＋ｎの端子番号が順次割り当てられる。

端子番号１に対応する出力パッドは、出力パッド群４５のうち第３の辺２６Ｄに最も近い位置に配置される。端子番号ｎに対応する出力パッドは、出力パッド群４５のうち第３の辺２６Ｄに最も離れた位置に配置される。

また、入力配線２０は、上述の通り複数本で形成される。入力配線２０の一つである第２の入出力配線２０Ａがｘ本である場合を例にとると、第２の入出力配線群２１は、１〜ｘの端子番号が順次割り当てられる。

端子番号１に対応する第２の入出力配線２０Ａは、第２の入出力配線群２１のうち、第３の辺２６Ｄに最も離れた位置に配置される。端子番号ｘに対応する第２の入出力配線２０Ａは、第２の入出力配線群２１のうち、第３の辺２６Ｄに最も近い位置に配置される。

第２の入出力配線群２１の端子番号１に対応する入出力パッド４８は、第３の辺２６Ｄに最も離れた位置に配置される。第２の入出力配線群２１の端子番号ｘに対応する入出力パッド４８は、第３の辺２６Ｄに最も近い位置に配置される。

よって、テープ配線基板２４の一端２４Ａから見て、第１出力配線群１５、第２出力配線群１７、及び第３出力配線群１９に対応する出力パッド群４１、４３、４５の並びは同じに構成される。また、第１入出力配線群２５と第２入出力配線群２１の並びと入出力パッド群４９の配列は逆に構成される。

図３、図４に示されたように、半導体チップ２２が実装されるチップ実装部２６内に、第２出力配線１６は形成されている。

そして、チップ実装部２６の内部で半導体チップ２２の各電極パッドと各配線の他方の端部が電気的に接続され、かつその他の部分において不要な短絡を防止するために、チップ実装部２６の外部に形成された各配線は、保護膜２８で覆われている。

また、テープ配線基板２４上において、保護膜２８から露出されてチップ実装部２６に配置された各配線の一方の端部と、半導体チップ２２に形成された各電極パッドは、封止樹脂５０で封じられている。なお、この封止樹脂５０の材料としては、例えばエポキシ樹脂又はシリコン樹脂を使用することができる。

前述したように、第２出力配線１６及び第３出力配線１８を、第２の辺２６Ａ及び第３の辺２６Ｄを横切らせてチップ実装部２６内へ入れ込むことで、ベースフィルム１２の長さＬ１（図１、図２参照）を短くすることができ、テープ配線基板２４を小型化することができる。

また、入力配線２０をチップ実装部２６の第４の辺２６Ｂに沿って延ばし、途中から曲げてチップ実装部２６の第４の辺２６Ｂを横切ってチップ実装部２６内に入り込むことで、多くの電極パッドを備える半導体チップにこのテープ配線基板２４を対応させることができる。

また、第２出力配線１６及び第３出力配線１８を、第２の辺２６Ａ及び第３の辺２６Ｄを横切らせてチップ実装部２６内へ入れ込むことで、第２出力配線１６及び第３出力配線１８を、第４の辺２６Ｂを横切らせてチップ実装部２６内へ入れ込むのと比較して、半導体チップ２２の配置字自由度を向上させることができる。

また、チップ実装部２６は、平面視で長方形であるため、チップ実装部の各辺に沿って、又は各辺に直交させて各配線を形成することができ、ベースフィルム１２の歩留まりを向上させることができる。

また、全ての各配線は、ベースフィルム１２の一端２４Ａからチップ実装部２６へ向って延びている。このため、これらの配線と接続される電極端子の配置を簡略化することができる。

次に、本発明のテープ配線基板８９の第２実施形態を図６〜図８に従って説明する。

なお、第１実施形態と同一部材については、同一符号を付してその説明を省略する。

図６、図７に示されるように、この実施形態では第１実施形態のように、第２出力配線１６と入力配線２０の間には、第４出力配線９０が設けられている。同様に、第３出力配線１８と入力配線２０の間には、第５出力配線９２が設けられている。

詳細には、第４出力配線９０、第５出力配線９２の一方の端部は、一端８９Ａからチップ実装部２６の第２の辺２６Ａ及び第３の辺２６Ｄに沿って延び、途中から曲げられ、チップ実装部２６の第４の辺２６Ｂに沿って延びる。さらに、第４出力配線９０、第５出力配線９２は、途中から曲げられ、チップ実装部２６の第４の辺２６Ｂを横切った後、チップ実装部２６内に入り込むようになっている。さらに、第４出力配線９０、第５出力配線９２の他方の端部は、半導体チップ２２に設けられた出力パッド９４、９６に接続される。なお、第４出力配線９０の一方の端部は、第２出力配線１６の一方の端部と入力配線２０の一方の端部の間に配置されている。第５出力配線９２の一方の端部は、第３出力配線１８の一方の端部と入力配線２０の一方の端部の間に配置されている。

出力パッド９４、９６は、出力パッド４２、４４、及び入出力パッド４８と同様に半導体チップ２２の第４の辺２３Ｂに沿って配置される。出力パッド９４は、出力パッド４２と入出力パッド４８との間に配置され、出力パッド９６は、出力パッド４４と入出力パッド４８との間に配置される。

図７を用いてテープ配線基板８９に形成された第４出力配線９０及び第５出力配線９２について説明する。テープ配線基板８９に形成された第４出力配線９０、第５出力配線９２は、上述の通り一般的に複数本で構成される。

第１出力配線１４がｂ本、第２出力配線１６がｍ本、第３出力配線１８がｎ本、第４出力配線９０がｋ本、第５出力配線９２がｐ本である場合を例にとると、第５出力配線群９３は、１〜ｐの出力端子番号、第３出力配線群１９は、ｐ＋１〜ｐ＋ｎの出力端子番号、第１出力配線群１５は、ｐ＋ｎ＋１〜ｐ＋ｎ＋ｂの端子番号、第２出力配線群１７は、ｐ＋ｎ＋ｂ＋１〜ｐ＋ｎ＋ｂ＋ｍ、第４出力配線群９１は、ｐ＋ｎ＋ｂ＋ｍ＋１〜ｐ＋ｎ＋ｂ＋ｍ＋ｋの端子番号が順次割り当てられる。

端子番号１に対応する出力パッド９６は、出力パッド群９７のうち第３の辺２６Ｄに最も離れた位置に配置される。端子番号ｐに対応する出力パッド９６は、出力パッド群９７のうち第３の辺２６Ｄに最も近い位置に配置される。

よって、テープ配線基板８９の一端８９Ａから見て、第１出力配線群１５、第２出力配線群１７、及び第３出力配線群１９に対応する出力パッド群４１、４３、４５の並びは同じに構成される。また、第１入出力配線群２５及び第２入出力配線群２１の並びと出力パッド群９７及び入出力パッド群４９の配列は逆に構成される。

一方、ゲート駆動用として用いられる半導体チップ２２は、一般的に出力パッド４０、４２、４４、９４、９６、のそれぞれに対応するフリップフロップを備え、それぞれのフリップフロップを直列に接続することでシフトレジスタを構成している。

図８（Ａ）（Ｂ）を用いて、半導体チップ２２のシフトレジスタの配置を詳細に説明する。シフトレジスタ３０は、出力パッド４０に対応するシフトレジスタ３０Ａと、出力パッド４２に対応するシフトレジスタ３０Ｂと、出力パッド９４に対応するシフトレジスタ３０Ｃから構成される。（説明の都合上、出力パッド４４、９６に対応するシフトレジスタは、省略する）。

シフトレジスタ３０Ｃの出力がシフトレジスタ３０Ｂの入力に接続され、シフトレジスタ３０Ｂの出力がシフトレジスタ３０Ａの入力に接続される。（一例としてシフトレジスタ３０Ａ〜３０Ｃの接続関係を示したが、双方向シフトレジスタを使用する場合等では、入力と出力の関係が逆になる）。

シフトレジスタ３０Ａは、出力パッド４０の近傍に配置され、シフトレジスタ３０Ｂは、出力パッド４２の近傍に配置され、シフトレジスタ３０Ｃは、出力パッド９４の近傍に配置される。出力パッド４０、４２、９４、とシフトレジスタ３０Ａ、３０Ｂ、３０Ｃの距離は略等しく配置されている。シフトレジスタ３０Ｃのシフト方向と、シフトレジスタ３０Ａ、３０Ｂのシフト方向は逆となるようにそれぞれのフリップフロップの接続が行われている。

詳細には、シフトレジスタ３０Ｃの出力に対応するフリップフロップ（シフトレジスタ３０Ｃの最終段のフリップフロップの出力）の出力に対して、シフトレジスタ３０Ｂの入力に対応するフリップフロップの方が、シフトレジスタ３０Ｂの出力に対応するフリップフロップより遠い位置に配置されていることである。なお、半導体チップ２２のチップ中央の領域や、入出力パッド４８の近傍には、入出力信号に基づいて、出力信号を生成する制御回路等が配置される。

図６、図７に示されるように、第４出力配線９０、第５出力配線９２の他方の端部をチップ実装部２６の第４の辺２６Ｂを横切らせてチップ実装部２６内に入り込ませ、半導体チップ２２の第４の辺２３Ｂに沿って設けられた出力パッド９４、９６と接続することで、半導体チップ２２に設けられた多くの出力パッド９４、９６に対応することができる。なお、出力パッド９４は出力パッド４２と入出力パッド４８の間に、出力パッド９６は出力パッド４４と入出力パッド４８の間に配置されている。また、第４出力配線９０の他方の端部は、第２出力配線１６の他方の端部と入力配線２０の他方の端部の間に配置されている。第５出力配線９２の他方の端部は、第３出力配線１８の他方の端部と入力配線２０の他方の端部の間に配置されている。

また、従来の構成の半導体チップであれば、本願の第１の辺２３Ｃに相当する箇所に沿って単純にシフトレジスタを一列に配置するだけで実現可能であったが、従来の構成の半導体チップでは、本願発明のテープ配線基板２４を用いて半導体チップパッケージ１０を実現することは配線が非常に煩雑になってしまう問題を解決し、出力パッドに対応するシフトレジスタをそれぞれのパッド近傍に配置することで容易に設計をすることが可能となる。

また、それぞれのシフトレジスタから出力パッドまでの距離が等しくなることで、シフトレジスタから出力パッドまでの信号遅延を出力間で調整する必要がなくなり、より設計を容易にすることが可能となる。

さらに、入出力パッド４８と出力パッド４２との間に出力パッド９４を配置することにより、チップ中央に配置された処理回路からの信号をシフトレジスタ３０Ｃが無駄なく受け取ることを可能とする。

また、出力パッド４２と出力パッド９４の位置を本願発明と逆にした場合に比べて、シフトレジスタ３０Ｂの出力とシフトレジスタ３０Ａの距離を短くすることを可能とし、より信号遅延を少なくすることが出来る。

次に、本発明のテープ配線基板１０１の第３実施形態を図９、図１０に従って説明する。

図９、図１０に示されるように、この実施形態では第１実施形態とは違い、第２出力配線１６がチップ実装部２６の第２の辺２６Ａを横切ってチップ実装部２６の内部に入り込んだ直後の第２出力配線１６と対向する半導体チップ２２の対向面には、補強パッド９８が設けられている。そして、補強パッド９８と第２出力配線１６は接続されている。

同様に、第３出力配線１８と対向する半導体チップ２２の対向面には、補強パッド１００が設けられている。そして、補強パッド１００と第３出力配線１８は接続されている。補強パッド９８、１００は、半導体チップ２２の内部配線と独立して設けられていることが望ましい。必要に応じて、第２、３出力配線１６、１８に対応する出力パッド４２、４４と対応する補強パッド９８、１００を内部配線で接続することにより配線抵抗を減らすことも可能である。

このように、補強パッド９８及び補強パッド１００と、第２出力配線１６及び第３出力配線１８を接続することで、半導体チップ２２がテープ配線基板２４から剥がれるのを抑制することができる。

次に本発明のテープ配線基板１０３の第４実施形態を図１１、図１２に従って説明する。

図１１、図１２に示されるように、この実施形態では第１実施形態とは違い、チップ実装部２６の第２の辺２６Ａ及び第３の辺２６Ｄを横切るように、ベースフィルム１２上には、ダミー配線１０４、ダミー配線１０６が形成されている。ダミー配線１０４及びダミー配線１０６と対向する半導体チップ２２の対向面には、補強パッド１０８及び補強パッド１１０が設けられている。そして、ダミー配線１０４及びダミー配線１０６と、補強パッド１０８及び補強パッド１１０は接続されている。

このように、既存の配線の位置に合わせて補強パッドを設ける場合と比較して、補強パッド１０８、１１０の配置位置が自由になるため、効果的に半導体チップ２２がテープ配線基板２４から剥がれるのを抑制することができる。

本発明の第１実施形態に係るテープ配線基板が採用された半導体チップパッケージを示した斜視図である。本発明の第１実施形態に係るテープ配線基板が採用された半導体チップパッケージを示した平面図である。本発明の第１実施形態に係るテープ配線基板が採用された半導体チップパッケージを示し、図２に示すＫＫ線断面図である。本発明の第１実施形態に係るテープ配線基板が採用された半導体チップパッケージを示し、図２に示すＬＬ線断面図である。本発明の第１実施形態に係るテープ配線基板に実装される半導体チップを示した斜視図である。本発明の第２実施形態に係るテープ配線基板が採用された半導体チップパッケージを示した斜視図である。本発明の第２実施形態に係るテープ配線基板が採用された半導体チップパッケージを示した平面図である。（Ａ）（Ｂ）本発明の第２実施形態に係るテープ配線基板及び半導体チップを示した平面図である。本発明の第３実施形態に係るテープ配線基板が採用された半導体チップパッケージを示した斜視図である。本発明の第３実施形態に係るテープ配線基板が採用された半導体チップパッケージを示した平面図である。本発明の第４実施形態に係るテープ配線基板が採用された半導体チップパッケージを示した斜視図である。本発明の第４実施形態に係るテープ配線基板が採用された半導体チップパッケージを示した平面図である。

符号の説明

１０ゲート半導体チップパッケージ（半導体チップパッケージ）
１２ベースフィルム
１４第１出力配線（第１の配線）
１５第１出力配線群
１６第２出力配線（第２の配線）
１７第２出力配線群
１８第３出力配線（第３の配線）
１９第３出力配線群
２０入力配線（第４の配線）
２１第２の入出力配線群
２２ゲート駆動用半導体チップ（半導体チップ）
２２Ａ主面
２４テープ配線基板
２４Ａ一端
２６チップ実装部
２６Ａ第２の辺
２６Ｂ第４の辺
２６Ｃ第１の辺
２６Ｄ第３の辺
４０出力パッド（第１の電極パッド）
４１出力パッド群
４２出力パッド（第１の電極パッド）
４３出力パッド群
４４出力パッド（第１の電極パッド）
４５出力パッド群
４８入力パッド（第２の電極パッド）
４９入出力パッド群
８９テープ配線基板
８９Ａ一端
９０第４出力配線
９１第４出力配線群
９２第５出力配線
９３第５出力配線群
９４出力パッド
９６出力パッド
９７出力パッド群
９８補強パッド（第１の補強パッド）
１００補強パッド（第１の補強パッド）
１０１テープ配線基板
１０３テープ配線基板
１０４ダミー配線
１０６ダミー配線
１０８補強パッド（第２の補強パッド）
１１０補強パッド（第２の補強パッド）

Claims

配線が形成されたベースフィルムと、
前記ベースフィルム上に形成され、複数の第１の電極パッド及び複数の第２の電極パッドを備えた半導体チップが実装される平面視四角形のチップ実装部と、
前記ベースフィルム上に形成され、前記半導体チップの前記第１の電極パッドと電気的に接続される第１の配線であって、前記チップ実装部の第１の辺を横切って前記チップ実装部に入る形状に設けられた当該第１の配線と、
前記ベースフィルム上に形成され、前記半導体チップの前記第１の電極パッドと電気的に接続される第２の配線であって、前記チップ実装部の第１の辺と交差する第２の辺及び第３の辺のうち、前記第２の辺を横切って前記チップ実装部の内部へ入り、前記チップ実装部の内部で曲がって前記第１の辺と対向する前記チップ実装部の第４の辺に向って延びる形状に設けられた当該第２の配線と、
前記ベースフィルム上に形成され、前記半導体チップの前記第１の電極パッドと電気的に接続される第３の配線であって、前記第２の辺と対向する前記第３の辺を横切って前記チップ実装部の内部へ入り、前記チップ実装部の内部で曲がって前記第４の辺に向って延びる形状に設けられた当該第３の配線と、
前記ベースフィルム上に形成され、前記半導体チップの前記第２の電極パッドと電気的に接続される第４の配線であって、前記第４の辺に沿って延びると共に、曲げられて前記第４の辺を横切って前記実装部の内部に入る形状に設けられた当該第４の配線と、
を備えることを特徴とするテープ配線基板。
前記チップ実装部は、平面視で長方形であることを特徴とする請求項１に記載のテープ配線基板。
前記第１の配線、前記第２の配線、前記第３の配線及び前記第４の配線は、前記第１の辺と平行な前記ベースフィルムの一辺から延びることを特徴とする請求項１又は２に記載のテープ配線基板。
テープ配線基板と、該テープ配線基板に搭載される半導体チップとを有する半導体チップパッケージであって、
前記半導体チップは、
第１辺と、該第１辺の一端に連接された第２辺、該第１辺の他端に連接された第３辺、及び該第１辺に対向する第４辺を備え、
前記第１辺に沿って、及び前記第４辺の両端側に該第４辺に沿って、設けられた複数の第１の電極パッドと、
前記第４辺に沿って設けられ、該第４辺の両端に設けられた前記第１の電極パッドの間に設けられた複数の第２の電極パッドと、
を有し、
前記テープ配線基板は、
配線が形成されたベースフィルムと、
前記ベースフィルム上に形成され、前記半導体チップが実装された平面視四角形のチップ実装部と、
前記ベースフィルム上に形成され、前記半導体チップの前記第１辺に沿って設けられた前記第１の電極パッドと電気的に接続された第１の配線であって、該第１辺に対応する前記チップ実装部の第１の辺を横切って前記チップ実装部に入る形状に設けられた当該第１の配線と、
前記ベースフィルム上に形成され、前記半導体チップの前記第４辺に沿って前記第２辺側に配置された前記第１の電極パッドと電気的に接続された第２の配線であって、該第２辺に対応する前記チップ実装部の第２の辺を横切って前記チップ実装部の内部へ入り、前記チップ実装部の内部で曲がって該第４辺に対応する前記チップ実装部の第４の辺に向かって延びる形状に設けられた当該第２の配線と、
前記ベースフィルム上に形成され、前記半導体チップの前記第４辺に沿って前記第３辺側に配置された前記第１の電極パッドと電気的に接続された第３の配線であって、該第３辺に対応する前記チップ実装部の第３の辺を横切って前記チップ実装部の内部へ入り、前記チップ実装部の内部で曲がって前記第４の辺に向かって延びる形状に設けられた当該第３の配線と、
前記ベースフィルム上に形成され、前記半導体チップの前記第２の電極パッドと電気的に接続された第４の配線であって、前記第４の辺に沿って延びるとともに、曲げられて前記第４の辺を横切って前記実装部の内部に入る形状に設けられた当該第４の配線と、
を備えることを特徴とする半導体チップパッケージ。
前記半導体チップは、前記第２の配線及び前記第３の配線の少なくとも一方が前記第２の電極パッドに至るまでに接続される第１の補強パッドを備えることを特徴とする請求項４に記載の半導体チップパッケージ。
前記ベースフィルム上には、前記第２の辺及び前記第３の辺の少なくとも一方を横切るダミー配線が設けられ、
前記半導体チップには、前記ダミー配線と接続される第２の補強パッドが設けられることを特徴とする請求項４に記載の半導体チップパッケージ。
第１の辺と前記第１の辺に隣接する第２、第３の辺と、前記第１の辺の対辺の第４の辺とから構成され、複数の第１の電極パッド及び複数の第２の電極パッドを備えた半導体チップが実装される平面視四角形のチップ実装部を備えたベースフィルムと、
前記ベースフィルムの一端に沿って一方の端部が配置され、他方の端部が前記チップ実装領域の第１の辺に沿って前記チップ実装領域内に配置され、前記半導体チップの前記第１の電極パッドと電気的に接続される第１の出力配線群であって、該一方の端部と該他方の端部とを接続する第１接続部が第１の方向に向かって配置された当該第１の出力配線群と、
前記ベースフィルムの一端に沿って一方の端部が配置され、他方の端部が前記チップ実装領域の前記第４の辺に沿って前記チップ実装領域内に配置され、前記半導体チップの前記第１の電極パッドと電気的に接続される第２の出力配線群であって、該一方の端部と該他方の端部とを接続する第２接続部が前記第２の辺と交差すると共に、第１の方向に向かって該他方の端部と接続する当該第２の出力配線群と、
前記ベースフィルムの一端に沿って一方の端部が配置され、他方の端部が前記チップ実装領域の第４の辺に沿って前記チップ実装領域内に配置され、前記半導体チップの前記第１の電極パッドと電気的に接続される第３の出力配線群であって、該一方の端部と該他方の端部とを接続する第３接続部が前記第３の辺と交差すると共に、第１の方向に向かって該他方の端部と接続する当該第３の出力配線群と、
前記ベースフィルムの一端に沿って一方の端部が配置され、他方の端部が前記チップ実装領域の第４の辺に沿って前記チップ実装領域内に配置され、前記半導体チップの前記第２の電極パッドと電気的に接続される第１の入出力配線群であって、該一方の端部と該他方の端部とを接続する第４接続部が前記第４の辺と交差すると共に、第１の方向と反対の方向に向かって該他方の端部と接続する当該第１の入出力配線群と、
前記ベースフィルムの一端に沿って一方の端部が配置され、他方の端部が前記チップ実装領域の第４の辺に沿って前記チップ実装領域内に配置され、前記半導体チップの前記第２の電極パッドと電気的に接続される第２の入出力配線群であって、該一方の端部と該他方の端部とを接続する第５接続部が前記第４の辺と交差すると共に、第１の方向と反対の方向に向かって該他方の端部と接続する当該第２の入出力配線群と
を備えたテープ配線基板。
前記第１の辺は、前記ベースフィルムの一端に最も近い辺であることを特徴とする請求項７に記載のテープ配線基板。
前記第１の出力配線群の一端は、前記第２の出力配線群の一端と前記第３の出力配線群の一端との間に配置されることを特徴とする請求項７又は８のいずれかに記載のテープ配線基板。
前記第２の出力配線群の一端及び前記第３の出力配線群の一端は、前記第１の入出力配線群の一端と前記第２の入出力配線群の一端との間に配置されることを特徴とする請求項７〜９のいずれかに記載のテープ配線基板。
前記第１の入出力配線群の他端及び前記第２の入出力配線群の他端は、前記第２の出力配線群の他端と前記第３の出力配線群の他端との間に配置されることを特徴とする請求項７〜１０のいずれかに記載のテープ配線基板。
前記ベースフィルムの一端に沿って一方の端部が配置され、他方の端部が前記チップ実装領域の第４の辺に沿って前記チップ実装領域内に配置され、該一方の端部と該他方の端部とを接続する第６接続部が前記第４の辺と交差すると共に、第１の方向と反対の方向に向かって該他方の端部と接続する第４の出力配線群と、
前記ベースフィルムの一端に沿って一方の端部が配置され、他方の端部が前記チップ実装領域の第４の辺に沿って前記チップ実装領域内に配置され、該一方の端部と該他方の端部とを接続する第７接続部が前記第４の辺と交差すると共に、第１の方向と反対の方向に向かって該他方の端部と接続する第５の出力配線群と、
を備えた請求項７〜１１のいずれかに記載のテープ配線基板。
前記第４の出力配線群の一端は、前記第２の出力配線群の一端と前記第１の入出力配線群の一端との間に配置されることを特徴とする請求項１２に記載のテープ配線基板。
前記第５の出力配線群の一端は、前記第３の出力配線群の一端と前記第２の入出力配線群の一端との間に配置されることを特徴とする請求項１２又は請求項１３のいずれかに記載のテープ配線基板。
請求項７に記載のテープ配線基板と、
第１の辺に沿って設けられた第１出力電極パッド群と、前記第１の辺の対辺である第２の辺に沿って設けられた第２出力電極パッド群と、前記第２の辺に沿って設けられた第３出力電極パッド群と、前記第２の辺に沿って設けられた第１入出力電極パッド群と、前記第２の辺に沿って設けられた第２入出力電極パッド群と、を有する矩形の半導体チップと、を備え、
前記第１出力電極パッド群と前記第１の出力配線群とが接続され、
前記第２出力電極パッド群と前記第２の出力配線群とが接続され、
前記第３出力電極パッド群と前記第３の出力配線群とが接続され、
前記第１入出力電極パッド群と前記第１の入出力配線群とが接続され、
前記第２入出力電極パッド群と前記第２の入出力配線群とが接続され、
たことを特徴とする半導体チップパッケージ。
前記半導体チップは、前記第２の辺に沿って設けられた第４出力電極パッド群と、前記第２の辺に沿って設けられた第５出力電極パッド群と、を備え、
前記テープ配線基板は、前記ベースフィルムの一端に沿って一方の端部が配置され、他方の端部が前記チップ実装領域の第４の辺に沿って前記チップ実装領域内に配置され、該一方の端部と該他方の端部とを接続する第６接続部が前記第４の辺と交差すると共に、第１の方向と反対の方向に向かって該他方の端部と接続する第４の出力配線群と、前記ベースフィルムの一端に沿って一方の端部が配置され、他方の端部が前記チップ実装領域の第４の辺に沿って前記チップ実装領域内に配置され、該一方の端部と該他方の端部とを接続する第７接続部が前記第４の辺と交差すると共に、第１の方向と反対の方向に向かって該他方の端部と接続する第５の出力配線群と、を備え、
前記第４出力電極パッド群と前記第４の出力配線群とが接続され、
前記第５出力電極パッド群と前記第５の出力配線群とが接続され、
たことを特徴とする請求項１５に記載の半導体チップパッケージ。
前記第２の出力配線群の配線の並び順と、前記第２出力電極パッドの並び順とが同じ順序であることを特徴とする請求項１５又は請求項１６のいずれかに記載の半導体チップパッケージ。
前記第４の出力配線群の配線の並び順と、前記第４出力電極パッドの並び順とが逆の順序であることを特徴とする請求項１６に記載の半導体チップパッケージ。
前記半導体チップは、前記第１の辺に隣接する第３の辺に沿って第１の補強パッド群を備え、
前記第２の出力配線群と接続されることを特徴とする請求項１５〜１８のいずれかに記載の半導体チップパッケージ。
前記半導体チップは、前記第１の辺に隣接する第３の辺に沿って第２の補強パッドを備え、
前記テープ配線基板は、前記第２の出力配線群の配線間にダミー配線を備え、
前記ダミー配線は、前記第２の補強パッドと接続されることを特徴とする請求項１５〜１８のいずれかに記載の半導体チップパッケージ。
テープ配線基板と、該テープ配線基板にフリップチップ実装された半導体チップとを有する半導体チップパッケージであって、
前記半導体チップは、
第１辺と、該第１辺の一端に連接された第２辺、該第１辺の他端に連接された第３辺、及び該第１辺に対向する第４辺を備え、
前記第１辺に沿って、及び前記第４辺の両端側に該第４辺に沿って、設けられた複数の第１の出力パッドと、
前記第４辺に沿って設けられ、該第４辺の両端に設けられた前記第１の出力パッドの間に設けられた複数の第１の入出力パッドと、
を有し、
前記テープ配線基板は、
配線が形成されたベースフィルムと、
前記ベースフィルム上に形成され、前記半導体チップがフリップチップ実装された平面視四角形のチップ実装部と、
前記ベースフィルム上に形成され、前記半導体チップの前記第１辺に沿って設けられた前記第１の出力パッドと電気的に接続された複数の第１の出力配線であって、該第１辺に対応する前記チップ実装部の第１の辺を横切って前記チップ実装部に入る形状に設けられた複数の当該第１の出力配線と、
前記ベースフィルム上に形成され、前記半導体チップの前記第４辺に沿って前記第２辺側に配置された前記第１の出力パッドと電気的に接続された複数の第２の出力配線であって、該第２辺に対応する前記チップ実装部の第２の辺を横切って前記チップ実装部の内部へ入り、前記チップ実装部の内部で曲がって該第４辺に対応する前記チップ実装部の第４の辺に向かって延びる形状に設けられた複数の当該第２の出力配線と、
前記ベースフィルム上に形成され、前記半導体チップの前記第１の入出力パッドと電気的に接続された複数の第１の入出力配線であって、前記第４の辺に沿って延びるとともに、曲げられて前記第４の辺を横切って前記実装部の内部に入る形状に設けられた複数の当該第１の入出力配線と、を備え、
前記複数の第１の出力配線の一方の端部と前記複数の第１の入出力配線の一方の端部との間に前記第２の出力配線の一方の端部が配置され、
前記テープ配線基板の一端から見て、前記複数の第１の出力配線及び前記複数の第２の出力配線と前記複数の第１の出力配線及び前記複数の第２の出力配線に対応する前記複数の第１の出力パッド及び前記複数の第２の出力パッドの並び順が同じであると共に、前記複数の第１の入出力配線と前記複数の第１の入出力配線に対応する前記複数の第１の入出力パッドの並び順が逆であることを特徴とする半導体チップパッケージ。
前記半導体チップは、
前記第１の出力配線群が接続される前記第１出力電極パッド群に対応する第１のシフトレジスタと、
前記第２の出力配線群が接続される前記第２出力電極パッド群に対応する第２のシフトレジスタと、
前記第３の出力配線群が接続される前記第３出力電極パッド群に対応する第３のシフトレジスタと、
前記第４の出力配線群が接続される前記第４出力電極パッド群に対応する第４のシフトレジスタと、
前記第５の出力配線群が接続される前記第５出力電極パッド群に対応する第５のシフトレジスタと、を備え、
前記第４のシフトレジスタのシフト方向と前記第１のシフトレジスタ及び前記第２のシフトレジスタのシフト方向が逆となり、前記第５のシフトレジスタのシフト方向と前記第１のシフトレジスタ及び前記第３のシフトレジスタのシフト方向が逆となることを特徴とする請求項１６に記載された半導体チップパッケージ。
前記第１のシフトレジスタは、第１の辺に沿って設けられた第１出力電極パッド群の近傍に設けられ、
前記第２のシフトレジスタ、前記第３のシフトレジスタ、前記第４のシフトレジスタ、及び前記第５のシフトレジスタは、第４の辺に沿って設けられた前記第２出力電極パッド群、前記第３出力電極パッド群、前記第４出力電極パッド群、及び前記第５出力電極パッド群の近傍に設けられることを特徴とする請求項２２に記載された半導体チップパッケージ。
前記第１のシフトレジスタと第１出力電極パッド群の距離と、前記第２のシフトレジスタと第２出力電極パッド群の距離と、前記第３のシフトレジスタと第３出力電極パッド群の距離と、前記第４のシフトレジスタと第４出力電極パッド群の距離と、前記第５のシフトレジスタと第５出力電極パッド群の距離との距離がそれぞれ等しいことを特徴とする請求項２２又は２３に記載された半導体チップパッケージ。